KR100202777B1

KR100202777B1 - 램의 컬럼액세스를 가속하기위한 데이타버스구조

Info

Publication number: KR100202777B1
Application number: KR1019940033583A
Authority: KR
Inventors: 앨런 그레엄; 라로쉘 프랑스와
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤; 모사이드 테크놀로지스 인코오포레이티드
Priority date: 1993-12-10
Filing date: 1994-12-10
Publication date: 1999-06-15
Also published as: JP2007257826A; DE69428415T2; US5416743A; JP4649619B2; EP0657891A3; DE69428415D1; EP0657891A2; EP0657891B1; KR950020729A; JPH07220475A

Abstract

본 발명은 비트 라인에 접속된 복수의 센스 증폭기와 데이터 버스 판독 및 기록 증폭기를 갖는 반도체 랜덤 액세스 메모리(DRAM 또는 SRAM)를 기록 또는 판독하는 방법에 관한 것으로, 센스 증폭기 각각 과 판독 및 기록 증폭기 각각에 의해 액세스하기 위해 한 쌍의 데이터 버스를 제공하는 단계, 하나의 데이터 버스를 판독 또는 기록하면서 제1판독 또는 기록 사이클동안 다른 데이터 버스를 선충전하는 단계, 다른 데이터 버스를 판독 또는 기록하면서 제1판독 또는 기록 사이클에 이어 제2판독 또는 기록 사이클에서 제1데이타 버스를 선충전하는 단계로 이루어져 있다.

Description

램의 컬럼 액세스를 가속하기 위한 데이터 버스 구조

제1도는 종래 기술에 따른 반도체 동적 랜덤에 액세스 메모리(DRAM)의 컬럼 액세스부의 개략도.

제2a도 및 제2b도는 각각 제1도의 종래 회로의 판독 및 기록 사이클 동안에 사용되는 신호의 다이어그램

제3도는 본 발명에 따른 반도체 동적 랜덤 액세스 메모리의 컬럼 액세스부의 개략도.

제4a도 및 제4b도는 각각 제3도의 회로의 판독 및 기록 사이클 동안에 사용되는 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

30, 31 : 데이터 버스 33 : 비트선

35 : 센스 증폭기 36 : 컬럼 디코더

37, 38, 40, 41, 52, 53, 55, 56, 57 : 전계 효과 트랜지스터

39, 42 : AND게이트 44 : 동기 클록

46, 48 : 판독 증폭기 50 : 멀티플렉서

59, 60 : 기록 증폭기

본 발명은 반도체 메모리, 특히 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 및 정적 랜덤 액세스 메모리(static random access memory: SRAM)의 컬럼 액세스를 가속하기 위한 방법 및 장치에 관한 것이다.

본 발명은 SRAM에 대해서도 동일하게 적용될 수 있지만, 이하에서는 DRAM에 관하여 설명하기로 한다.

통상적으로, DRAM은 직교 배치된 워드선 및 비트선으로 형성되며, 상기 워드선을 통하여 어드레스되고 상기 비트선에 접속되는 각 교차점에 인접한 전하 저장셀을 가지고 있다. 각 전하 저장셀은 비트선이 어드레스될 때 비트선으로부터 수신된 비트 값(0 또는 1)을 나타내는 전하를 저장한다. 비트선은 통상적으로 컬럼 디코더를 통하여 어드레스되는 전계 효과 스위치 등의 컬럼 액세스 장치 및 센스 증폭기를 통하여 데이터 버스를 인터페이스하는 두 개의 도선으로 형성된 공지된 중첩된 형태로 되어 있다.

전형적인 종래의 DRAM에 관련된 회로가 제1도에 도시되어 있다. 전하 저장셀은 전압 공급원 Vcp와 중첩된 비트선(3)의 도선 간의 전계 효과 트랜지스터(2)(FET)와 직렬 접속된 커패시터(1)로 형성되어 있다. FET의 게리트는 워드선(4)에 접속되어 있다. 비트선은 센스 증폭기(5)에 접속되어 있다. 센스 증폭기의 각 출력 도선은 FET(6)를 통하여 데이터 버스(8)의 대응하는 도선에 접속되어 있다. FET(6)의 게이트들은 이들 게이트의 디코드된 컬럼 어드레스 신호인 제어 신호 Yi를 제공하는 컬럼 디코더의 출력에 서로 접속되어 있다.

데이터 버스(8)의 도선은 판독 증폭기(9)의 입력 및 기록 증폭기(10)의 출력에 구별되게 접속되어 있다. 선충전(先充電) 전압원 Vcc/2는 FET(11)를 통하여 데이터 버스(8)의 대응하는 도선에 접속되어 있다. 데이터 버스(8)의 도선들은 FET(12)를 통하여 서로 접속되어 있다. 트랜지스터(11, 12)의 게이트들은 선충전 인에이블 제어 신호(precharge enable control segnal) PRE원에 서로 접속되어 있다. 기록 인에이블 신호(write enable signal) WMA는 기록 증폭기의 제어 입력에 제공되고, 판독 인에이블 신호(read enable signal) RMA는 판독 증폭기의 제어 입력에 제공된다.

동작시, 제2a도에 도시된 신호 파형을 참조하면, 선충전 인에이블 신호 PRE는 FET(11, 12)에 인가되어 데이터 버스를 Vcc/2로 선충전시킨다. 파형 PRE에 의해 도시된 바와 같이, 선충전 인에이블 펄스는 로우 논리 레벨(low logic level)로 되고, 그 간격 동안 디코드된 컬럼 어드레스 신호 Yi는 FET(6)에 인가된다. 그 결과, 저장셀(1)에 저장된 전하를 센스 증폭기에 의해 감지함으로써 비트선상에 저장된 전하는 FET(6)를 통하여 데이터 버스(8)의 도선에 구별되게 인가된다. 데이터 버스 도전 상의 결과 전압은 DB/DB 파형도로 도시되어 있는데, 이것은 다소 덜 이상적인 방식으로(즉, 충전하는데 상당한 시간이 소요되는) 충전하는 데이터 버스의 정전 용량에 기인하는 톱니 파형이다.

소정 시간 이후, 파형 인에이블 RMA로 나타낸 바와 같이, 데이터 버스 전압이 감소하고 다음의 선충전이 시작될 때 다음 사이클의 개시 이전에 종결하는 간격에 걸쳐 지속되는 판독 펄스를 인가함으로써 판독 증폭기(9)에 의한 판독이 가능하게 된다.

제2b도를 참조하면, 트랜지스터(11, 12)를 금지하고 선충전 PRE를 로우논리 레벨로 함으로써 기록 사이클이 발생된다. 그 기간 동안, 기록 증폭기(10)는 인에이블 WMA 제어 신호에 의해 인에이블되어 완전한 논리 레벨 전압을 데이터버스(8)에 구별되게 인가하도록 한다. 파형 DB/DB 로 도시된 바와 같이, 데이터 버스 전압은 기록 증폭기의 더 큰 구동 능력으로 인하여 초기에 더 고속으로 상승한다. 소정의 상승 시간 및 데이터 버스 상의 전압이 안정 상태가 되는 시간 이후에, 디코드된 컬럼 어드레스 신호 Yi가 트랜지스터(6)에 인가됨으로써 논리 레벨이 감지되게 하고 대응하는 워드선을 통하여 어드레스된 이들 전하 저장셀에 전달되게 한다.

최소 100 MHz의 버스트율(burst rate)을 수용하도록 DRAM의 동작 속도를 증가시키고, 또한 SRAM의 속도를 증가시키려는 목적이 있어 왔다. 전술한 것과 같은 정상적인 데이터 버스 구조는, 제2a도의 신호 DB/DB 의 상승 시간으로 도시된 바와 같이, 긴 데이터 버스 도선과 관련된 커패시턴스를 충전시켜야 하는 필요성 때문에 10ns 이하의 사이클에서는 용이하게 동작할 수 없다.

판독 동작시에는, 소형인 비트선 센스 증폭기는 판독 증폭기에 의해 검출될 수 있는 메모리 어레이의 대향 단부 상에 충분히 큰 차동 신호를 발생시키기 위해 적절한 차동 데이터 버스선을 충전 및 방전시켜야 한다. 데이터 버스가 판독된 후, 그 도선들은 다음 판독 사이클을 예상하여 선충전되어야 한다.

기록 동작시에는, 데이터 버스 기록 증폭기는 비트선 센스 증폭기를 플립(flip)시키도록 그 데이터 버스를 완전한 0 및 1 논리 레벨까지 구동시켜야 한다.

판독 동작이든 또는 기록 동작이든 간에, 100 MHz로 필요한 동작을 실행시키기에는 시간이 충분치 않다. 동작의 신뢰성을 위해, 선충전의 턴오프와 (예컨대) Y(컬럼)-액세스ㅇ,; 턴온 간의 충분한 시간 여유가 제공되어야 한다.

100 MHz로 동작할 수 있는 구조를 제공하기 위하여 동기식 DRAM(SDRAM)이 규정되었다. SDRAM은 본질적으로 외부 회로와 동기식으로 인터페이스하는 종래의 DRAM이다. 동기식 인터페이스가 아닌 클록식을 채택한 동기식 DRAM이 규정되었다. DRAM은 논문 [Synchronous DRAMs: Designing to the JEDEC standard in Micron Design Line, volume 2, issue 2, pages 15]에 기재되어 있다. 상기 규격은 다중의 2 개 클록이 하나의 랜덤 컬럼 어드레스로부터 다음의 랜덤 컬럼 어드레스로 발생해야 하는 것으로 규정하고 있는데, 이것을 2N 규칙이라고 한다. SDRAM은 연속적인 컬럼 어드레스로부터 데이터가 순차적으로 액세스되는 버스트 모드에서 정상적으로 동작한다. 상기 논문에는 하나는 선인출(prefetch) 구조, 다른 하나는 파이프라인(pipeline)구조를 가진 두 가지 형식의 SDRAM 구조가 있음을 밝히고 있는데, 이 둘의 구조는 모두 동일한 결과를 생성한다. 상기 파이프라인 구조는 연속적인 클록으로 컬럼 어드레스를 발행할 수 있지만, 상기 선인출 구조는 2N 규칙에 의해 제한을 받는다.

2N 규칙이 유지되어야만 하므로, 컬럼 어드레스는 매 두 번째의 10 ns 클록 주기에서만 변경될 수 있다. 새로운 어드레스 N으로부터의 데이터에 후속하는 클록 주기 동안의 출력 데이터는 어드레스 N+1로부터의 데이터이어야 한다. 실제로 요구되는 것보다 2 배의 데이터를 메모리 어레이로부터 인출하는 판독 사이클이 채용되는데, 이는 후속 주기에서 출력하기 위하여 절반을 줄인다. 이러한 방식에서는, 내부 데이터 버스 사이클 속도가 반감된다.

그러나, 이러한 설계는 각 클록 주기에서 컬럼 어드레스를 랜덤하게 입력할수 있는 것이 아니기 때문에 상당한 장애를 받는다.

본 발명은 2N 규칙의 제한을 받음이 없이, 예컨대 거의 100 MHz의 고속 버스트율로 컬럼 액세스하는 능력을 제공하는 것이다. 또한, 새로운 랜덤 컬럼 어드레스는 매 클록 주기마다 입력될 수 있다. 이렇게 함으로서 DRAM의 성능이 크게 향상될 수 있다.

본 발명의 실시예에 따르면, 비트선에 접속되는 복수 개의 센스 증폭기와 데이터 버스 판독 및 기록 증폭기를 갖는 반도체 랜덤 액세스 메모리(DRAM)를 기록 또는 판독하는 방법은 각 센스 증폭기에 의해 액세스하기 위한 한 쌍의 데이터 버스를 제공하는 것으로 이루어져 있다. 각 데이터 버스는 하나의 데이터 버스를 판독 또는 기록하면서 제1 판독 또는 기록 사이클 동안 다른 데이터 버스를 선충전하고, 다른 데이터 버스를 판독 또는 기록하면서 제1 판독 또는 기록 사이클에 후속하는 제2 판독 또는 기록 사이클에서 제1 데이터 버스를 선충전하는 자신의 판독 및 기록 증폭기를 갖는다.

또 다른 실시예에 따르면, 반도체 DRAM은 비트선에 접속된 복수 개의 센스 증폭기, 한 쌍의 데이터 버스, 각 센스 증폭기를 데이터 버스에 선택 가능하게 접속시키는 컬럼 어드레스 디코더, 데이터 버스에 접속된 판독 증폭기, 제1 시간 주기 동안에 데이터 버스 중 하나를 선충전하는 장치, 제1 시간 주기 동안에 데이터 버스 중 다른 하나를 충전 및 판독하는 장치, 제1 시간 주기에 후속하는 제2 시간 주기 동안에 데이터 버스 중 다른 하나를 선충전하는 장치 및 제2 시간 주기 동안에 데이터 버스의 제1 버스를 충전 및 판독하는 장치로 이루어져 있다.

따라서, 데이터 버스의 수는 종래 구조의 2배가 된다. 각 컬럼은 기수 또는 우수 데이터 버스의 어느 한 쪽에 접속될 수 있는 일조(一組)의 Y (컬럼-액세스)트랜지스터를 갖는다.

동기식 DRAM 클록 입력은 기수/우수 데이터 버스 제어 신호를 생성하기 위해 둘로 분주(分周)된다. 기수 또는 우수 시간 주기 동안에 발생하는 임의의 판독 또는 기록 사이클은 그 대응하는 기수 또는 우수 데이터 버스에 대해 실행된다. 이 시간 동안, 반대되는 각각의 우수 또는 기수 데이터 버스가 선충전된다. 이러한 방식에서는, 선충전 시간이 예컨대 컬럼 액세스를 위한 10 ns 시간만큼 줄어든다.

우수 또는 기수 데이터 버스 할당은 메모리 어드레싱과는 전혀 무관한다. 기수 또는 우수 데이터 버스가 임의의 특정 판독 또는 기록 동작에 사용되는지의 여부는 전적으로 명령이 제공되는 시간 및 클록 분주 로직(clock divider logic)의 상태에 따른다.

제3도를 참조하면, 본 발명의 바람직한 실시예의 개략도가 도시되어 있다. 단일 데이터 버스 대신에, 한 쌍의 데이터 버스(30, 31)가 사용된다.

메모리는 센스 증폭기(35)에 접속되는 공지된 중첩된 비트선과 같은 비트선(33)으로 이루어져 있다. 각 센스 증폭기는 종래 기술에서와 같이 컬럼 디코더 반도체 (FET) 스위치를 통하여 데이터 버스의 대응하는 도선에 접속되는 대신에, 컬럼 디코더(36)를 통하여 둘 모두의 데이터 버스(30, 31)의 대응하는 도선에 접속되는 한 쌍의 출력 도선을 갖는다. 상기 컬럼 디코더는 후술하는 바와 같이 센스 증폭기를 각각의 데이터 버스(30, 31)에 교대로 접속시킬 수 있다.

각 센스 증폭기의 도선은 게이트가 AND 게이트(39)의 출력에 함께 접속된 전계 효과 트랜지스터(37, 38)를 통하여 데이터 버스(30)의 대응하는 도선에 접속되어 있다. 각 센스 증폭기의 도선은 게이트가 AND 게이트(42)의 출력에 함께 접속된 전계 효과 트랜지스터(40, 41)를 통하여 데이터 버스(31)의 대응하는 도선에도 역시 접속되어 있다. 각 AND 게이트(39, 42) 입력 중 하나는 컬럼 디코드 신호 Yi를 제공하는 컬럼 디코더(도시하지 않음)의 출력에 접속되어 있다. 게이트(39)의 다른 하나의 입력은 동기 클록(44)의 기수(ODD) 클록 펄스 출력에 접속되어 있고, 게이트(42)의 다른 하나의 입력은 동기 클록(44)의 우수(EVEN) 클록 펄스 출력에 접속되어 있다.

상기 기수 및 우수 클록 펄스 출력은 기수 및 우수 제어 신호를 발생시키기 위해, 둘로 분주된 동기 DRAM 클록으로부터 유도될 수 있는 연속 시간 주기이다.

판독 증폭기(46, 48)는 대응하는 데이터 버스(30, 31)에 각각 접속되어 있다. 기수 판독 인에이블 신호 RMAO는 후술하는 간격 동안 판독 증폭기(46)의 제어 입력에 인가되고 우수 판독 인에이블 신호 RMAE는 (도시되지 않은 CPU로 부터의) 판독 증폭기(48)의 제어 입력에 인가된다.

멀티플렉서(50)는 판독 증폭기의 출력 신호를 수신한다. 클록(44)으로부터 유도된 기수 및 우수 제어 신호는 멀티플렉서(50)의 제어 입력에 인가되어 멀티플렉서(50)로부터 어느 판독 증폭기 출력 신호가 출력되는지를 제어하게 된다.

인에이블되는 경우, 전계 효과 트랜지스터 스위치(52, 53)는 데이터 버스(30)의 각 도선을 선충전 전압원 Vcc/2에 접속시키고, 전계 효과 트랜지스터 스위치(54)는 도선(30)을 함께 접속한다. 이와 마찬가지로, 인에이블되는 경우, 전계효과 트랜지스터 스위치(55, 56)는 데이터 버스(31)의 각 도선을 선충전 전압원 Vcc/2에 접속시키고, 전계 효과 트랜지스터 스위치(57)는 도선(31)을 함께 접속한다. 트랜지스터(52, 53, 54)의 게이트들은 우수 제어 신호원에 함께 접속되고, 트랜지스터(55, 56, 57)의 게이트들은 기수 제어 신호원에 함께 접속된다.

기록 증폭기(59)의 출력은 데이터 버스(30)에 접속되고, 기록 증폭기(60)의 출력은 데이터 버스(31)에 접속된다. 후술하는 간격 동안, 기수 기록 인에이블 신호 WMAO는 기록 증폭기(59)의 제어 입력에 인가되고 우수 기록 인에이블 신호 WMAE는 (도시되지 않은 CPU로부터의) 기록 증폭기(60)의 제어 입력에 인가된다.

제4a도를 참조하면, 신호의 타이밍도 및 전술한 소자 및 회로의 동작은 이하와 같다.

예컨대, 100 MHz로 동작되는 동기 클록은, 도시된 바와 같이 예컨대 10ns의 클록 사이클을 갖는다. 둘로 분주된 후, 각 주클록(primary clock) 사이클의 2배 만큼 긴 기수 및 우수 제어 신호가 각각 발생되고, 클록 소자(44)로부터 출력된다.

예컨대, 기수의 논리적 하이 상태 간격 동안, 기수 제어 신호는 AND 게이트(39)에 인가되고, 반면 우수 제어 신호는 로우 논리 레벨로 된다. 컬럼 디코드 신호 Yi는 게이트(39, 42)의 Yi 입력에 인가되고, 그 결과 게이트(39)는 논리적인 하이 출력 신호 Yio를 출력한다.

그 순간, 데이터 버스(30)는 이전의 충전 레벨(이하에서 설명되는 바와 같이 선충전된)로부터 충전하기 시작하고 파형 DBO로 도시된 바와 같이 그 커패시턴스가 충전됨에 따라 계속적으로 증가하게 된다. 기수의 논리적인 하이 간격의 끝에서, 파형 DBO로 도시된 바와 같이 그 충전은 데이터 버스(30) 상에서 감소된다.

소정의 시간에서, 데이터 버스를 충분한 수준으로 충전하는 데 소요되는 예상 시간에 따라, 판독 증폭기(46)는 제4a도에서 신호 RMAO로 도시된 논리적인 간격에 걸쳐 논리적 하이 상태인 기수 제어 신호의 단부를 초과하지 않는 시간까지 연장하는 신호 RMAO에 의해 인에이블된다. 기수 제어 신호가 멀티플레서(50)의 제어 입력에 인가되고, 멀티플렉서(50)는 판독 증폭기(46)로부터 버스 출력(51)으로 출력 신호를 출력한다.

기수의 논리적 하이 상태 간격 동안, 트랜지스터 스위치(55, 56, 57)는 게이트 상에서 기수 제어 신호를 수신하여 전도 경로를 제공함으로써 선충전 전압이 각 데이터 버스(31)의 도선에 이르도록 하고, 이들을 함께 접속함으로써 데이터 버스(31)의 각 도선 상에서 그 전압이 동일하게 되도록 한다.

기수 간격은 하이 논리 간격에 이어 순환적으로 로우 논리 레벨로 되어, 제4A에 도시한 바와 같이 우수 간격을 발생한다. AND 게이트(42)는 도통되어 그 출력에 신호 Yie를 발생시켜 트랜지스터(40, 41)를 인에이블하지만, 트랜지스터(37, 38)는 금지 상태로 된다. 센스 증폭기(35)로부터의 전하(電荷)는 데이터 버스(31)를 통과하여 그 데이터 버스를 선충전 레벨 Vcc/2로부터 기수의 논리적 하이 상태 간격 동안 선충전된 레벨까지 충전하고, 데이터 버스(31) 상의 전압을 신호 파형 DBE로 도시된 바와 같이 상승시키도록 한다.

데이터 버스이 예상된 충전 시간에 따른 소정 시간에서, 판독 인에이블 신호 RMAE는 판독 증폭기(48)의 제어 입력에 인가되고, 우수 제어 신호가 멀티플렉서(50)에 인가됨에 따라 데이터 버스(31) 상의 출력 신호는 멀티플렉서(50)를 통하여 버스 출력(51)으로 통하게 된다.

우수 간격 동안, 우수 제어 신호는 트랜지스터 스위치(52, 53, 54)의 게이트에 인가되어, 전도 경로를 제공하며 선충전 전압이 데이터 버스(30)의 각 도선에 이르도록 하고, 이들을 함께 접속시킴으로써 데이터 버스(30)의 각 도선 상에서 그 전압이 동일하게 되도록 한다.

기록 사이클은 제4a도 대신 제4b도를 참조하여 설명하기로 한다. 기수 간격 동안, 제어 신호 WMAO는 인에이블되는 기록 중폭기(59)에 의해 수신된다. 그 결과 파형 DBO에 의해 도시된 바와 같이 데이터 버스(30)의 전압이 완전한 논리 레벨까지 급상승하게 된다(이것은 데이터 버스(30)의 도선 양단의 차동 전압이 완전한 논리 레벨인 것을 의미하는 것으로 이해할 수 있다). 버스의 예상된 상승 시간에 따른 시간에서, 트랜지스터(37, 38)는 기수 간격 동안 수신되는 컬럼 디코드 신호 Yi에 의해 인에이블된다. 이 인에이블 간격이 Yio로서 도시되어 있다. 그 간격 동안, 센스 증폭기(35)는 도통 상태로 되어, 비트선을 완전한 논리 레벨까지 충전시키고 워드선을 통하여 어드레스되는 각 저장 셀을 충전 상태로 되게함으로써 비트를 저장한다.

후속하는 우수 간격 동안, 데이터 버스(30) 상의 전압은 파형 DBO로 도시된 바와 같이 감소한다. 그러나, 전술한 바와 같은 사이클은 데이터 버스(31)에 대하여 반복되어, 기록 증폭기(60)를 통하여 완전한 논리 레벨까지 충전되고 트랜지스터(41, 42)를 통하여 그 트랜지스터에 접속된 임의의 어드레스된 저장셀 뿐만 아니라 전하 비트선(33)에 전송된다.

전술한 바와 같이, 우수 및 기수 데이터 버스 할당은 메모리 어드레상과는 전혀 무관하다는 사실을 유의하여야 한다. 따라서, 어떤 특정한 판독 또는 기록 동작에 사용된 데이터 버스가 어떠하든지 간에 명령이 제공되는 시간 및 클록 디바이더 논리의 상태에 전적으로 좌우된다.

선인출 구조를 채택한 종래에 제안된 SDRAM은 2N 규칙을 따라야 하는데, 이것은 컬럼 어드레스가 매 제2의 클록 주기(최대, 예컨대 10 ns)에만 변경될 수 있음을 의미하고, 새로운 어드레스 N으로부터의 데이터에 후속하는 클록 주기동안 출력 데이터가 어드레스 N+1로부터 출력된다는 것을 의미한다. 이러한 구현은 실제 요구되는 데이터의 2 배 만큼을 메모리 어레이로부터 인출하는 판독 사이클을 채용하여, 후속 주기의 출력을 위해 절반을 줄일 수 있다. 이러한 방식에 있어서, 내부 데이터 버스 사이클 속도는 절반으로 된다.

그 반면에, 본 발명은 데이터 버스의 수를 배가시키지만, 고속을 달성할 수 있고, 2N 규칙을 필요로하지 않는다. 새로운 랜덤 컬럼 어드레스는 매주기마다 입력될 수 있으므로, 따라서 속도 및 융통성을 증가시키게 된다.

당업자는 본 명세서에 기술된 원리를 이용하여 또 다른 설계를 공안할 수도 있을 것이다. 첨부된 특허 청구 범위에 포함되는 이러한 모든 설계는 본 발명의 일부로 간주된다.

Claims

비트선에 접속된 개의 센스 증폭기와 데이터 버스 판독 및 기록 증폭기를 갖는 동기식 동적 랜덤 액세스 메모리(SDRAM)에 기록하는 방법에 있어서, a) 각 센스 증폭기와 각 판독 및 기록 증폭기에 의해 액세스하기 위한 한 쌍의 데이터 버스를 제공하는 단계와, b) 제1 기록 사이클 동안에 하나의 데이터 버스에 기록하면서 다른 하나의 데이터 버스를 선충전하는 단계와, c) 상기 제1 기록 사이클에 후속하는 제2 기록 사이클에서 다른 하나의 데이터 버스에 기록하면서 상기 제1 데이터 버스를 선충전하는 단계를 포함하는 것을 특징으로 하는 방법.
비트선에 접속된 복수 개의 센스 증폭기와 데이터 버스 판독 및 기록 증폭기를 갖는 동기식 동적 랜덤 액세스 메모리(SDRAM)에 기록 및 판독하는 방법에 있어서, a) 각 센스 증폭기와 각 판독 및 기록 증폭기에 의해 액세스하기 위한 한 쌍의 데이터 버스를 제공하는 단계와, b) 제1 판독 또는 기록 사이클 동안에 하나의 데이터 버스에 판독 또는 기록하면서 다른 하나의 데이터 버스를 선충전하는 단계와, c) 상기 제1 및 제2 판독 또는 기록 사이클은 동기식 DRAM 클록의 교대 사이클로 유도되는 연속적인 시간 간격이고, 상기 제1 판독 또는 기록 사이클에 후속하는 상기 제2 판독 또는 기록 사이클에서 다른 하나의 데이터 버스를 판독 또는 기록하면서 상기 제1 데이터 버스를 선충전하는 단계를 포함하는 것을 특징으로 하는 방법.
제2항에 있어서, 상기 제1 사이클 및 제2 사이클 동안에 임의의 메모리 어드레싱 단계들과는 무관하게 상기 단계들을 실행하는 것인 방법.
a) 비트선에 접속된 복수 개의 센스 증폭기와, b) 한 쌍의 데이터 버스와, c) 각 센스 증폭기를 데이터 버스에 선택 가능하게 접속시키는 컬럼 어드레스 디코더와, d) 상기 데이터 버스에 접속된 판독 증폭기와, e) 제1 시간 주기 동안에 상기 데이터 버스 중 하나를 선충전하는 수단과, f) 상기 제1 시간 주기 동안에 상기 데이터 버스 중 다른 하나를 충전 및 판독하는 수단과, g) 상기 제1 시간 주기에 후속하는 제2 시간 주기 동안에 상기 데이터 버스중 다른 하나를 선충전하는 수단과, h) 상기 제2 시간 주기 동안에 상기 데이터 버스 중 첫 번째 데이터 버스를 충전 및 판독하는 수단과, i) 연속적이고, 상기 제1 및 제2 시간 주기를 반복하는 동기식 클록 신호를 제공하는 수단을 포함하는 것을 특징으로 하는 동기식 동적 랜덤 액세스 메모리(SDRAM).
제4항에 있어서, 상기 동기식 클록은 기수 및 우수 간격을 교대하면서 상기 제1 및 제2 시간 주기를 제공하는 것인 동기식 동적 랜덤 액세스 메모리(SDRAM).
제5항에 있어서, 상기 컬럼 어드레스 디코더는 교대하는 각각의 기수 및 우수 클록 간격 동안에 한 쌍의 리드선 각각을 각 센스 증폭기로부터 교대 데이터 버스의 도선쌍에 접속하기 위하여 상기 클록으로부터 구동되는 반도체 스위치를 포함하고, 상기 선충전 수단은 교대하는 각각의 우수 및 기수 클록간격 동안에 상기 데이터 버스 도선의 교대쌍을 선충전 전압원에 접속하기 위한 반도체 스위치를 포함하는 것인 동기식 동적 랜덤 액세스 메모리(SDRAM).
제6항에 있어서, 상기 판독 수단은 상기 데이터 버스쌍의 상이한 데이터 버스의 한 쌍의 도선에 각각 접속된 한 쌍의 판독 증폭기, 각 판독 증폭기의 개별 출력을 수신하는 멀티플렉서 및 상기 각각의 기수 및 우수 클록 간격과 동기식으로 상기 각 판독 증폭기로부터 수신된 신호 간에 상기 멀티플레서를 교대로 스위칭하는 수단을 포함하는 것인 동기식 동적 랜덤 액세스 메모리(SDRAM).
제6항에 있어서, 각 출력이 상기 데이터 버스 중 하나의 대응 도선쌍에 접속되는 한 쌍의 기록 증폭기 및 교대하는 각각의 기수 및 우수 클록 간격 동안에 각 교대 기록 증폭기에 의해 기록 동작을 인에이블하는 수단을 포함하는 기록 수단을 추가로 포함하는 것인 동기식 동적 랜덤 액세스 메모리(SDRAM).
제6항에 있어서, 상기 판독 수단은 상기 데이터 버스쌍의 상이한 데이터 버스의 한 쌍의 도선에 각각 접속된 한 쌍의 판독 증폭기, 상기 각 판독 증폭기의 개별 출력을 수신하는 멀티플렉서 및 상기 각각이 기수 및 우수 클록간격과 동기식으로 각 판독 증폭기로부터 수신된 신호 간에 멀티플렉서를 교대로 스위칭하는 수단을 포함하고, 각 출력이 상기 데이터 버스 중하나의 대응 도선쌍에 접속된 한 쌍의 기록 증폭기, 교대하는 각각의 기수 및 우수클록 간격 동안에 각 교대 기록 증폭기에 의해 기록 동작을 인에이블하고 상기 데이터 버스쌍과 관련된 임의의 기록 증폭기가 인에이블되는 간격 동안에 임의의 판독 증폭기의 인에이블 동작을 금지하는 수단을 포함하는 기록 수단을 추가로 포함하는 것인 동기식 동적 랜덤 액세스 메모리(SDRAM).
제9항에 있어서, 상기 하나의 기록 증폭기에 의해 상기 하나의 데이터 버스상에 기록하기 전에 클록 간격 동안에 하나의 데이터 버스를 완전한 논리 레벨까지 구동하는 수단을 포함하는 것인 동기식 동적 랜덤 액세스 메모리(SDRAM).
제10항에 있어서, 각 상기 시간 주기 동안에 컬럼 어드레스 디코더를 통하여 어드레싱하는 수단을 포함하는 것인 동기식 동적 랜덤 액세스 메모리(SDRAM).
복수 개의 데이터 버스에 의해 접근 가능한 비트선에 접속된 복수개의 센스 증폭기와 데이터 버스 판독 증폭기를 갖는 동기식 동적 랜덤 액세스 메모리(SDRAM)에 기록 및 판독하는 방법에 있어서, a) 메모리 셀 위치로부터 데이터를 판독하거나 기록하기 위하여 제1 제어신호에 응답하여 상기 복수 개의 데이터 버스 중 제1 데이터 버스를 활성화하고, 상기 복수 개의 데이터 버스 중 제2 데이터 버스를 동시에 등화(equalizing)하는 단계와, b) 제2 메모리 셀 위치로부터 데이터를 판독하거나 기록하기 위하여 제2 제어 신호에 응답하여 상기 제2 데이터 버스를 활성화하고, 상기 제1 데이타 버스를 동시에 등화하는 것으로서, 상기 제1 및 제2 제어 신호는 동기식 DRAM 클록의 교대 연속 사이클로 발생하는 것인 단계를 포함하는 것을 특징으로 하는 방법.