JPH06176568A

JPH06176568A - 半導体記憶装置

Info

Publication number: JPH06176568A
Application number: JP4326976A
Authority: JP
Inventors: Koji Kato; 好治加藤
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1992-12-07
Filing date: 1992-12-07
Publication date: 1994-06-24

Abstract

(57)【要約】【目的】半導体記憶装置において、センスアンプ以降の
回路の制御タイミングを論理的に決定し、回路の誤動作
又はアクセスの遅延を生ずることなく制御タイミングを
早めて高速化できることを目的とする。【構成】半導体記憶装置はビット線対BL1,バーBL1 、BL
2,バーBL2 と、ワード線WL1 〜WL3 と、複数の記憶セル
Ｃとを備える。ダミービット回路はダミービット線対DB
L,バーDBL と、ダミーセル２とを備える。ダミーセル２
は１つのワード線の選択に同期して検出用データをダミ
ービット線対DBL,バーDBL に出力する。データ検出回路
３はダミービット線対DBL,バーDBL の状態を検出する。
タイミング設定回路４はデータ検出回路３の検出結果に
基づき、選択すべき記憶セルに対応するビット線対に接
続されるセンスアンプ１以降の各回路のうち、少なくと
も１つの回路の制御タイミングを設定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関す
る。近年の半導体記憶装置においては動作の高速化が求
められている。このためには、ビット線のデータを増幅
するセンスアンプ以降の各回路を制御する制御信号のタ
イミングを少しでも早める必要がある。このように、制
御信号のタイミングを早めるためには、各タイミングは
論理的に決定される必要がある。タイミングを論理的に
決定することは、半導体記憶装置の製造時におけるプロ
セスパラメータのバラツキに対しても対処できる点から
も求められている。

【０００２】

【従来の技術】従来のダイナミックＲＡＭ（ＤＲＡＭ）
の一部を図６に示す。ビット線対ＢＬ１，バーＢＬ１と
ビット線対ＢＬ２，バーＢＬ２にはそれぞれＮ型のゲー
トトランジスタ１１とコンデンサ１２とから構成される
記憶セルＣ１〜Ｃ８が接続されている。記憶セルＣ１，
Ｃ５のゲート端子はワード線ＷＬ１に接続され、記憶セ
ルＣ２，Ｃ６のゲート端子はワード線ＷＬ２に接続され
ている。記憶セルＣ３，Ｃ７のゲート端子はワード線Ｗ
Ｌ３に接続され、記憶セルＣ４，Ｃ８のゲート端子はワ
ード線ＷＬ４に接続されている。

【０００３】各ビット線対ＢＬ１，バーＢＬ１、ＢＬ
２，バーＢＬ２の端部にはそれぞれセンスアンプ１３が
接続されている。ワード活性化信号発生回路１４にはワ
ードデコーダ１５ａ〜１５ｄが接続されている。また、
ワード活性化信号発生回路１４にはディレイ回路１６が
接続されている。

【０００４】ワード活性化信号発生回路１４にはロウア
ドレスの取り込みのためのロウアドレスストローブ信号
バーＲＡＳが入力されている。ワード活性化信号発生回
路１４はロウアドレスストローブ信号バーＲＡＳがＬレ
ベルであると、Ｈレベルのワード活性化信号φＷＬＥを
出力する。ワード活性化信号発生回路１４はロウアドレ
スストローブ信号バーＲＡＳがＨレベルであると、Ｌレ
ベルのワード活性化信号φＷＬＥを出力する。

【０００５】ワードデコーダ１５ａ〜１５ｄはそれぞれ
前記ワード線ＷＬ１〜ＷＬ４に接続されている。ワード
デコーダ１５ａ〜１５ｄはそれぞれアドレス信号Ａ１〜
Ａ４を入力するとともに、前記ワード活性化信号φＷＬ
Ｅを入力している。ワードデコーダ１５ａ〜１５ｄは入
力している両信号が共にＨレベルになると、対応するワ
ード線ＷＬ１〜ＷＬ４をＨレベルにする。

【０００６】ディレイ回路１６は２ｎ個（ｎは自然数）
のインバータを直列に接続して構成されている。ディレ
イ回路１６にはセンスアンプ活性化信号発生回路１７が
接続されている。ディレイ回路１６は前記ワード活性化
信号φＷＬＥを入力し、制御信号φＷＬＥ１を出力す
る。従って、図７に示すように、制御信号φＷＬＥ１の
レベル変化は前記ワード活性化信号φＷＬＥのレベル変
化から２ｎ個のインバータによるディレイ時間ｔＤだけ
遅れたものとなる。

【０００７】センスアンプ活性化信号発生回路１７は前
記制御信号φＷＬＥ１を入力している。センスアンプ活
性化信号発生回路１７は前記各センスアンプ１３に接続
され、制御信号φＷＬＥ１に基づく動作電源φＳＡＥ，
バーφＳＡＥを各センスアンプ１３に供給する。即ち、
センスアンプ活性化信号発生回路１７は制御信号φＷＬ
Ｅ１がＬレベルのときには、動作電源φＳＡＥ，バーφ
ＳＡＥを図７に示すように中間レベルＶCC／２とする。
なお、中間レベルＶCC／２はこのＤＲＡＭの高電位電源
ＶCCと低電位電源（０Ｖ）との中間値である。また、セ
ンスアンプ活性化信号発生回路１７は制御信号φＷＬＥ
１がＨレベルのときには、動作電源φＳＡＥ，バーφＳ
ＡＥを図７に示すように高電位電源ＶCC及び低電位電源
（０Ｖ）とする。

【０００８】また、前記各ビット線ＢＬ１，ＢＬ２はＮ
型のゲートトランジスタ１８，２０を介してそれぞれデ
ータバスＤＢに接続されている。各ビット線バーＢＬ
１，バーＢＬ２はＮ型のゲートトランジスタ１９，２１
を介してそれぞれデータバスバーＤＢに接続されてい
る。ゲートトランジスタ１８，１９のゲート端子にはコ
ラム選択信号ＣＧ１が入力され、ゲートトランジスタ２
０，２１のゲート端子にはコラム選択信号ＣＧ２が入力
されている。

【０００９】従って、コラム選択信号ＣＧ１がＨレベル
になると、ゲートトランジスタ１８，１９がオンし、ビ
ット線対ＢＬ１，バーＢＬ１がデータバスＤＢ，バーＤ
Ｂに電気的に接続される。また、コラム選択信号ＣＧ２
がＨレベルになると、ゲートトランジスタ２０，２１が
オンし、ビット線対ＢＬ２，バーＢＬ２がデータバスＤ
Ｂ，バーＤＢに電気的に接続される。

【００１０】このように構成されたＤＲＡＭにおいて、
ロウアドレスストローブ信号バーＲＡＳがＨレベルであ
ると、ワード活性化信号φＷＬＥ及び制御信号φＷＬＥ
１はＬレベルとなる。その結果、ワード線ＷＬ１〜ＷＬ
４はＬレベルすなわち非選択状態となり、いずれの記憶
セルＣ１〜Ｃ８のセルトランジスタもオフしている。ま
た、センスアンプ１３の動作電源φＳＡＥ，バーφＳＡ
Ｅは中間レベルＶCC／２に維持される。従って、各ビッ
ト線ＢＬ１，バーＢＬ１、ＢＬ２，バーＢＬ２も中間レ
ベルＶCC／２に維持されている。

【００１１】この状態において、ロウアドレスストロー
ブ信号バーＲＡＳがＨレベルからＬレベルに切換わる
と、ワード活性化信号発生回路１４のワード活性化信号
φＷＬＥがＬレベルからＨレベルに切り換わる。このと
き、アドレス信号Ａ１〜Ａ４のうち、Ａ１のみがＨレベ
ルであると、ワードデコーダ１５ａによりワード線ＷＬ
１がＨレベルにされる。

【００１２】ワード線ＷＬ１がＨレベルになると、同ワ
ード線ＷＬ１に接続された記憶セルＣ１，Ｃ５のセルト
ランジスタがオンとなる。このとき、記憶セルＣ１，Ｃ
５に、例えばそれぞれ「１」即ちＨレベルのセル情報が
格納されているとすると、ビット線ＢＬ１，ＢＬ２のレ
ベルはビット線バーＢＬ１，バーＢＬ２の中間レベルＶ
CC／２から少し上昇する。

【００１３】一方、ディレイ回路１６の制御信号φＷＬ
Ｅ１はワード活性化信号φＷＬＥがＨレベルに変化して
からディレイ時間ｔＤだけ遅れてＨレベルになる。制御
信号φＷＬＥ１がＨレベルになると、センスアンプ活性
化信号発生回路１７の動作電源φＳＡＥは中間レベルＶ
CC／２から高電位電源ＶCCに引き上げられ、動作電源バ
ーφＳＡＥは低電位電源（０Ｖ）に引き下げられる。

【００１４】すると、センスアンプ１３によりビット線
ＢＬ１，ＢＬ２のレベルは高電位電源ＶCCに引き上げら
れ、ビット線バーＢＬ１，バーＢＬ２のレベルは低電位
電源（０Ｖ）に引き下げられる。

【００１５】この後、コラム選択信号ＣＧ１のみがＨレ
ベルになると、ゲートトランジスタ１８，１９のみがオ
ンする。これにより、ビット線対ＢＬ１，バーＢＬ１が
データバスＤＢ，バーＤＢに電気的に接続される。そし
て、データバスＤＢのレベルは高電位電源ＶCCに維持さ
れ、データバスバーＤＢのレベルは低電位電源（０Ｖ）
に引き下げられて、データバスＤＢ，バーＤＢに記憶セ
ルＣ１のデータが読み出される。

【００１６】

【発明が解決しようとする課題】ところが、上記従来の
ＤＲＡＭではビット線対に記憶セルのデータが出力され
た後のセンスアンプ１３の制御タイミングをディレイ回
路１６のディレイ時間によって決定していた。ディレイ
回路１６のディレイ時間は半導体記憶装置毎に論理的に
求めたものではなく、計算又は経験によって求めたもの
である。従って、ＤＲＡＭの高速化を図ることができな
いという問題があった。

【００１７】また、ディレイ回路１６のディレイ時間は
ＤＲＡＭの製造時におけるプロセスパラメータのバラツ
キに左右される。このため、ＤＲＡＭにおいてセンスア
ンプ１３の制御タイミングと実際のデータとに相対的な
タイミングのずれを生じ、回路の誤動作を生ずるという
問題があった。さらに、回路の誤動作を回避するため
に、ディレイ回路１６のディレイ時間を変更すると、ア
クセスの遅延を生ずるという問題があった。

【００１８】本発明は上記問題点を解決するためになさ
れたものであって、センスアンプ以降の回路の制御タイ
ミングを論理的に決定することにより、回路の誤動作又
はアクセスの遅延を生ずることなく制御タイミングを早
めることができ、半導体記憶装置の動作を高速化できる
ことを目的とする。

【００１９】

【課題を解決するための手段】図１は本発明の原理説明
図である。半導体記憶装置は複数のビット線対ＢＬ１，
バーＢＬ１、ＢＬ２，バーＢＬ２と、複数のワード線Ｗ
Ｌ１〜ＷＬ３と、各ビット線対と各ワード線とに接続さ
れた複数の記憶セルＣとを備えて構成されている。

【００２０】ダミービット回路は、各ビット線対ＢＬ
１，バーＢＬ１、ＢＬ２，バーＢＬ２と同様に設けられ
たダミービット線対ＤＢＬ，バーＤＢＬと、ダミーセル
２とを備えて構成されている。ダミーセル２はダミービ
ット線対ＤＢＬ，バーＤＢＬに接続されかついずれかの
ワード線が選択されるのに同期して記憶している検出用
データをダミービット線対ＤＢＬ，バーＤＢＬに出力す
る。

【００２１】データ検出回路３はダミービット線対ＤＢ
Ｌ，バーＤＢＬの端部に接続されダミービット線対ＤＢ
Ｌ，バーＤＢＬの状態を検出する。そして、タイミング
設定回路４は、データ検出回路３の検出結果に基づき、
選択すべき記憶セルに対応するビット線対に接続される
センスアンプ１以降の各回路のうち、少なくとも１つの
回路の制御タイミングを設定する。

【００２２】

【作用】ダミービット線対ＤＢＬ，バーＤＢＬはビット
線対ＢＬ１，バーＢＬ１、ＢＬ２，バーＢＬ２と同様に
設けられている。このため、ビット線対とダミービット
線対ＤＢＬ，バーＤＢＬとのデータ伝搬速度は差のない
ものとなる。

【００２３】今、ワード線ＷＬ１〜ＷＬ３のうち、いず
れかのワード線が選択されると、そのワード線に接続さ
れている記憶セルのデータがその記憶セルに対応するビ
ット線対に出力されて伝搬する。

【００２４】一方、いずれかのワード線が選択されるの
に同期してダミーセル２から検出用データがダミービッ
ト線対ＤＢＬ，バーＤＢＬに出力されて伝搬する。この
検出用データがデータ検出回路３により検出される。デ
ータ検出回路３の検出結果に基づいて、タイミング設定
回路４によりビット線対に接続されるセンスアンプ１以
降の少なくとも１つの回路の制御タイミングが論理的に
設定される。

【００２５】従って、実際のビット線対のデータ伝搬速
度が設計段階でのデータ伝搬速度と異なったとしても、
ビット線対のデータ伝搬速度と等しいダミービット線対
のデータ伝搬速度が、センスアンプ１以降の回路の制御
タイミングに反映される。このため、センスアンプ１以
降の回路の誤動作又は記憶セルのアクセスの遅延が防止
される。

【００２６】

【実施例】以下、本発明をダイナミックＲＡＭ（ＤＲＡ
Ｍ）に具体化した一実施例を図２〜図５に従って説明す
る。なお、説明の便宜上、図６と同様の構成については
同一の符号を付して説明を一部省略する。

【００２７】図２は一実施例のＤＲＡＭの一部を示して
いる。各ビット線ＢＬ１，バーＢＬ１，ＢＬ２，バーＢ
Ｌ２の配線幅は同一に形成され、配線長も同一に形成さ
れている。各ワード線ＷＬ１〜ＷＬ４の配線幅は同一に
形成され、配線長も同一に形成されている。

【００２８】各ビット線対ＢＬ１，バーＢＬ１、ＢＬ
２，バーＢＬ２の端部にはそれぞれセンスアンプ１３が
接続されている。センスアンプ１３はインバータ１３
ａ，１３ｂとで構成されている。

【００２９】ダミービット線対ＤＢＬ，バーＤＢＬは前
記各ビット線ＢＬ１，バーＢＬ１，ＢＬ２，バーＢＬ２
と平行に設けられている。ダミービット線対ＤＢＬ，バ
ーＤＢＬの配線幅は各ビット線の配線幅と等しく形成さ
れ、配線長は各ビット線の配線長よりも若干長く形成さ
れている。ダミービット線対ＤＢＬ，バーＤＢＬには前
記各ビット線対ＢＬ１，バーＢＬ１、ＢＬ２，バーＢＬ
２のセンスアンプ１３と対応する位置に同様のセンスア
ンプ１３Ａが接続されている。

【００３０】ダミーワード線ＤＷＬは前記各ワード線Ｗ
Ｌ１〜ＷＬ４と平行に設けられている。ダミーワード線
ＤＷＬの配線幅は各ワード線の配線幅と等しく形成さ
れ、配線長は各ワード線の配線長と等しく形成されてい
る。

【００３１】ダミービット線ＤＢＬ及びダミーワード線
ＤＷＬにはダミーセル３０が接続されている。ダミーセ
ル３０はＮ型のゲートトランジスタ３１、コンデンサ３
２、及びＮ型の書込用トランジスタ３３とからなる。こ
のダミーセル３０には前記記憶セルＣ１〜Ｃ８のうち、
いずれかの記憶セルが選択されたことを検出するための
検出用データが記憶されるようになっている。

【００３２】すなわち、書込用トランジスタ３３のドレ
イン端子は高電位電源ＶCCに接続され、ソース端子はコ
ンデンサ３２を介して中間レベルＶCC／２に接続されて
いる。書込用トランジスタ３３のゲート端子は書込信号
発生回路４０に接続され、書込制御信号φＣＰが入力さ
れている。

【００３３】ゲートトランジスタ３１のドレイン端子は
ダミービット線ＤＢＬに接続され、ソース端子は書込用
トランジスタ３３のソース端子に接続されている。ゲー
トトランジスタ３１のゲート端子はダミーワード線ＤＷ
Ｌに接続されている。

【００３４】従って、書込制御信号φＣＰがＨレベルに
なると、書込用トランジスタ３３がオンしてコンデンサ
３２が充電され、ダミーセル３０には「１」がセットさ
れる。そして、ダミーワード線ＤＷＬがＨレベルになる
と、ゲートトランジスタ３１がオンし、ダミービット線
ＤＢＬに検出用データが出力される。

【００３５】書込信号発生回路４０の４つのインバータ
４１〜４４は直列に接続され、インバータ４１はロウア
ドレスストローブ信号バーＲＡＳを入力している。ＮＡ
ＮＤ回路４６はインバータ４４の出力を一方の入力と
し、インバータ４１の出力を他方の入力としている。そ
して、インバータ４５はＮＡＮＤ回路４６の出力を入力
し、その反転信号を書込制御信号φＣＰとして前記書込
用トランジスタ３３のゲート端子に出力する。

【００３６】従って、ロウアドレスストローブ信号バー
ＲＡＳがＨレベルの状態では、インバータ４１の出力が
Ｌレベルであり、インバータ４４の出力はＨレベルであ
る。このため、ＮＡＮＤ回路４６の出力はＨレベルとな
り、書込制御信号φＣＰはＬレベルとなる。

【００３７】また、ロウアドレスストローブ信号バーＲ
ＡＳがＨレベルからＬレベルに切り換わると、書込制御
信号φＣＰにＨレベルのワンショットパルスが出力され
る。すなわち、ロウアドレスストローブ信号バーＲＡＳ
がＨレベルからＬレベルに切り換わると、インバータ４
１の出力がＨレベルとなる。このとき、インバータ４２
〜４４の遅延によりインバータ４４の出力はＨレベルで
あるため、ＮＡＮＤ回路４６の出力はＬレベルとなり、
書込制御信号φＣＰはＨレベルとなる。そして、インバ
ータ４２〜４４の遅延時間が経過すると、インバータ４
４の出力はＬレベルとなるため、ＮＡＮＤ回路４６の出
力はＨレベルとなり、書込制御信号φＣＰはＬレベルと
なる。

【００３８】ワード活性化信号発生回路１４には選択回
路２２が接続され、選択回路２２には前記ダミーワード
線ＤＷＬが接続されている。選択回路２２は２つのイン
バータ２２ａ，２２ｂからなり、前記ワード活性化信号
φＷＬＥがＨレベルになると、ダミーワード線ＤＷＬを
Ｈレベルにする。

【００３９】データ検出回路５０はダミービット線対Ｄ
ＢＬ，バーＤＢＬの端部に接続され、データ検出回路５
０は前記ワード活性化信号φＷＬＥを入力している。デ
ータ検出回路５０はワード活性化信号φＷＬＥのレベル
に基づいてダミービット線対ＤＢＬ，バーＤＢＬの状態
を検出し、検出信号φＤＡＴＡを出力する。

【００４０】タイミング設定回路としてのセンスアンプ
活性化信号発生回路６０はデータ検出回路５０に接続さ
れて検出信号φＤＡＴＡを入力している。センスアンプ
活性化信号発生回路６０は前記各センスアンプ１３，１
３Ａに接続され、検出信号φＤＡＴＡに基づく動作電源
φＳＡＥ，バーφＳＡＥを各センスアンプ１３，１３Ａ
に供給する。

【００４１】前記データ検出回路５０及びセンスアンプ
活性化信号発生回路６０を図３に従って詳細に説明す
る。まず、データ検出回路５０について説明する。

【００４２】ＰＭＯＳトランジスタＴ１及びＮＭＯＳト
ランジスタＴ２，Ｔ３は高電位電源ＶCCと中間レベルＶ
CC／２との間に直列に接続されている。ＰＭＯＳ及びＮ
ＭＯＳトランジスタＴ１，Ｔ３のゲート端子にはワード
活性化信号φＷＬＥが入力されている。ＮＭＯＳトラン
ジスタＴ２のゲート端子には前記ダミービット線ＤＢＬ
が接続されている。

【００４３】ＰＭＯＳ及びＮＭＯＳトランジスタＴ１，
Ｔ２間のノードｎ１にはＮＭＯＳトランジスタＴ４のソ
ース端子が接続され、同トランジスタＴ４のドレイン端
子はインバータ５１に接続されている。ＮＭＯＳトラン
ジスタＴ４のゲート端子はインバータ５２を介してイン
バータ５１の出力端子に接続され、検出信号φＤＡＴＡ
を反転した信号が入力されている。

【００４４】インバータ５１は高電位電源ＶCCと低電位
電源ＧＮＤとの間に直列に接続されたＰＭＯＳトランジ
スタＴ９とＮＭＯＳトランジスタＴ１０とからなる。Ｐ
ＭＯＳ及びＮＭＯＳトランジスタＴ９，Ｔ１０のゲート
端子は前記ＮＭＯＳトランジスタＴ４を介してノードｎ
１に接続されている。このインバータ５１のしきい値は
高電位電源ＶCCと中間レベルＶCC／２との中央付近に設
定されている。そして、インバータ５１はゲート入力に
基づいたレベルの検出信号φＤＡＴＡをＰＭＯＳ及びＮ
ＭＯＳトランジスタＴ９，Ｔ１０間の出力端子から出力
する。

【００４５】ＰＭＯＳトランジスタＴ５，Ｔ６及びＮＭ
ＯＳトランジスタＴ７，Ｔ８は高電位電源ＶCCと低電位
電源ＧＮＤ（＝０Ｖ）との間に直列に接続されている。
ＰＭＯＳトランジスタＴ６のゲート端子はインバータ５
２の出力端子に接続されている。ＰＭＯＳトランジスタ
Ｔ５及びＮＭＯＳトランジスタＴ７，Ｔ８のゲート端子
はインバータ５１の出力端子に接続され、前記検出信号
φＤＡＴＡが入力されている。ＰＭＯＳ及びＮＭＯＳト
ランジスタＴ６，Ｔ７間のノードｎ２は前記ＮＭＯＳト
ランジスタＴ４のドレイン端子に接続されている。

【００４６】また、インバータ５１の出力端子と低電位
電源ＧＮＤとの間にはリセット用のＮＭＯＳトランジス
タＴ１１が接続されている。ＮＭＯＳトランジスタＴ１
１のゲート端子はリセット信号発生回路５３に接続さ
れ、リセット信号φＲが入力されている。

【００４７】従って、リセット信号φＲがＨレベルにな
ると、ＮＭＯＳトランジスタＴ１１がオンしてインバー
タ５１の出力端子が低電位電源ＧＮＤに接続され、検出
信号φＤＡＴＡがＬレベルとなる。

【００４８】リセット信号発生回路５３の３つのインバ
ータ５４〜５６は直列に接続され、インバータ５４は前
記ワード活性化信号φＷＬＥを入力している。ＮＯＲ回
路５７はインバータ５６の出力を一方の入力とし、ワー
ド活性化信号φＷＬＥを他方の入力としている。そし
て、ＮＯＲ回路５７は両信号に基づくリセット信号φＲ
を前記ＮＭＯＳトランジスタＴ１１のゲート端子に出力
する。

【００４９】従って、ワード活性化信号φＷＬＥがＨレ
ベルの状態では、インバータ５６の出力はＬレベルであ
り、ＮＯＲ回路５７の出力はＨレベルとなり、リセット
信号φＲはＬレベルとなる。

【００５０】また、ワード活性化信号φＷＬＥがＨレベ
ルからＬレベルに切り換わると、リセット信号φＲにＨ
レベルのワンショットパルスが出力される。すなわち、
ワード活性化信号φＷＬＥがＨレベルからＬレベルに切
り換わったとき、インバータ５４〜５６の遅延によりイ
ンバータ５６の出力はＬレベルである。このため、ＮＯ
Ｒ回路５７の出力はＨレベルとなり、リセット信号φＲ
はＨレベルとなる。インバータ５４〜５６の遅延時間が
経過すると、インバータ５６の出力はＨレベルとなるた
め、ＮＯＲ回路５７の出力はＨレベルとなり、リセット
信号φＲはＬレベルとなる。そして、ワード活性化信号
φＷＬＥがＬレベルに保持されると、リセット信号φＲ
はＬレベルに保持される。

【００５１】次に、センスアンプ活性化信号発生回路６
０について説明する。インバータ６１には前記データ検
出回路５０から検出信号φＤＡＴＡが入力され、インバ
ータ６１は検出信号φＤＡＴＡを反転してインバータ６
２に出力する。

【００５２】ＰＭＯＳトランジスタＴ２０及びＮＭＯＳ
トランジスタＴ２１，Ｔ２２は高電位電源ＶCCと低電位
電源ＧＮＤとの間に直列に接続されている。ＰＭＯＳ及
びＮＭＯＳトランジスタＴ２０，Ｔ２１のゲート端子は
ノードｎ３にて前記インバータ６１の出力端子に接続さ
れている。ＮＭＯＳトランジスタＴ２２のゲート端子は
インバータ６２の出力端子に接続されている。

【００５３】そして、センスアンプ活性化信号発生回路
６０はＰＭＯＳ及びＮＭＯＳトランジスタＴ２０，Ｔ２
１間のノードｎ５から動作電源φＳＡＥを出力する。ま
た、ＮＭＯＳトランジスタＴ２１，Ｔ２２間のノードｎ
６から動作電源バーφＳＡＥを出力する。

【００５４】ＮＭＯＳトランジスタＴ２３は中間レベル
ＶCC／２と前記ノードｎ５との間に接続されている。Ｎ
ＭＯＳトランジスタＴ２４は中間レベルＶCC／２と前記
ノードｎ６との間に接続されている。そして、両ＮＭＯ
ＳトランジスタＴ２３，Ｔ２４のゲート端子は前記ノー
ドｎ３にてインバータ６１の出力端子に接続されてい
る。

【００５５】従って、検出信号φＤＡＴＡがＬレベルの
ときには、ノードｎ３はＨレベルとなり、ノードｎ４は
Ｌレベルとなる。このため、ＰＭＯＳ及びＮＭＯＳトラ
ンジスタＴ２０，Ｔ２２はオフし、ＮＭＯＳトランジス
タＴ２１，Ｔ２３，Ｔ２４がオンする。すると、ノード
ｎ５，ｎ６はＮＭＯＳトランジスタＴ２３，Ｔ２４のオ
ンによりそれぞれ中間レベルＶCC／２に接続され、動作
電源φＳＡＥ，バーφＳＡＥは中間レベルＶCC／２とな
る。なお、ＮＭＯＳトランジスタＴ２１のオンによりノ
ードｎ５，ｎ６のレベルに差があっても、動作電源φＳ
ＡＥ，バーφＳＡＥはほぼ同一の速度で中間レベルＶCC
／２となる。

【００５６】また、検出信号φＤＡＴＡがＨレベルのと
きには、ノードｎ３はＬレベルとなり、ノードｎ４はＨ
レベルとなる。このため、ＰＭＯＳ及びＮＭＯＳトラン
ジスタＴ２０，Ｔ２２はオンし、ＮＭＯＳトランジスタ
Ｔ２１，Ｔ２３，Ｔ２４がオフする。すると、ノードｎ
５，ｎ６は絶縁され、ノードｎ５はＰＭＯＳトランジス
タＴ２０のオンにより高電位電源ＶCCに接続され、ノー
ドｎ６はＮＭＯＳトランジスタＴ２２のオンにより低電
位電源ＧＮＤに接続される。よって、図４に示すよう
に、動作電源φＳＡＥは高電位電源ＶCCとなり、動作電
源バーφＳＡＥは低電位電源ＧＮＤとなる。

【００５７】次に上記のように構成されたＤＲＡＭの作
用を図４，図５に従って説明する。今、図５に示すよう
に、ロウアドレスストローブ信号バーＲＡＳがＨレベル
の状態において、データ検出回路５０の検出信号φＤＡ
ＴＡがＬレベルであるとする。ロウアドレスストローブ
信号バーＲＡＳがＨレベルであるため、ワード活性化信
号φＷＬＥがＬレベルとなる。その結果、ワード線ＷＬ
１〜ＷＬ４及びダミーワード線ＤＷＬはＬレベルすなわ
ち非選択状態となり、いずれの記憶セルＣ１〜Ｃ８も非
選択状態であり、ダミーセル３０も非選択状態である。

【００５８】また、検出信号φＤＡＴＡがＬレベルであ
るため、センスアンプ活性化信号発生回路６０のＰＭＯ
Ｓ及びＮＭＯＳトランジスタＴ２０，Ｔ２２はオフし、
ＮＭＯＳトランジスタＴ２１，Ｔ２３，Ｔ２４がオンし
ている。このため、センスアンプ１３，１３Ａの動作電
源φＳＡＥ，バーφＳＡＥは中間レベルＶCC／２に維持
される。従って、各ビット線ＢＬ１，バーＢＬ１、ＢＬ
２，バーＢＬ２及びダミービット線ＤＢＬ，バーＤＢＬ
も中間レベルＶCC／２に維持されている。

【００５９】このとき、ワード活性化信号φＷＬＥがＬ
レベルであり、ダミービット線ＤＢＬが中間レベルＶCC
／２であるため、データ検出回路５０のＰＭＯＳトラン
ジスタＴ１はオンし、ＮＭＯＳトランジスタＴ２，Ｔ３
はオフしている。このため、ノードｎ１のレベルは高電
位電源ＶCCに引き上げられている。また、検出信号φＤ
ＡＴＡがＬレベルであるため、ＮＭＯＳ及びＰＭＯＳト
ランジスタＴ４，Ｔ５はオンし、ＰＭＯＳトランジスタ
Ｔ６及びＮＭＯＳトランジスタＴ７，Ｔ８はオフしてい
る。このため、ノードｎ２のレベルはノードｎ１と同様
に高電位電源ＶCCに引き上げられている。これにより、
インバータ５１のＰＭＯＳトランジスタＴ９はオフし、
ＮＭＯＳトランジスタＴ１０がオンして検出信号φＤＡ
ＴＡはＬレベルに保持される。

【００６０】この状態において、ロウアドレスストロー
ブ信号バーＲＡＳがＨレベルからＬレベルに切換わる
と、書込信号発生回路４０から書込制御信号φＣＰにＨ
レベルのワンショットパルスが出力される。このワンシ
ョットパルスにより書込用トランジスタ３３がオンして
コンデンサ３２が充電され、ダミーセル３０には検出用
データ「１」がセットされる。

【００６１】また、ロウアドレスストローブ信号バーＲ
ＡＳがＨレベルからＬレベルに切換わると、ワード活性
化信号発生回路１４のワード活性化信号φＷＬＥがＬレ
ベルからＨレベルに切り換わる。このとき、アドレス信
号Ａ１〜Ａ４のうち、Ａ１のみがＨレベルであると、ワ
ードデコーダ１５ａによりワード線ＷＬ１がＨレベルに
される。

【００６２】ワード線ＷＬ１がＨレベルになると、同ワ
ード線ＷＬ１に接続された記憶セルＣ１，Ｃ５のゲート
トランジスタ１１がオンとなる。このとき、記憶セルＣ
１，Ｃ５に、例えばそれぞれ「１」即ちＨレベルのセル
情報が格納されているとすると、ビット線ＢＬ１，ＢＬ
２のレベルはビット線バーＢＬ１，バーＢＬ２の中間レ
ベルＶCC／２から少し上昇する。

【００６３】一方、ワード活性化信号φＷＬＥがＨレベ
ルになると、図４に示すようにダミーワード線ＤＷＬが
Ｈレベルとなる。すると、ゲートトランジスタ３１がオ
ンし、ダミーセル３０の検出用データ「１」がダミービ
ット線ＤＢＬに出力され、ダミービット線ＤＢＬのレベ
ルはダミービット線バーＤＢＬの中間レベルＶCC／２か
ら少し上昇する。

【００６４】このとき、ワード活性化信号φＷＬＥがＨ
レベルとなったことにより、データ検出回路５０のＰＭ
ＯＳトランジスタＴ１はオフし、ＮＭＯＳトランジスタ
Ｔ３はオンする。また、ダミービット線ＤＢＬが中間レ
ベルＶCC／２から上昇したことによりＮＭＯＳトランジ
スタＴ２がオンする。このため、ノードｎ１，ｎ２のレ
ベルは高電位電源ＶCCから引き下げられる。ノードｎ２
のレベルがインバータ５１のしきい値（高電位電源ＶCC
と中間レベルＶCC／２との中央付近）よりも低下する
と、インバータ５１のＰＭＯＳトランジスタＴ９はオン
し、ＮＭＯＳトランジスタＴ１０がオフする。すると、
検出信号φＤＡＴＡはＬレベルからＨレベルに切り換わ
る。検出信号φＤＡＴＡがＨレベルになると、ＮＭＯＳ
及びＰＭＯＳトランジスタＴ４，Ｔ５がオフし、ＰＭＯ
ＳトランジスタＴ６及びＮＭＯＳトランジスタＴ７，Ｔ
８がオンする。このため、ノードｎ２はノードｎ１から
絶縁され、そのレベルは低電位電源ＧＮＤまで引き下げ
られ、検出信号φＤＡＴＡはＨレベルに保持される。な
お、ノードｎ１のレベルは中間レベルＶCC／２まで低下
する。

【００６５】検出信号φＤＡＴＡがＨレベルとなったこ
とにより、センスアンプ活性化信号発生回路６０のＰＭ
ＯＳ及びＮＭＯＳトランジスタＴ２０，Ｔ２２はオン
し、ＮＭＯＳトランジスタＴ２１，Ｔ２３，Ｔ２４がオ
フする。このため、動作電源φＳＡＥは中間レベルＶCC
／２から高電位電源ＶCCに引き上げられ、動作電源バー
φＳＡＥは中間レベルＶCC／２から低電位電源ＧＮＤに
引き下げられる。

【００６６】すると、ワード線ＷＬ１がＨレベルとなっ
たことによって中間レベルＶCC／２から少しレベルが上
昇していたビット線ＢＬ１，ＢＬ２のレベルはセンスア
ンプ１３により高電位電源ＶCCに引き上げられる。ま
た、ビット線バーＢＬ１，バーＢＬ２のレベルは中間レ
ベルＶCC／２から低電位電源ＧＮＤに引き下げられる。
なお、ダミーワード線ＤＷＬがＨレベルとなったことに
よって中間レベルＶCC／２から少しレベルが上昇してい
たダミービット線ＤＢＬのレベルはセンスアンプ１３Ａ
により高電位電源ＶCCに引き上げられる。ダミービット
線バーＤＢＬのレベルは中間レベルＶCC／２から低電位
電源ＧＮＤに引き下げられる。

【００６７】この後、コラム選択信号ＣＧ１のみがＨレ
ベルになると、ゲートトランジスタ１８，１９のみがオ
ンする。これにより、ビット線対ＢＬ１，バーＢＬ１が
データバスＤＢ，バーＤＢに電気的に接続される。そし
て、データバスＤＢのレベルは高電位電源ＶCCに維持さ
れ、データバスバーＤＢのレベルは低電位電源ＧＮＤに
引き下げられて、データバスＤＢ，バーＤＢに記憶セル
Ｃ１のデータが読み出される。

【００６８】そして、ロウアドレスストローブ信号バー
ＲＡＳがＬレベルからＨレベルに切換わると、ワード活
性化信号発生回路１４のワード活性化信号φＷＬＥがＨ
レベルからＬレベルに切り換わる。すると、リセット信
号発生回路５３のリセット信号φＲにＨレベルのワンシ
ョットパルスが出力される。このワンショットパルスに
よりＮＭＯＳトランジスタＴ１１がオンし、インバータ
５１の出力端子が低電位電源ＧＮＤに接続され、検出信
号φＤＡＴＡがＬレベルにされる。

【００６９】以後、ロウアドレスストローブ信号バーＲ
ＡＳのＨレベルからＬレベルへの切換わり、及びＬレベ
ルからＨレベルへの切換わりに同期して、前記と同様に
してデータの読み出しが行われる。

【００７０】このように、本実施例では、ダミービット
線対ＤＢＬ，バーＤＢＬをビット線対ＢＬ１，バーＢＬ
１、ＢＬ２，バーＢＬ２と同様に設け、ダミーワード線
ＤＷＬをワード線ＷＬ１〜ＷＬ４と同様に設けた。この
ため、ビット線対とダミービット線対ＤＢＬ，バーＤＢ
Ｌとのデータ伝搬速度、及びワード線とダミーワード線
ＤＷＬとのデータ伝搬速度は差のないものとなる。そし
て、ワード線を選択するためのワード活性化信号φＷＬ
Ｅに基づいてダミーセル３０から検出用データを出力さ
せるようにした。この検出用データの検出に基づいてデ
ータ検出回路５０によりセンスアンプ１３の動作電源φ
ＳＡＥ，バーφＳＡＥの切換タイミングを制御するよう
にした。従って、動作電源φＳＡＥ，バーφＳＡＥの切
換タイミングは実際のＤＲＡＭにおけるビット線抵抗の
バラツキやコンタクト抵抗のバラツキを考慮した論理的
なものとなる。すなわち、実際のＤＲＡＭにおけるビッ
ト線対のデータ伝搬速度が設計段階でのデータ伝搬速度
と異なったとしても、実際のデータ伝搬速度をセンスア
ンプ１３の制御タイミングに反映できる。このため、セ
ンスアンプ１３の誤動作又は記憶セルＣ１〜Ｃ８のアク
セスの遅延を防止することができる。

【００７１】また、本実施例ではセンスアンプ１３の動
作電源φＳＡＥ，バーφＳＡＥの切換タイミングを論理
的に設定するようにしたので、ＤＲＡＭ毎に切換タイミ
ングを早めることができ、ＤＲＡＭの動作を高速化する
ことができる。

【００７２】なお、本実施例ではデータ検出回路５０の
検出信号φＤＡＴＡをセンスアンプ１３，１３Ａの動作
電源φＳＡＥ，バーφＳＡＥの切り換え制御に用いた。
これに代えて、検出信号φＤＡＴＡをセンスアンプ以降
の他の回路、例えば、ビット線対とデータバスとを接続
するゲートトランジスタを選択するコラム選択信号の制
御タイミングに用いてもよい。

【００７３】また、本実施例ではダイナミックＲＡＭに
実施したが、これに限定されるものではなく、スタティ
ックＲＡＭ又はＲＯＭ等の他の半導体記憶装置に実施し
てもよい。

【００７４】

【発明の効果】以上詳述したように、本発明によれば、
センスアンプ以降の回路の制御タイミングを論理的に決
定することにより、回路の誤動作又はアクセスの遅延を
生ずることなく制御タイミングを早めることができ、半
導体記憶装置の動作を高速化できる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】一実施例のダイナミックＲＡＭの概略を示す回
路図である。

【図３】データ検出回路及びセンスアンプ活性化信号発
生回路を示す回路図である。

【図４】一実施例の作用を示す各波形図である。

【図５】一実施例の作用を示す各波形図である。

【図６】従来のダイナミックＲＡＭを示す回路図であ
る。

【図７】従来例の作用を示す各波形図である。

【符号の説明】

１センスアンプ２ダミーセル３データ検出回路４タイミング設定回路６０タイミング設定回路としてのセンスアンプ活性化
信号発生回路ＢＬ１，バーＢＬ１，ＢＬ２，バーＢＬ２ビット線Ｃ記憶セルＤＢＬ，バーＤＢＬダミービット線ＷＬ１〜ＷＬ３ワード線

Claims

【特許請求の範囲】

【請求項１】複数のビット線対（ＢＬ１，バーＢＬ
１、ＢＬ２，バーＢＬ２）と、複数のワード線（ＷＬ１
〜ＷＬ３）と、各ビット線対と各ワード線とに接続され
た複数の記憶セル（Ｃ）とを備え、ビット線対とワード
線とを選択することにより所定の記憶セル（Ｃ）を選択
し、そのビット線対の端部に接続されたセンスアンプ
（１）で該記憶セルからセル情報の読み出し動作を行う
ようにした半導体記憶装置において、前記各ビット線対（ＢＬ１，バーＢＬ１、ＢＬ２，バー
ＢＬ２）と同様に設けられたダミービット線対（ＤＢ
Ｌ，バーＤＢＬ）と、ダミービット線対（ＤＢＬ，バー
ＤＢＬ）に接続されかつ前記いずれかのワード線が選択
されるのに同期して記憶している検出用データをダミー
ビット線対（ＤＢＬ，バーＤＢＬ）に出力するダミーセ
ル（２）とを備えたダミービット回路と、前記ダミービット線対（ＤＢＬ，バーＤＢＬ）の端部に
接続されダミービット線対（ＤＢＬ，バーＤＢＬ）の状
態を検出するデータ検出回路（３）と、前記データ検出回路（３）の検出結果に基づき、選択す
べき記憶セルに対応するビット線対に接続されるセンス
アンプ（１）以降の各回路のうち、少なくとも１つの回
路の制御タイミングを設定するタイミング設定回路
（４）とを設けたことを特徴とする半導体記憶装置。
【請求項２】前記タイミング設定回路はセンスアンプ
を活性化するセンスアンプ活性化信号発生回路（６０）
であることを特徴とする請求項１に記載の半導体記憶装
置。