KR100343143B1 - 비트 라인 불량 검출을 위한 센스 앰프 제어 회로를구비하는 반도체 메모리 장치 및 그의 제어 방법 - Google Patents

비트 라인 불량 검출을 위한 센스 앰프 제어 회로를구비하는 반도체 메모리 장치 및 그의 제어 방법 Download PDF

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Abstract

비트 라인 불량 검출을 위한 센스 앰프 제어 회로를 구비하는 반도체 메모리 장치 및 그의 제어 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치는, 다수의 워드 라인들과, 다수의 비트 라인들에 연결된 메모리 셀들을 구비하는 반도체 메모리 장치에 있어서, 로우 어드레스 스트로브 신호 지연부, 센스 앰프 제어 신호 발생부, 다수의 제1센스 앰프들 및 다수의 제2센스 앰프들을 구비한다. 로우 어드레스 스트로브 신호 지연부는, 로우 어드레스 스트로브 신호를 소정 시간 지연시키고, 지연된 신호를 출력한다. 센스 앰프 제어 신호 발생부는, 지연된 로우 어드레스 스트로브 신호와 소정의 테스트 모드 제어 신호에 응답하여 생성되고, 반도체 메모리 장치의 동작 모드에 따라서 서로 같은 시점 또는 다른 시점에 인에이블되는 제1 및 제2센스 앰프 제어 신호를 생성한다. 제1센스 앰프들은 제1센스 앰프 제어 신호에 응답하여 비트 라인들 중 2N-1(여기에서, N은 1 이상의 자연수)번째 비트라인 쌍들의 전위를 감지 증폭한다. 제2센스 앰프들은 제2센스 앰프 제어 신호에 응답하여 비트 라인들 중 2N번째 비트 라인 쌍들의 전위를 감지 증폭한다.
본 발명에 따르면, 비트 라인과 인접한 비트 라인 간의 센싱 시점을 서로 다르게 함으로써, 비트 라인 브리지 불량을 보다 정확하게 검출할 수 있을 뿐만 아니라 불량 검출 확률을 높일 수 있다.

Description

비트 라인 불량 검출을 위한 센스 앰프 제어 회로를 구비하는 반도체 메모리 장치 및 그의 제어 방법{Semiconductor memory device having sense amplifier control circuit for detecting bit line bridge and method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 비트 라인 불량 검출을 위한 센스 앰프 제어 회로를 구비하는 반도체 메모리 장치 및 그의 제어 방법에 관한 것이다.
근래에는 반도체 메모리 장치의 고집적화가 진행되면서, 보다 세밀한 공정이 요구된다. 그러나, 반도체 메모리 장치의 고집적화와 미세화는 메모리 제품 양산 시 공정상의 어려움으로 인해, 비트 라인 브리지(bridge)를 포함한 다양한 미세 불량을 발생시킬 가능성이 증가된다. 여기에서, 비트 라인 브리지는 비트 라인 막질(layer)간에 먼지 등으로 인해 저항 성분이 생성되는 것을 말한다.
도 1은 반도체 메모리 장치에서 비트 라인 브리지를 설명하기 위한 개략적인 도면이다. 도 1을 참조하면, 워드 라인(WL1)과 비트 라인(BL1) 사이에는 메모리 셀 (MC0)이 연결되고, 워드 라인(WL1)과 비트 라인(BL2) 사이에는 메모리 셀(MC2)이 연결된다. 워드 라인(WL2)과 각 상보 비트 라인들(BL1B, BL2B) 사이에도 각각 메모리 셀(MC1, MC3)이 연결된다. 또한, 비트 라인(BL1)과 상보 비트 라인 (BL1B)에는 비트 라인 센스 앰프(10)가 연결되고, 비트라인(BL2)과 상보 비트 라인 (BL2B)에는 비트 라인 센스 앰프(15)가 연결된다. 도 1에서는 인접한 비트 라인들(BL1B, BL2) 사이에 브리지(R_BR)가 발생된 경우가 도시되어 있다.
도 1에 도시된 반도체 메모리 장치의 동작 시에 비트 라인 브리지(R_BR)는 차아지 셰어링 마진 불량을 발생시킬 수 있다. 즉, 비트 라인 브리지 (R_BR)에 의해 비트 라인 누설 전류가 발생되고, 결과적으로 정상 독출 동작 시 차아지셰어링(charge sharing) 전압(ΔVBL)의 마진 부족에 의한 칼럼 방향의 불량이 유도된다. 비트 라인 누설 전류는 다음 수학식과 같이 표시될 수 있다.
여기에서, IVBLL은 비트 라인의 누설 전류를 나타내고, ΔV는 브리지 양단의 전위 차를 나타내고, T는 전류가 누설되는 시간을 나타내고, R은 브리지(R_BR)의 저항 값을 나타내고, C는 비트 라인 커패시턴스를 나타낸다. 즉, 비트 라인 누설 전류(IVBLL)는 브리지 저항(R_BR)과 전류가 누설되는 시간에 의해 결정된다. 수학식 1에 의하면, 비트 라인 브리지(R_BR)로 인한 차아지 셰어링 마진 불량을 쉽게 검출하기 위해서는 강제적으로 비트 라인 누설 전류(IVBLL)를 키워주어야 한다. 전류가 누설되는 시간(T)은, 메모리 셀에 저장되어 있는 셀 데이타와 비트 라인의 초기 전압(VBL)이 차아지 셰어링되는 시간이라 할 수 있다.
도 2(a)~도 2(b)는 종래의 비트 라인 센싱을 설명하기 위한 파형도들이다. 도 2를 참조하면, T21과 T22는 각각 비트라인(BL1,BL2)의 차아지 셰어링 구간을 나타내고, P21, P22는 각각 센스 앰프(10과 15)의 구동 시점을 나타낸다. 도 2에 도시된 바와 같이, 종래에는 센스 앰프(10, 15)의 구동 시점은 동일하다.
예를 들어, 메모리 셀(MC2)에 저장된 데이타를 독출하고자하는 경우에, 워드 라인(WL1)에 연결되어 있는 메모리 셀(MC0, MC2)의 셀 트랜지스터들(T11, T13)이 턴온된다. 이 때,메모리 셀(MC0, MC2)에 저장되어 있는 데이타가 하이 레벨을 갖는다고 가정하면, 메모리 셀(MC0, MC2)의 데이타는 비트 라인(BL1, BL2)의 초기 레벨(VBL)과 차아지 셰어링되어 결과적으로 비트 라인(BL1,BL2)의 전압 레벨은 VBL+ΔVBL(차아지 셰어링 전압)이 된다. 상보 비트 라인들(BL1B, BL2B)은 그대로 초기 전압 레벨(VBL)을 유지한다. 따라서, 도 1의 비트라인 브리지 저항(R_BR) 양단에 걸리는 전압(ΔV)은, 비트 라인(BL2)의 전압(VBL+ΔVBL)과 상보 비트 라인(BL1B)의 전압인 VBL의 차가 되므로, ΔVBL이 된다. 그러나, 마이크로 브리지와 같이 저항 값이 충분히 큰 경우에, ΔV의 레벨이 작기 때문에 비트 라인 누설 전류(IVBLL)도 매우 작은 값이 된다. 이는 비트 라인(BL2)의 차아지 셰어링 마진을 부족하게 할 정도의 큰 값이 아닌, 매우 작은 값이다. 따라서, 마이크로 브리지와 같이 저항 값이 큰 경우에는 비트 라인 누설 전류(IVBLL)의 값이 매우 작기 때문에, 차아지 셰어링 후 센스 앰프들(10, 15)을 동시에 구동하더라도 메모리 셀(MC2)에 저장된 데이타는 정상적으로 센싱이 이루어진다.
따라서, 종래에는 비트 라인 브리지로 인한 불량을 검출하기 위한 방법으로서, 비트 라인 누설 전류(IVBLL)를 강제로 증가시키기 위해, 전류가 누설되는 시간(T)을 길게하는 방법이 이용되었다. 그러나, 전술한 바와 같이, 브리지 저항 값이 큰 경우에는, 시간(T)을 길게 설정하더라도, 누설 전류의 양은 매우 작으므로 불량을 정확히 검출할 수 없다는 단점이 있다. 반도체 메모리의 불량 검출 테스트 시에, 막질 간의 브리지에 대한 검출은 두 막질 간의 전압 차이가 크게 날수록 용이해지기 때문에, 종래의 방법은 전압 스트레스 측면에서는 용이하다고 할 수없다. 또한, 불량 검출을 위해서 인위적으로 전류 누설 시간(T)을 설정할 때, 비트 라인 자체가 갖는 누설 전류 등의 공정 변수가 고려되어야 한다는 단점이 있다.
본 발명이 이루고자하는 기술적 과제는, 비트 라인 브리지에 의한 불량을 효율적으로 검출할 수 있게 하는, 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 반도체 메모리 장치에서 수행되는 센스 앰프 제어 방법을 제공하는데 있다.
본 발명이 이루고자하는 또다른 기술적 과제는, 상기 반도체 메모리 장치에서 수행되는 비트 라인 불량 검출 방법을 제공하는데 있다.
도 1은 일반적인 반도체 메모리 장치의 비트 라인 브리지를 설명하기 위한 도면이다.
도 2(a)~도 2(d)는 종래의 반도체 메모리 장치의 비트 라인 센싱 동작을 설명하기 위한 파형도들이다.
도 3은 본 발명의 실시예에 의한 비트 라인 불량 검출을 위한 센스 앰프 제어 회로를 구비하는 반도체 메모리 장치를 나타내는 도면이다.
도 4는 도 3에 도시된 회로의 센스 앰프 제어 신호 발생부를 설명하기 위한 상세한 회로도이다.
도 5는 도 3에 도시된 장치에서 수행되는 센스 앰프 제어 및 비트 라인 불량 검출 방법을 설명하기 위한 플로우차트이다.
도 6(a)~도 6(d)는 도 3에 도시된 회로의 비트 라인 센싱 동작을 설명하기 위한 파형도들이다.
상기 과제를 이루기위해, 본 발명의 일면에 따르면, 비트 라인 불량 검출을 위한 센스 앰프 제어 회로를 구비하는 반도체 메모리 장치가 제공된다. 센스 앰프 제어 회로를 구비하는 반도체 메모리 장치는 다수의 워드 라인들과, 다수의 비트 라인들에 연결된 메모리 셀들을 구비하는 반도체 메모리 장치에 있어서, 로우 어드레스 스트로브 신호 지연부, 센스 앰프 제어 신호 발생부, 다수의 제1센스 앰프들 및 다수의 제2센스 앰프들을 구비한다. 로우 어드레스 스트로브 신호 지연부는, 로우 어드레스 스트로브 신호를 소정 시간 지연시키고, 지연된 신호를 출력한다. 센스 앰프 제어 신호 발생부는, 지연된 로우 어드레스 스트로브 신호와 소정의 테스트 모드 제어 신호에 응답하여 생성되고, 반도체 메모리 장치의 동작 모드에 따라서 서로 같은 시점 또는 다른 시점에 인에이블되는 제1 및 제2센스 앰프 제어 신호를 생성한다. 제1센스 앰프들은 제1센스 앰프 제어 신호에 응답하여 비트 라인들 중 2N-1(여기에서, N은 1 이상의 자연수)번째 비트라인 쌍들의 전위를 감지 증폭한다. 제2센스 앰프들은 제2센스 앰프 제어 신호에 응답하여 비트 라인들 중 2N번째 비트 라인 쌍들의 전위를 감지 증폭한다. 테스트 모드 시에는 상기 제1 및 제2센스 앰프 제어 신호가 서로 다른 시점에 인에이블되어 상기 제1센스 앰프들과 상기 제2센스 앰프들이 서로 다른 시점에 활성화되는 것을 특징으로 한다.
상기 다른 과제를 이루기위해, 본 발명의 다른 일면에 따르면, 반도체 메모리 장치의 센스 앰프 제어 방법이 제공된다. 반도체 메모리 장치의 센스 앰프 제어 방법은, 다수의 워드 라인들과, 다수의 비트 라인들에 연결된 메모리 셀들을 구비하는 반도체 메모리 장치의 비트 라인 센스 앰프 제어 방법에 있어서, (a) 내지 (e)단계를 구비한다. (a)단계는 반도체 메모리 장치가 테스트 모드인가를 판단한다. (b)단계는 반도체 메모리 장치가 테스트 모드이면, 2N-1(여기에서, N은 1 이상의 자연수)번째 비트라인 쌍의 전위를 감지 증폭하기 위한 제1센스 앰프 제어 신호를 생성한다. (c)단계는 제1센스 앰프 제어 신호에 응답하여 2N-1번째 비트 라인 쌍의 전위를 감지 증폭한다. (d)단계는 2N-1번째 비트 라인 쌍의 전위가 충분히 센싱된 후, 2N-1번째 비트라인 쌍에 인접한 2N번째 비트 라인 쌍의 전위를 감지 증폭하기 위한 제2센스 앰프 제어 신호를 생성한다. (e)단계는 제2센스 앰프 제어 신호에 응답하여 2N번째 비트 라인 쌍의 전위를 감지 증폭한다.
상기 또다른 과제를 이루기위해, 본 발명의 또다른 일면에 따르면, 반도체 메모리 장치의 비트 라인 불량 검출 방법이 제공된다. 반도체 메모리 장치의 비트라인 불량 검출 방법은, 다수의 워드 라인들과, 다수의 비트 라인들에 연결된 메모리 셀들을 구비하는 반도체 메모리 장치의 비트 라인 불량 검출 방법에 있어서, (a) 내지 (f) 단계를 구비한다. (a)단계는 반도체 메모리 장치가 테스트 모드인가를 판단한다. (b)단계는 반도체 메모리 장치가 테스트 모드이면, 인접한 2N번째 비트라인 쌍보다 먼저 센싱이 이루어지도록 2N-1번째 비트 라인 쌍의 전위를 센싱하기 위한 제1센스 앰프 제어 신호를 생성한다. (c)단계는 제1센스 앰프 제어 신호에 의해 2N-1번째 비트 라인 쌍의 전위를 충분히 센싱한다. (d)단계는 2N번째 비트 라인 쌍의 차아지 셰어링 시에 차아지 셰어링 마진이 줄어드는가를 판단한다. (e)단계는 2N번째 비트 라인쌍의 차아지 셰어링 마진이 줄어드는 것으로 판단되면, 비트 라인 브리지 불량인 것으로 판별한다. (f)단계는 2N번째 비트 라인쌍의 차아지 셰어링 마진이 줄어들지 않는 것으로 판단되면, 비트 라인 브리지 불량이 아닌 것으로 판별한다.
이하, 본 발명에 따른 비트 라인 불량 검출을 위한 센스 앰프 제어 회로를 구비하는 반도체 메모리 장치 및 그의 제어 방법에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명의 실시예에 의한 센스 앰프 제어 회로를 구비하는 반도체 메모리 장치를 나타내는 도면이다. 도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, RAS지연부(300), 센스 앰프 제어 신호 발생부(310), 센스 앰프들(320, 330, 340, 350) 및 메모리 셀 어레이를 포함한다.
RAS지연부(300)는 다수 개의 인버터들이 직렬 연결된 RAS 체인 회로로 구현된다. 또한, RAS지연부(300)는 로우 어드레스 스트로브 신호(/RAS)를 소정 시간 지연시켜 지연된 RAS 신호(D_RAS)를 생성한다. 이 때, RAS 지연부(300)의 출력은 RAS신호(/RAS)의 반전된 신호가 될 수 있다.
센스 앰프 제어 신호 발생부(310)는 지연된 RAS신호(D_RAS)와 테스트 모드 제어 신호(PSE_OE)에 응답하여 생성되고, 반도체 메모리 장치의 동작 모드에 따라서 동시에 인에이블되거나, 서로 다른 시점에 인에이블되는 제1,제2센스 앰프 제어 신호를 생성한다. 여기에서, 테스트 모드 제어 신호(PSE_OE)는 테스트 모드 시에 소정 레벨, 예를 들어, 하이 레벨로 인에이블되는 신호로서, 모드 세팅에 의해 지정될 수 있다. 또한, 제1센스 앰프 제어 신호는 동작 모드에 따라서 PSE_O1과 PSE_O2로 분리되고, 제2센스 앰프 제어 신호는 PSE_E로 정의된다. 즉, 제1센스 앰프 제어 신호(PSE_O1과 PSE_O2)는 홀수 번째 비트 라인 쌍(BL1/BL1B, BL3/BL3B,..)의 센싱을 위한 신호이다. 여기에서, PSE_01은 반도체 메모리 장치의 테스트 모드 시에 홀수 번째 비트 라인 쌍(BL1/BL1B, BL3/BL3B,..)의 센싱을 위한 센스 앰프 제어 신호이고, PSE_O2는 반도체 메모리 장치의 정상 동작 모드에서 홀수 번째 비트 라인 쌍(BL1/BL1B, BL3/BL3B,..)의 센싱을 위한 센스 앰프 제어 신호이다. 제2센스 앰프 제어 신호(PSE_E)는 짝수번째 비트 라인쌍(BL2/BL2B, BL4/BL4B,..)의 센싱을 위한 신호이다.
본 발명에서, 테스트 모드 시에 홀수 번째(2N-1, N은 1 이상의 자연수) 비트 라인 쌍에 인접한 짝수 번째(2N) 비트 라인 쌍의 센싱은, 홀수 번째 비트 라인 쌍이 충분히 센싱되는(full sensing) 시점에서 이루어진다. 또한, 설계방식에 따라서짝수 번째 비트 라인 쌍의 센싱을 위한 센스 앰프 제어 신호를 동작 모드에 따라서 분리할 수도 있다. 이와 같이, 본 발명에서 테스트 시에 인접한 비트 라인쌍의 센싱 시점을 다르게 하는 이유는, 전술한 비트 라인 누설 전류를 크게 하기 위해서 브리지 저항(R_BR) 양단의 전위 차(ΔV)를 증가시키고자 하기 위함이다. 센스 앰프 제어 신호 발생부(310)의 구체적인 구성 및 동작에 관해서는 도 4를 참조하여 상세히 설명된다.
도 3의 메모리 셀 어레이는 워드 라인과 비트 라인 사이에 연결된 다수의 메모리 셀을 포함한다. 구체적으로, 워드 라인(WL1)과 비트 라인(BL1) 사이에는 메모리 셀(MC0)이 연결되고, 워드 라인(WL2)과 상보 비트 라인(BL1B) 사이에는 메모리 셀(MC1)이 연결된다. 또한, 워드 라인(WL1)과 비트 라인(BL2) 사이에는 메모리 셀(MC2)이 연결되고, 워드 라인(WL2)과 상보 비트 라인(BL2B) 사이에는 메모리 셀(MC3)이 연결된다. 나머지 워드 라인과 비트 라인들 사이에도 동일한 방식으로 메모리 셀들이 연결된다. 도 3에 도시된 바와 같이, 메모리 셀 (MC0~MC7,...)은 각각 하나의 셀 트랜지스터와 셀 커패시터로 이루어진다.
도 3에 있어서, 비트 라인 센스 앰프(S/A1)(320)는 센스 앰프 제어 신호 발생부(310)에서 생성된 제1센스 앰프 제어 신호(PSE_O1 또는 PSE_O2)에 응답하여 비트 라인 쌍(BL1, BL1B)의 전위 차를 감지 증폭한다. 즉, 센스 앰프(S/A1)(320)는 정상 동작 모드에서는 PSE_O2에 의해 구동되어 비트 라인 쌍(BL1, BL1B)의 전위를 센싱하고, 비트 라인 브리지 불량 검출을 위한 테스트 모드에서는 PSE_O1에 의해 구동되어 비트 라인 쌍(BL1, BL1B)의 전위를 센싱한다. 도 3에서 상보 비트라인(BL1B)과 인접한 비트 라인(BL2) 사이에는 비트 라인 브리지 저항(R_BR)이 생성된 것으로 가정된다.
도 3을 참조하면, 비트 라인 센스 앰프(330)는 센스 앰프 제어 신호 발생부(310)에서 생성되는 제2센스 앰프 제어 신호(PSE_E)에 응답하여 구동되며, 비트 라인(BL2)과 상보 비트 라인(BL2B)으로 이루어진 비트 라인 쌍의 전위 차를 감지 증폭한다. 즉, 테스트 모드 및 정상 동작 모드에서 비트 라인 센스 앰프 (S/A2)(330)가 구동되는 시점은 서로 동일하다. 또한, 정상 동작 모드에서 비트 라인 센스 앰프(S/A2)(330)는 비트 라인 센스 앰프(S/A1)(320)와 구동되는 시점이 동일하다. 이와 같이, 짝수 번째 비트 라인 쌍의 전위 차를 감지 증폭하는 비트 라인 센스 앰프들(S/A2, S/A4,...)(330,350,...)은 제2센스 앰프 제어 신호(PSE_E)에 의해 구동된다.
도 4는 도 3에 도시된 회로의 센스 앰프 제어 신호 발생부(310)를 나타내는 상세한 회로도이다. 도 4를 참조하면, 센스 앰프 제어 신호 발생부(310)는 제1제어 신호 발생부(420)와 제2제어 신호 발생부(460)를 포함한다. 여기에서, 제1 제어 신호 발생부(420)는 홀수 번째 비트라인 쌍의 센싱을 위한 제1센스 앰프 제어 신호(PSE_O1 또는 PSE_O2)를 생성하고, 제2제어 신호 발생부(460)는 짝수 번째 비트 라인 쌍의 센싱을 위한 제2센스 앰프 제어 신호(PSE_E)를 생성한다.
도 4를 참조하면, 제1제어 신호 발생부(420)는 다시 제1, 제2발생부(430, 440)로 분리된다. 제1발생부(430)는 스위칭 소자로서의 전송 게이트(TG41)와 지연 소자로서의 인버터(435)를 포함한다. 전송 게이트(TG41)는 테스트 모드 제어신호(PSE_OE)와 반전된 테스트 모드 제어 신호(/PSE_OE)에 응답하여, 지연된 RAS신호(D_RAS)를 전달한다. 인버터(435)는 지연된 RAS신호(D_RAS)를 반전시켜 테스트 모드 시의 제1센스 앰프 제어 신호(PSE_O1)로서 출력한다.
또한, 제2발생부(440)는 스위칭 소자로서의 전송 게이트(TG42)와 지연 소자로서의 직렬 연결된 인버터들(442, 444, 446)을 포함한다. 전송 게이트 (TG42)는 테스트 모드 제어 신호(PSE_OE)와 반전된 신호(/PSE_OE)에 응답하여, 지연된 RAS신호(D_RAS)를 전달한다. 인버터들(442,444 및 446)은 지연된 RAS신호(D_RAS)를 소정 시간 지연시켜 정상 모드 시의 제1센스 앰프 제어 신호(PSE_O2)로서 출력한다.
제2센스 앰프 제어 신호 발생부(460)는 지연 소자로서 직렬 연결된 인버터들(462, 464 및 466)을 포함한다. 즉, 제2센스 앰프 제어 신호 발생부 (460)는 정상 동작 모드 또는 테스트 모드 시에 지연된 RAS신호(D_RAS)를 반전 지연시켜 제2센스 앰프 제어 신호(PSE_E)를 생성한다. 즉, 테스트 모드에서 PSE_01이 생성된 후 PSE_E를 인에이블시키는데 요구되는 시간은, PSE_O1에 의해 동작되는 비트 라인 센스 앰프와 연결된 비트 라인 쌍이 충분히 센싱될 수 있을 정도의 시간으로 설정되는 것이 바람직하다.
도 4에 도시된 센스 앰프 제어 신호 발생부(310)의 동작에 관하여 기술하면 다음과 같다. 먼저, 정상 동작 모드인 경우에, 상기 테스트 모드 제어 신호 (PSE_OE)는 로우 레벨로 설정되고, 이로 인해 반전된 테스트 모드 신호(/PSE_OE)는 하이 레벨이 된다. 이 때, 테스트 모드 제어 신호(PSE_OE)는 비활성화된 상태에 있다. 따라서, 제2발생부(440)의 전송 게이트(TG42)가 턴온되어 지연된 RAS신호(D_RAS)를 전달한다. 이 때, 제1발생부(430)의 전송 게이트(TG41)는 턴온되지 않는다. 즉, 전송 게이트(TG42)를 통하여 전달된 D_RAS는 인버터들 (442~446)을 통하여 소정 시간 지연되어 제1센스 앰프 제어 신호(PSE_O2)로서 출력된다. 또한, RAS지연부(300)를 통하여 지연된 RAS신호(D_RAS)는 인버터들(462, 464, 466)을 거쳐서 제2센스 앰프 제어 신호(PSE_E)로서 생성된다. 따라서, 홀수 번째 비트 라인 쌍의 전위차를 센싱하는 비트 라인 센스 앰프들(320, 340)과 상기 홀수 번째 비트 라인쌍에 인접한 짝수 번째 비트라인 쌍의 전위 차를 센싱하는 비트 라인 센스 앰프들(330, 350)은 동일한 시점에 구동된다.
반면, 비트 라인 불량 검출을 위한 테스트 모드 시에, 테스트 모드 제어 신호(PSE_OE)는 하이 레벨이 활성화되고, 반전된 테스트 모드 제어 신호 (/PSE_OE)는 로우 레벨이 된다. 따라서, 제1발생부(430)의 전송 게이트(TG41) 가 턴온되어 지연된 RAS신호(D_RAS)를 전달한다. 이 때, 전송 게이트(TG42)는 턴온되지 않는다. 전송 게이트(TG41)의 출력은 인버터(435)에서 반전되어 제1센스 앰프 제어 신호(PSE_O1)로서 생성된다. 따라서, 테스트 모드에서는 제1센스 앰프 제어 신호(PSE_O1)와 제2센스 앰프 제어 신호(PSE_E)가 인에이블되는 시간이 서로 다르다. 따라서, PSE_O1와 PSE_E는 서로 인에이블되는 시간의 차이로 인해, 인접한 비트라인 쌍의 센싱 시점이 달라진다. 즉, 홀수 번째 비트 라인 쌍의 전위차를 센싱하는 비트 라인 센0스 앰프들(320, 340)과 상기 홀수 번째 비트 라인쌍에 인접한 짝수 번째 비트라인 쌍의 전위 차를 센싱하는 비트 라인 센스 앰프들(330, 350)은 서로 다른 시점에 구동된다.
도 5는 도 3에 도시된 반도체 메모리 장치의 센스 앰프 제어 방법 및 그에 따른 비트 라인 불량 검출 방법을 설명하기 위한 플로우차트이다.
도 6(a)~도 6(d)는 도 3에 도시된 반도체 메모리 장치의 비트 라인 센싱 동작을 설명하기 위한 파형도들로서, 도 6(a) 및 도 6(b)는 비트 라인 쌍(BL1, BL1B)의 전위를 나타내고, 도 6(c) 및 도 6(d)는 인접한 비트 라인 쌍(BL2, BL2B)의 전위를 나타낸다. 다른 비트 라인쌍(BL3, BL4)에 대한 도시는 BL1 및 BL2의 관계에서 동일하게 설명될 수 있으므로 생략된다.
이하에서, 도 3 내지 도 6을 참조하여 본 발명에 따른 비트 라인 불량 검출을 위한 반도체 메모리 장치 및 그의 제어 방법에 관하여 상세히 기술된다. 여기에서, 반도체 메모리 장치가 테스트 모드인지 정상 모드인지가 판별된다 (제510단계). 만일, 반도체 메모리 장치가 비트 라인 불량 검출을 위한 테스트 모드에 진입하였다면, 인접한 짝수 번째(2N) 비트 라인 쌍보다 먼저 센싱이 이루어지도록 홀수 번째(2N-1) 비트 라인 쌍에 대한 제1센스 앰프 제어 신호(PSE_O1)를 생성한다(제530단계). 센스 앰프 제어 신호(PSE_O1, PSE_O2 및 PSE_E)의 생성 과정에 대해서는 도 4에서 이미 설명되었으므로 구체적인 과정은 생략된다.
예를 들어, 도 3의 메모리 셀 어레이에서 특정 셀을 액세스하여 메모리 셀에 저장된 데이타를 읽어내는 경우에, 본 발명에서는 인에이블된 워드 라인과 연결된 비트 라인에 대한 모든 비트 라인 센스 앰프들이 동시에 구동되는 것이 아니라, 구동되는 시점이 다르다. 도 3을 참조할 때, 메모리 셀(MC2)에 저장된 셀 데이타를 독출하고자 하는 경우에, 먼저 워드 라인(WL1)이 인에이블된다. 각 메모리셀(MC0,MC2, MC4,..)에 저장된 셀 데이타는 "1" 즉, 하이 레벨의 데이타인 것으로 가정된다. 이 때, 워드 라인(WL1)과 연결된 메모리 셀(MC0, MC2, MC4, MC6,..)의 셀 트랜지스터들(T30, T32, T34, T36)이 턴온된다. 따라서, 워드 라인(WL1)과 연결된 각 비트 라인(BL1, BL2, BL3, BL4,..)은 초기에 VBL레벨을 유지하였다가 셀 트랜지스터들(T30, T32, T34,..)이 턴온되면, 각 셀에 저장되어 있던 하이 레벨의 셀 데이타와 차아지 셰어링되어 그 레벨이 ΔVBL만큼 높아진다. 이 때, 비트 라인 쌍의 상보 비트라인들(BL1B, BL2B, BL3B, BL4B,..)은 그대로 전압 레벨(VBL)을 유지한다. 도 6(a) 및 도 6(c)를 참조하면, 구간(T61)은 비트 라인(BL1)의 차아지 셰어링 구간을 나타내고, 구간(T63)은 비트 라인(BL2)의 차아지 셰어링 구간을 나타낸다. 전술한 바와 같이, 비트 라인(BL1, BL2)의 전압 레벨은 초기에 VBL +ΔVBL이 된다.
제530단계에서, 제1센스 앰프 제어 신호(PSE_O1)가 인에이블되면, 인에이블된 PSE_O1에 의해 홀수 번째 비트 라인 쌍의 전위를 센싱한다(제535단계). 이 때, 인접한 비트 라인 간에 비트 라인 브리지(R_BR)가 존재한다면 비트 라인들 간의 누설 전류가 증가된다. 구체적으로, 제1센스 앰프 제어 신호(PSE_O1)에 의해 센스 앰프(S/A1, S/A3)(320, 340)가 구동되면, 센스 앰프(S/A1, S/A3)(320,340)는 비트 라인 쌍(BL1, BL1B)과 비트 라인 쌍(BL3, BL3B)의 전위 차를 감지 증폭한다. 도 6(a) 및 도 6(b)를 참조하면, 시점(P61)에서 비트 라인(BL1)과 상보 비트 라인(BL1B)의 전압 레벨이 센싱되어 그 전압 차가 벌어지게 된다. 따라서, 도 6(a)에 도시된 바와 같이, 비트 라인(BL1)의 전압은 셀 데이타의 전압 레벨인 전원 전압 레벨(VCCA)로 증가되고, 상보 비트 라인(BL1B)의 전압은 접지 전위(GND)로 낮아지게 된다. 이 때, 비트 라인 쌍(BL1, BL1B)의 전위는 충분히 센싱된 상태 즉, 풀 센싱된 상태에 있다는 것이 전제가 된다. 그러나, 제2센스 앰프 제어 신호(PSE_E)는 도 6(b)에서와 같이 아직 인에이블되지 않은 상태이므로, 비트 라인(BL2)의 전압은 아직 VBL레벨을 가진다. 본 발명에서 비트 라인 브리지 저항(R_BR)의 양단의 전위 차(ΔV)는 다음과 같이 구해짐을 알 수 있다.
즉, 종래의 방식과 비교할 때 종래의 ΔV는 ΔVBL이었으나, 본 발명에서의 ΔV은 그 레벨이 상대적으로 높다는 것을 알 수 있다. 따라서, 비트 라인 누설 전류(IVBLL)는 상기 수학식 1에서와 같이 종래보다 증가된다.
이 때, 누설 전류(IVBLL)에 의해, 인접한 짝수 번째 비트 라인(BL2, BL2B)의 차아지 셰어링 과정에서 차아지 셰어링 마진(ΔVBL)이 줄어드는지가 판단된다 (제540단계). 즉, 브리지 저항(R_BR)이 존재하는 비트 라인의 누설 전류(IVBLL)가 크다면, 인접한 비트 라인 쌍(BL2, BL2B)의 차아지 셰어링 마진은 줄어들게 된다. 따라서, 제540단계에서 짝수 번째 비트 라인 쌍(BL2, BL2B)의 차아지 셰어링 마진이 줄어드는 것으로 판단되면, 비트 라인 브리지 불량인 것으로 판별된다 (제550단계). 도 6(c)를 참조하면, 구간(T64)가 나타내는 바와 같이, 인접 비트 라인 사이에 비트 라인 브리지(R_BR)가 존재하면 차아지 셰어링 마진이 줄어드는 것을 알수 있다. 만일, 제540단계에서 차아지 셰어링 마진이 줄어들지 않는 것으로 판단되면, 비트 라인 브리지 불량이 아닌 것으로 판별된다(제560단계). 또한, 도 6(c)를 참조하면, 참조 부호(P62)가 나타내는 시점에서 제2센스 앰프 제어 신호(PSE_E)가 인에이블되면, 상기 제2센스 앰프 제어 신호(PSE_E)에 의해 짝수 번째 비트 라인 쌍(BL2, BL2B)의 전위가 센싱된다.
반면, 제510단계에서 반도체 메모리 장치가 테스트 모드가 아닌 것으로 판단되면, 인접한 비트 라인 쌍에 대해서 서로 동일한 시점에 인에이블되는 제1, 제2센스 앰프 제어 신호(PSE_O2, PSE_E)를 생성한다(제520단계). 따라서, 동일하게 인에이블되는 제1, 제2센스 앰프 제어 신호(PSE_O2, PSE_E)에 의해 인접한 비트 라인쌍의 전위를 센싱한다(제525단계). 비트 라인 쌍의 차아지 셰어링 및 센싱 과정에 관해서는 전술한 바와 같고, 이는 당업자에 의해 잘 알려져 있으므로 상세한 설명은 생략된다.
이와 같이, 테스트 시에 비트 라인과 인접한 비트 라인의 센싱 시점을 다르게 함으로써, 비트 라인 브리지 저항 값이 마이크로 정도로 크게 설정되어 있더라도, 비트 라인 브리지 불량을 검출할 수 있는 확률을 높일 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따르면, 비트 라인과 인접한 비트 라인 간의 센싱 시점을 서로 다르게 함으로써, 비트 라인 브리지 불량을 보다 정확하게 검출할 수 있을 뿐만 아니라 불량 검출 확률을 높일 수 있다는 효과가 있다.

Claims (10)

  1. 다수의 워드 라인들과, 다수의 비트 라인들에 연결된 메모리 셀들을 구비하는 반도체 메모리 장치에 있어서,
    로우 어드레스 스트로브 신호를 소정 시간 지연시키고, 상기 지연된 신호를 출력하는 로우 어드레스 스트로브 신호 지연부;
    상기 지연된 로우 어드레스 스트로브 신호와 소정의 테스트 모드 제어 신호에 응답하여 생성되고, 상기 반도체 메모리 장치의 동작 모드에 따라서 서로 같은 시점 또는 다른 시점에 인에이블되는 제1 및 제2센스 앰프 제어 신호를 생성하는 센스 앰프 제어 신호 발생부; 및
    상기 제1센스 앰프 제어 신호에 응답하여 상기 비트 라인들 중 2N-1(여기에서, N은 1 이상의 자연수)번째 비트라인 쌍들의 전위를 감지 증폭하는 다수 개의 제1센스 앰프들; 및
    상기 제2센스 앰프 제어 신호에 응답하여 상기 비트 라인들 중 2N번째 비트라인 쌍들의 전위를 감지 증폭하는 다수 개의 제2센스 앰프들을 구비하고,
    테스트 모드 시에는 상기 제1 및 제2센스 앰프 제어 신호가 서로 다른 시점에 인에이블되어 상기 제1센스 앰프들과 상기 제2센스 앰프들이 서로 다른 시점에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 및 제2센스 앰프 제어 신호는,
    상기 테스트 모드에서 상기 2N-1번째 비트 라인 쌍이 충분히 센싱된 시점에서, 상기 2N-1번째 비트 라인과 인접한 상기 2N번째 비트 라인 쌍이 센싱되도록 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 센스 앰프 제어 신호 발생부는,
    상기 지연된 로우 어드레스 스트로브 신호와 상기 테스트 모드 제어 신호에 응답하여 상기 제1센스 앰프 제어 신호를 발생시키는 제1제어 신호 발생부; 및
    상기 지연된 로우 어드레스 스트로브 신호를 제1소정 시간 지연시켜 상기 제2센스 앰프 제어 신호로서 출력하는 제2제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1제어 신호 발생부는,
    상기 테스트 모드 제어 신호의 활성화 구간 동안 상기 지연된 로우 어드레스 스트로브 신호를 제2소정 시간 지연시켜 상기 제1센스 앰프 제어 신호로서 출력하는 제1발생부; 및
    상기 테스트 모드 제어 신호의 비활성화 구간 동안 상기 지연된 로우 어드레스 스트로브 신호를 상기 제1소정 시간 지연시켜 상기 제1센스 앰프 제어 신호로서 출력하는 제2발생부를 구비하고,
    상기 제1소정 시간은 상기 제2소정 시간보다 긴 것을 특징으로 하는 반도체 메모리 장치.
  5. 다수의 워드 라인들과, 다수의 비트 라인들에 연결된 메모리 셀들을 구비하는 반도체 메모리 장치의 비트 라인 센스 앰프 제어 방법에 있어서,
    (a)상기 반도체 메모리 장치가 테스트 모드인가를 판단하는 단계;
    (b)상기 반도체 메모리 장치가 테스트 모드이면, 2N-1(여기에서, N은 1 이상의 자연수)번째 비트라인 쌍의 전위를 감지 증폭하기 위한 제1센스 앰프 제어 신호를 생성하는 단계;
    (c)상기 제1센스 앰프 제어 신호에 응답하여 상기 2N-1번째 비트 라인 쌍의 전위를 감지 증폭하는 단계;
    (d)상기 2N-1번째 비트 라인 쌍의 전위가 충분히 센싱된 후, 상기 2N-1번째 비트라인 쌍에 인접한 2N번째 비트 라인 쌍의 전위를 감지 증폭하기 위한 제2센스 앰프 제어 신호를 생성하는 단계; 및
    (e)상기 제2센스 앰프 제어 신호에 응답하여 상기 2N번째 비트 라인 쌍의 전위를 감지 증폭하는 단계를 구비하는 것을 특징으로 하는 센스 앰프 제어 방법.
  6. 제5항에 있어서, 상기 (b)단계는,
    지연된 로우 어드레스 스트로브 신호와 외부에서 인가되는 테스트 모드 제어 신호에 응답하여 상기 제1센스 앰프 제어 신호를 생성하는 것을 특징으로 하는 센스 앰프 제어 방법.
  7. 제5항에 있어서, 상기 센스 앰프 제어 방법은,
    (f)상기 (a)단계에서 상기 반도체 메모리 장치가 정상 동작 모드이면, 인접한 비트 라인에 대해서 동일한 시간에 인에이블되는 제1, 제2센스 앰프 제어 신호를 생성하는 단계를 더 구비하는 것을 특징으로 하는 센스 앰프 제어 방법.
  8. 다수의 워드 라인들과, 다수의 비트 라인들에 연결된 메모리 셀들을 구비하는 반도체 메모리 장치의 비트 라인 불량 검출 방법에 있어서,
    (a)상기 반도체 메모리 장치가 테스트 모드인가를 판단하는 단계;
    (b)상기 반도체 메모리 장치가 테스트 모드이면, 인접한 2N번째 비트라인 쌍보다 먼저 센싱이 이루어지도록 2N-1번째 비트 라인 쌍의 전위를 센싱하기 위한 제1센스 앰프 제어 신호를 생성하는 단계;
    (c)상기 제1센스 앰프 제어 신호에 의해 상기 2N-1번째 비트 라인 쌍의 전위를 충분히 센싱하는 단계;
    (d)상기 2N번째 비트 라인 쌍의 차아지 셰어링 시에 차아지 셰어링 마진이줄어드는가를 판단하는 단계;
    (e)상기 2N번째 비트 라인쌍의 차아지 셰어링 마진이 줄어드는 것으로 판단되면, 비트 라인 브리지 불량인 것으로 판별하는 단계; 및
    (f)상기 2N번째 비트 라인쌍의 차아지 셰어링 마진이 줄어들지 않는 것으로 판단되면, 상기 비트 라인 브리지 불량이 아닌 것으로 판별하는 단계를 구비하는 것을 특징으로 하는 비트 라인 불량 검출 방법.
  9. 제8항에 있어서, 상기 (b)단계는,
    지연된 로우 어드레스 스트로브 신호와, 외부에서 인가되는 테스트 모드 제어 신호에 응답하여 상기 제1센스 앰프 제어 신호를 생성하는 것을 특징으로 하는 비트 라인 불량 검출 방법.
  10. 제8항에 있어서, 상기 비트라인 브리지 불량 검출 방법은,
    상기 제1센스 앰프 제어 신호가 인에이블되어 상기 2N-1번째 비트 라인 쌍의 전위가 충분히 센싱된 후에 제2센스 앰프 제어 신호를 인에이블하여 상기 2N번째 비트 라인 쌍의 전위를 센싱하는 것을 특징으로 하는 비트라인 불량 검출 방법.
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