JP2002093200A - 半導体メモリ装置及びそのセンスアンプ制御方法並びにビットライン不良検出方法 - Google Patents
半導体メモリ装置及びそのセンスアンプ制御方法並びにビットライン不良検出方法Info
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ビットラインブリッジ不良をより正確に検出
できるだけでなく不良検出確率を高められるようにする
こと。 【解決手段】 テストモード時には第１及び第２センス
アンプ制御信号PSE 01,PSE Eが相異なる時点にイネーブ
ルされて、奇数番目ビットライン対の電位を感知増幅す
る第１センスアンプ320と、偶数番目ビットライン対の
電位を感知増幅する第２センスアンプ330とが相異なる
時点に活性化される。すなわち、テストモード時は、奇
数番目ビットライン対BL1,BL1Bと偶数番目ビットライン
対BL2,BL2Bとでセンシング時点を変える。テストモード
時は、奇数番目ビットライン対BL1,BL1Bが充分にセンシ
ングされた時点で偶数番目ビットライン対BL2,BL2Bのセ
ンシングが行われる。
できるだけでなく不良検出確率を高められるようにする
こと。 【解決手段】 テストモード時には第１及び第２センス
アンプ制御信号PSE 01,PSE Eが相異なる時点にイネーブ
ルされて、奇数番目ビットライン対の電位を感知増幅す
る第１センスアンプ320と、偶数番目ビットライン対の
電位を感知増幅する第２センスアンプ330とが相異なる
時点に活性化される。すなわち、テストモード時は、奇
数番目ビットライン対BL1,BL1Bと偶数番目ビットライン
対BL2,BL2Bとでセンシング時点を変える。テストモード
時は、奇数番目ビットライン対BL1,BL1Bが充分にセンシ
ングされた時点で偶数番目ビットライン対BL2,BL2Bのセ
ンシングが行われる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びそのセンスアップ制御方法並びにビットライン不良検
出方法に関する。
びそのセンスアップ制御方法並びにビットライン不良検
出方法に関する。
【０００２】
【従来の技術】近年、半導体メモリ装置の高集積化が進
み、より精密な工程技法が要求される。しかし、半導体
メモリ装置の高集積化と微細化はメモリ製品量産時に工
程上の難しさにより、ビットラインブリッジを含む多様
な微細不良が発生する恐れが増加する。ここで、ビット
ラインブリッジとは、ビットライン膜質間に塵埃等によ
って抵抗成分が生じることをいう。
み、より精密な工程技法が要求される。しかし、半導体
メモリ装置の高集積化と微細化はメモリ製品量産時に工
程上の難しさにより、ビットラインブリッジを含む多様
な微細不良が発生する恐れが増加する。ここで、ビット
ラインブリッジとは、ビットライン膜質間に塵埃等によ
って抵抗成分が生じることをいう。
【０００３】図１は、半導体メモリ装置でビットライン
ブリッジを説明するための概略的な図面である。図１を
参照すれば、ワードラインWL１とビットラインBL１との
間にはメモリセルMC０が連結され、ワードラインWL１と
ビットラインBL２との間にはメモリセルMC２が連結され
る。ワードラインWL２と各相補ビットラインBL１B，BL
２Bとの間にも各々メモリセルMC１，MC３が連結され
る。また、ビットラインBL１と相補ビットラインBL１B
にはビットラインセンスアンプ１０が連結され、ビット
ラインBL２と相補ビットラインBL２Bにはビットライン
センスアンプ１５が連結される。図１には、隣接したビ
ットラインBL１B，BL２間にビットラインブリッジR_BR
が生じる場合が示されている。
ブリッジを説明するための概略的な図面である。図１を
参照すれば、ワードラインWL１とビットラインBL１との
間にはメモリセルMC０が連結され、ワードラインWL１と
ビットラインBL２との間にはメモリセルMC２が連結され
る。ワードラインWL２と各相補ビットラインBL１B，BL
２Bとの間にも各々メモリセルMC１，MC３が連結され
る。また、ビットラインBL１と相補ビットラインBL１B
にはビットラインセンスアンプ１０が連結され、ビット
ラインBL２と相補ビットラインBL２Bにはビットライン
センスアンプ１５が連結される。図１には、隣接したビ
ットラインBL１B，BL２間にビットラインブリッジR_BR
が生じる場合が示されている。
【０００４】図１に示した半導体メモリ装置の動作時に
ビットラインブリッジR_BRはチャージシェアリングマー
ジン不良を発生させる。すなわち、ビットラインブリッ
ジR_BRによりビットライン漏れ電流が生じ、結果的に正
常読出し動作時にチャージシェアリング電圧ΔVBLのマ
ージン不足によるカラム方向の不良が発生する。ビット
ライン漏れ電流は次の数学式１のように表わされる。
ビットラインブリッジR_BRはチャージシェアリングマー
ジン不良を発生させる。すなわち、ビットラインブリッ
ジR_BRによりビットライン漏れ電流が生じ、結果的に正
常読出し動作時にチャージシェアリング電圧ΔVBLのマ
ージン不足によるカラム方向の不良が発生する。ビット
ライン漏れ電流は次の数学式１のように表わされる。
【数１】 ここで、IVBLLはビットラインの漏れ電流を示し、ΔVは
ブリッジ両端の電位差を示し、Tは電流が漏れる時間を
示し、RはブリッジR_BRの抵抗値を示し、Cはビットライ
ンキャパシタンスを示す。すなわち、ビットライン漏れ
電流IVBLLはブリッジ抵抗Rと電流が漏れる時間Ｔにより
決定される。数学式１によれば、ビットラインブリッジ
R_BRによるチャージシェアリングマージン不良を容易に
検出するためには強制的にビットライン漏れ電流IVBLL
を大きくせねばならない。電流が漏れる時間Tは、メモ
リセルに貯蔵されているセルデータとビットラインの初
期電圧VBLがチャージシェアリングされる時間といえ
る。
ブリッジ両端の電位差を示し、Tは電流が漏れる時間を
示し、RはブリッジR_BRの抵抗値を示し、Cはビットライ
ンキャパシタンスを示す。すなわち、ビットライン漏れ
電流IVBLLはブリッジ抵抗Rと電流が漏れる時間Ｔにより
決定される。数学式１によれば、ビットラインブリッジ
R_BRによるチャージシェアリングマージン不良を容易に
検出するためには強制的にビットライン漏れ電流IVBLL
を大きくせねばならない。電流が漏れる時間Tは、メモ
リセルに貯蔵されているセルデータとビットラインの初
期電圧VBLがチャージシェアリングされる時間といえ
る。
【０００５】図２（Ａ）〜図２（Ｄ）は、従来のビット
ラインセンシングを説明するための波形図である。図２
を参照すれば、T２１とT２２は各々ビットラインBL１，
BL２のチャージシェアリング区間を示し、P２１，P２２
は各々センスアンプ１０と１５の駆動時点を示す。図２
に示したように、従来はセンスアンプ１０，１５の駆動
時点が同一である。
ラインセンシングを説明するための波形図である。図２
を参照すれば、T２１とT２２は各々ビットラインBL１，
BL２のチャージシェアリング区間を示し、P２１，P２２
は各々センスアンプ１０と１５の駆動時点を示す。図２
に示したように、従来はセンスアンプ１０，１５の駆動
時点が同一である。
【０００６】例えば、メモリセルMC２に貯蔵されたデー
タを読出そうとする場合は、ワードラインWL１に連結さ
れているメモリセルMC０，MC２のセルトランジスタT１
１，T１３がターンオンされる。この時、メモリセルMC
０，MC２に貯蔵されているデータがハイレバルを有する
と仮定すれば、メモリセルMC０，MC２のデータはビット
ラインBL１，BL２の初期レベルVBLとチャージシェアリ
ングされて結果的にビットラインBL１，BL２の電圧レベ
ルはVBL＋ΔVBL(チャージシェアリング電圧)になる。相
補ビットラインBL１B，BL２Bはそのまま初期電圧レベル
VBLを維持する。したがって、図１のビットラインブリ
ッジR_BRの両端にかかる電圧ΔVは、ビットラインBL２
の電圧VBL＋ΔVBLと相補ビットラインBL１Bの電圧のVBL
との差になるので、ΔVBLになる。しかし、マイクロブ
リッジのように抵抗値が十分に大きい場合に、ΔVのレ
ベルが小さいためにビットライン漏れ電流IVBLLも非常
に小さな値になる。これはビットラインBL２のチャージ
シェアリングマージンを足りなくする程の大きい値では
なく、非常に小さな値である。したがって、マイクロブ
リッジのように抵抗値が大きい場合にはビットライン漏
れ電流IVBLLの値が非常に小さいために、チャージシェ
アリング後にセンスアンプ１０，１５を同時に駆動して
もメモリセルMC２に貯蔵されたデータは正常にセンシン
グがなされる。
タを読出そうとする場合は、ワードラインWL１に連結さ
れているメモリセルMC０，MC２のセルトランジスタT１
１，T１３がターンオンされる。この時、メモリセルMC
０，MC２に貯蔵されているデータがハイレバルを有する
と仮定すれば、メモリセルMC０，MC２のデータはビット
ラインBL１，BL２の初期レベルVBLとチャージシェアリ
ングされて結果的にビットラインBL１，BL２の電圧レベ
ルはVBL＋ΔVBL(チャージシェアリング電圧)になる。相
補ビットラインBL１B，BL２Bはそのまま初期電圧レベル
VBLを維持する。したがって、図１のビットラインブリ
ッジR_BRの両端にかかる電圧ΔVは、ビットラインBL２
の電圧VBL＋ΔVBLと相補ビットラインBL１Bの電圧のVBL
との差になるので、ΔVBLになる。しかし、マイクロブ
リッジのように抵抗値が十分に大きい場合に、ΔVのレ
ベルが小さいためにビットライン漏れ電流IVBLLも非常
に小さな値になる。これはビットラインBL２のチャージ
シェアリングマージンを足りなくする程の大きい値では
なく、非常に小さな値である。したがって、マイクロブ
リッジのように抵抗値が大きい場合にはビットライン漏
れ電流IVBLLの値が非常に小さいために、チャージシェ
アリング後にセンスアンプ１０，１５を同時に駆動して
もメモリセルMC２に貯蔵されたデータは正常にセンシン
グがなされる。
【０００７】
【発明が解決しようとする課題】したがって、従来はビ
ットラインブリッジによる不良を検出するための方法と
して、ビットライン漏れ電流IVBLLを強制的に増加させ
るために、電流が漏れる時間Tを長くする方法が用いら
れた。しかし、前述したように、ブリッジ抵抗値が大き
い場合には、時間Tを長く設定しても、漏れ電流の量は
非常に小さいので不良を正確に検出できないという短所
がある。半導体メモリの不良検出テスト時に、膜質間の
ブリッジに対する検出は二つの膜質間の電圧差が大きい
ほど容易になるために、従来の方法は電圧ストレスの面
では容易であるとはいえない。また、不良検出のために
人為的に電流漏れ時間Tを設定する時、ビットライン自
体が有する漏れ電流の工程変数が考慮されねばならない
という短所がある。
ットラインブリッジによる不良を検出するための方法と
して、ビットライン漏れ電流IVBLLを強制的に増加させ
るために、電流が漏れる時間Tを長くする方法が用いら
れた。しかし、前述したように、ブリッジ抵抗値が大き
い場合には、時間Tを長く設定しても、漏れ電流の量は
非常に小さいので不良を正確に検出できないという短所
がある。半導体メモリの不良検出テスト時に、膜質間の
ブリッジに対する検出は二つの膜質間の電圧差が大きい
ほど容易になるために、従来の方法は電圧ストレスの面
では容易であるとはいえない。また、不良検出のために
人為的に電流漏れ時間Tを設定する時、ビットライン自
体が有する漏れ電流の工程変数が考慮されねばならない
という短所がある。
【０００８】本発明は上記の点に鑑みなされたもので、
ビットラインブリッジによる不良を効率的に検出できる
半導体メモリ装置及びそのセンスアンプ制御方法並びに
ビットライン不良検出方法を提供することを目的とす
る。
ビットラインブリッジによる不良を効率的に検出できる
半導体メモリ装置及びそのセンスアンプ制御方法並びに
ビットライン不良検出方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ装
置は、多数のワードラインと、多数のビットラインに連
結されたメモリセルを備える半導体メモリ装置におい
て、ロウアドレスストローブ信号遅延部、センスアンプ
制御信号発生部、多数の第１センスアンプ及び多数の第
２センスアンプを備える。ロウアドレスストローブ信号
遅延部は、ロウアドレスストローブ信号を所定時間だけ
遅延させ、遅延された信号を出力する。センスアンプ制
御信号発生部は、遅延されたロウアドレスストローブ信
号と所定のテストモード制御信号に応答して、半導体メ
モリ装置の動作モードによって相等しい時点または相異
なる時点にイネーブルされる第１及び第２センスアンプ
制御信号を生成する。第１センスアンプは、第１センス
アンプ制御信号に応答してビットライン中で２N-１(こ
こで、Nは１以上の自然数)番目ビットライン対の電位を
感知増幅する。第２センスアンプは、第２センスアンプ
制御信号に応答してビットライン中で２N番目のビット
ライン対の電位を感知増幅する。テストモード時には前
記第１及び第２センスアンプ制御信号が相異なる時点に
イネーブルされて前記第１センスアンプと前記第２セン
スアンプが相異なる時点に活性化される。
置は、多数のワードラインと、多数のビットラインに連
結されたメモリセルを備える半導体メモリ装置におい
て、ロウアドレスストローブ信号遅延部、センスアンプ
制御信号発生部、多数の第１センスアンプ及び多数の第
２センスアンプを備える。ロウアドレスストローブ信号
遅延部は、ロウアドレスストローブ信号を所定時間だけ
遅延させ、遅延された信号を出力する。センスアンプ制
御信号発生部は、遅延されたロウアドレスストローブ信
号と所定のテストモード制御信号に応答して、半導体メ
モリ装置の動作モードによって相等しい時点または相異
なる時点にイネーブルされる第１及び第２センスアンプ
制御信号を生成する。第１センスアンプは、第１センス
アンプ制御信号に応答してビットライン中で２N-１(こ
こで、Nは１以上の自然数)番目ビットライン対の電位を
感知増幅する。第２センスアンプは、第２センスアンプ
制御信号に応答してビットライン中で２N番目のビット
ライン対の電位を感知増幅する。テストモード時には前
記第１及び第２センスアンプ制御信号が相異なる時点に
イネーブルされて前記第１センスアンプと前記第２セン
スアンプが相異なる時点に活性化される。
【００１０】本発明のセンスアンプ制御方法は、多数の
ワードラインと、多数のビットラインに連結されたメモ
リセルを備える半導体メモリ装置のビットラインセンス
アンプ制御方法において、(a)ないし(e)段階を備える。
(a)段階は、半導体メモリ装置がテストモードであるか
どうかを判断する。(b)段階は、半導体メモリ装置がテ
ストモードであれば、２N-１(ここで、Nは１以上の自然
数)番目ビットライン対の電位を感知増幅するための第
１センスアンプ制御信号を生成する。(c)段階は、第１
センスアンプ制御信号に応答して２N-１番目ビットライ
ン対の電位を感知増幅する。(d)段階は、２N-１番目ビ
ットライン対の電位が十分にセンシングされた後、２N-
１番目ビットライン対に隣接した２N番目ビットライン
対の電位を感知増幅するための第２センスアンプ制御信
号を生成する。(e)段階は、第２センスアンプ制御信号
に応答して２N番目ビットライン対の電位を感知増幅す
る。
ワードラインと、多数のビットラインに連結されたメモ
リセルを備える半導体メモリ装置のビットラインセンス
アンプ制御方法において、(a)ないし(e)段階を備える。
(a)段階は、半導体メモリ装置がテストモードであるか
どうかを判断する。(b)段階は、半導体メモリ装置がテ
ストモードであれば、２N-１(ここで、Nは１以上の自然
数)番目ビットライン対の電位を感知増幅するための第
１センスアンプ制御信号を生成する。(c)段階は、第１
センスアンプ制御信号に応答して２N-１番目ビットライ
ン対の電位を感知増幅する。(d)段階は、２N-１番目ビ
ットライン対の電位が十分にセンシングされた後、２N-
１番目ビットライン対に隣接した２N番目ビットライン
対の電位を感知増幅するための第２センスアンプ制御信
号を生成する。(e)段階は、第２センスアンプ制御信号
に応答して２N番目ビットライン対の電位を感知増幅す
る。
【００１１】本発明のビットライン不良検出方法は、多
数のワードラインと、多数のビットラインに連結された
メモリセルを備える半導体メモリ装置のビットライン不
良検出方法において、(a)ないし(f)段階を備える。(a)
段階は、半導体メモリ装置がテストモードであるかどう
かを判断する。(b)段階は、半導体メモリ装置がテスト
モードであれば、隣接した２N番目ビットライン対より
先にセンシングがなされるように２N-１番目ビットライ
ン対の電位をセンシングするための第１センスアンプ制
御信号を生成する。(c)段階は、第１センスアンプ制御
信号により２N-１番目ビットライン対の電位を十分にセ
ンシングする。(d)段階は、２N番目ビットライン対のチ
ャージシェアリング時にチャージシェアリングマージン
が減るかどうかを判断する。(e)段階は、２N番目ビット
ライン対のチャージシェアリングマージンが減ると判断
されれば、ビットラインブリッジ不良であると判別す
る。(f)段階は、２N番目ビットライン対のチャージシェ
アリングマージンが減らないと判断されれば、ビットラ
インブリッジ不良でないことと判別する。
数のワードラインと、多数のビットラインに連結された
メモリセルを備える半導体メモリ装置のビットライン不
良検出方法において、(a)ないし(f)段階を備える。(a)
段階は、半導体メモリ装置がテストモードであるかどう
かを判断する。(b)段階は、半導体メモリ装置がテスト
モードであれば、隣接した２N番目ビットライン対より
先にセンシングがなされるように２N-１番目ビットライ
ン対の電位をセンシングするための第１センスアンプ制
御信号を生成する。(c)段階は、第１センスアンプ制御
信号により２N-１番目ビットライン対の電位を十分にセ
ンシングする。(d)段階は、２N番目ビットライン対のチ
ャージシェアリング時にチャージシェアリングマージン
が減るかどうかを判断する。(e)段階は、２N番目ビット
ライン対のチャージシェアリングマージンが減ると判断
されれば、ビットラインブリッジ不良であると判別す
る。(f)段階は、２N番目ビットライン対のチャージシェ
アリングマージンが減らないと判断されれば、ビットラ
インブリッジ不良でないことと判別する。
【００１２】
【発明の実施の形態】以下、本発明に係るビットライン
不良検出のためのセンスアンプ制御回路を具備する半導
体メモリ装置及びその制御方法に関して添付した図面を
参照して説明する。
不良検出のためのセンスアンプ制御回路を具備する半導
体メモリ装置及びその制御方法に関して添付した図面を
参照して説明する。
【００１３】図３は、本発明の実施形態に係るセンスア
ンプ制御回路を具備する半導体メモリ装置を示す。図３
を参照すれば、本発明の実施形態に係る半導体メモリ装
置は、RAS遅延部３００、センスアンプ制御信号発生部
３１０、センスアンプ３２０、３３０，３４０，３５０
及びメモリセルアレイを含む。
ンプ制御回路を具備する半導体メモリ装置を示す。図３
を参照すれば、本発明の実施形態に係る半導体メモリ装
置は、RAS遅延部３００、センスアンプ制御信号発生部
３１０、センスアンプ３２０、３３０，３４０，３５０
及びメモリセルアレイを含む。
【００１４】RAS遅延部３００は多数のインバータが直
列連結されたRASチェーン回路で具現される。また、RAS
遅延部３００はロウアドレスストローブ信号（以下RAS
信号と記す）/RASを所定時間だけ遅延させて遅延された
RAS信号D_RASを生成する。この時、RAS遅延部３００の
出力はRAS信号/RASの反転された信号になる。
列連結されたRASチェーン回路で具現される。また、RAS
遅延部３００はロウアドレスストローブ信号（以下RAS
信号と記す）/RASを所定時間だけ遅延させて遅延された
RAS信号D_RASを生成する。この時、RAS遅延部３００の
出力はRAS信号/RASの反転された信号になる。
【００１５】センスアンプ制御信号発生部３１０は遅延
されたRAS信号D_RASとテストモード制御信号PSE_OEとに
応答して、半導体メモリ装置の動作モードによって同時
にイネーブルされたり、相異なる時点にイネーブルされ
る第１、第２センスアンプ制御信号を生成する。ここ
で、テストモード制御信号PSE_OEはテストモード時に所
定レベル、例えばハイレバルでイネーブルされる信号で
あって、モードセッティングにより指定できる。また、
第１センスアンプ制御信号は動作モードによって信号PS
E_O１と信号PSE_O２とが選択的に出力され、第２センス
アンプ制御信号は信号PSE_Eで示される。すなわち、第
１センスアンプ制御信号PSE_O１とPSE_O２は奇数番目ビ
ットライン対BL１/BL１B，BL３/BL３B，…のセンシング
のための信号である。ここで、信号PSE_０１は半導体メ
モリ装置のテストモード時に奇数番目ビットライン対BL
１/BL１B，BL３/BL３B，…をセンシングするためのセン
スアンプ制御信号であり、信号PSE_O２は半導体メモリ
装置の正常動作モードで奇数番目ビットライン対BL１/B
L１B，BL３/BL３B，…をセンシングするためのセンスア
ンプ制御信号である。第２センスアンプ制御信号PSE_E
は偶数番目ビットライン対BL２/BL２B，BL４/BL４B，…
をセンシングするための信号である。
されたRAS信号D_RASとテストモード制御信号PSE_OEとに
応答して、半導体メモリ装置の動作モードによって同時
にイネーブルされたり、相異なる時点にイネーブルされ
る第１、第２センスアンプ制御信号を生成する。ここ
で、テストモード制御信号PSE_OEはテストモード時に所
定レベル、例えばハイレバルでイネーブルされる信号で
あって、モードセッティングにより指定できる。また、
第１センスアンプ制御信号は動作モードによって信号PS
E_O１と信号PSE_O２とが選択的に出力され、第２センス
アンプ制御信号は信号PSE_Eで示される。すなわち、第
１センスアンプ制御信号PSE_O１とPSE_O２は奇数番目ビ
ットライン対BL１/BL１B，BL３/BL３B，…のセンシング
のための信号である。ここで、信号PSE_０１は半導体メ
モリ装置のテストモード時に奇数番目ビットライン対BL
１/BL１B，BL３/BL３B，…をセンシングするためのセン
スアンプ制御信号であり、信号PSE_O２は半導体メモリ
装置の正常動作モードで奇数番目ビットライン対BL１/B
L１B，BL３/BL３B，…をセンシングするためのセンスア
ンプ制御信号である。第２センスアンプ制御信号PSE_E
は偶数番目ビットライン対BL２/BL２B，BL４/BL４B，…
をセンシングするための信号である。
【００１６】本発明で、テストモード時に奇数番目(２N
-１、Nは１以上の自然数)ビットライン対に隣接した偶
数番目（２N）のビットライン対のセンシングは、奇数
番目ビットライン対が十分にセンシングされた時点でな
される。また、設計方式によっては偶数番目ビットライ
ン対のセンシングのためのセンスアンプ制御信号を動作
モードによって異ならせる場合もある。このように、本
発明でテスト時に隣接したビットライン対のセンシング
時点を異にする理由は、前述したビットライン漏れ電流
を大きくするためにブリッジ抵抗R_BR両端の電位差ΔV
を増加させるためである。
-１、Nは１以上の自然数)ビットライン対に隣接した偶
数番目（２N）のビットライン対のセンシングは、奇数
番目ビットライン対が十分にセンシングされた時点でな
される。また、設計方式によっては偶数番目ビットライ
ン対のセンシングのためのセンスアンプ制御信号を動作
モードによって異ならせる場合もある。このように、本
発明でテスト時に隣接したビットライン対のセンシング
時点を異にする理由は、前述したビットライン漏れ電流
を大きくするためにブリッジ抵抗R_BR両端の電位差ΔV
を増加させるためである。
【００１７】図３のメモリセルアレイは、ワードライン
とビットラインとの間に連結された多数のメモリセルを
含む。具体的に、ワードラインWL１とビットラインBL１
との間にはメモリセルMC０が連結され、ワードラインWL
２と相補ビットラインBL１Bとの間にはメモリセルMC１
が連結される。また、ワードラインWL１とビットライン
BL２との間にはメモリセルMC２が連結され、ワードライ
ンWL２と相補ビットラインBL２Bとの間にはメモリセルM
C３が連結される。残りのワードラインとビットライン
との間にも同じ方式でメモリセルが連結される。図３に
示したように、メモリセルMC０〜MC７，…は各々一つの
セルトランジスタとセルキャパシタとよりなる。
とビットラインとの間に連結された多数のメモリセルを
含む。具体的に、ワードラインWL１とビットラインBL１
との間にはメモリセルMC０が連結され、ワードラインWL
２と相補ビットラインBL１Bとの間にはメモリセルMC１
が連結される。また、ワードラインWL１とビットライン
BL２との間にはメモリセルMC２が連結され、ワードライ
ンWL２と相補ビットラインBL２Bとの間にはメモリセルM
C３が連結される。残りのワードラインとビットライン
との間にも同じ方式でメモリセルが連結される。図３に
示したように、メモリセルMC０〜MC７，…は各々一つの
セルトランジスタとセルキャパシタとよりなる。
【００１８】図３において、ビットラインセンスアンプ
(S/A１)３２０はセンスアンプ制御信号発生部３１０で
生成された第１センスアンプ制御信号PSE_O１またはPSE
_O２に応答してビットライン対BL１，BL１Bの電位差を
感知増幅する。すなわち、センスアンプ(S/A１)３２０
は正常動作モードでは信号PSE_O２により駆動されてビ
ットライン対BL１，BL１Bの電位をセンシングし、ビッ
トラインブリッジ不良検出のためのテストモードでは信
号PSE_O１により駆動されてビットライン対BL１，BL１B
の電位をセンシングする。図３では相補ビットラインBL
１Bと隣接したビットラインBL２との間にビットライン
ブリッジ抵抗R_BRが生成されたと仮定している。
(S/A１)３２０はセンスアンプ制御信号発生部３１０で
生成された第１センスアンプ制御信号PSE_O１またはPSE
_O２に応答してビットライン対BL１，BL１Bの電位差を
感知増幅する。すなわち、センスアンプ(S/A１)３２０
は正常動作モードでは信号PSE_O２により駆動されてビ
ットライン対BL１，BL１Bの電位をセンシングし、ビッ
トラインブリッジ不良検出のためのテストモードでは信
号PSE_O１により駆動されてビットライン対BL１，BL１B
の電位をセンシングする。図３では相補ビットラインBL
１Bと隣接したビットラインBL２との間にビットライン
ブリッジ抵抗R_BRが生成されたと仮定している。
【００１９】図３を参照すれば、ビットラインセンスア
ンプ３３０はセンスアンプ制御信号発生部３１０で生成
される第２センスアンプ制御信号PSE_Eに応答して駆動
され、ビットラインBL２と相補ビットラインBL２Bとよ
りなるビットライン対の電位差を感知増幅する。すなわ
ち、テストモード及び正常動作モードでビットラインセ
ンスアンプ(S/A２)３３０が駆動される時点は相等し
い。また、正常動作モードでビットラインセンスアンプ
(S/A２)３３０はビットラインセンスアンプ(S/A１)３２
０と駆動される時点が同一である。このように、偶数番
目ビットライン対の電位差を感知増幅するビットライン
センスアンプ(S/A２，S/A４，…)３３０，３５０，…は
第２センスアンプ制御信号PSE_Eにより駆動される。
ンプ３３０はセンスアンプ制御信号発生部３１０で生成
される第２センスアンプ制御信号PSE_Eに応答して駆動
され、ビットラインBL２と相補ビットラインBL２Bとよ
りなるビットライン対の電位差を感知増幅する。すなわ
ち、テストモード及び正常動作モードでビットラインセ
ンスアンプ(S/A２)３３０が駆動される時点は相等し
い。また、正常動作モードでビットラインセンスアンプ
(S/A２)３３０はビットラインセンスアンプ(S/A１)３２
０と駆動される時点が同一である。このように、偶数番
目ビットライン対の電位差を感知増幅するビットライン
センスアンプ(S/A２，S/A４，…)３３０，３５０，…は
第２センスアンプ制御信号PSE_Eにより駆動される。
【００２０】図４は、図３に示した回路のセンスアンプ
制御信号発生部３１０を示す詳細な回路図である。図４
を参照すれば、センスアンプ制御信号発生部３１０は第
１制御信号発生部４２０と第２制御信号発生部４６０と
を含む。ここで、第１制御信号発生部４２０は奇数番目
ビットライン対のセンシングのための第１センスアンプ
制御信号PSE_O１またはPSE_O２を生成し、第２制御信号
発生部４６０は偶数番目ビットライン対のセンシングの
ための第２センスアンプ制御信号PSE_Eを生成する。
制御信号発生部３１０を示す詳細な回路図である。図４
を参照すれば、センスアンプ制御信号発生部３１０は第
１制御信号発生部４２０と第２制御信号発生部４６０と
を含む。ここで、第１制御信号発生部４２０は奇数番目
ビットライン対のセンシングのための第１センスアンプ
制御信号PSE_O１またはPSE_O２を生成し、第２制御信号
発生部４６０は偶数番目ビットライン対のセンシングの
ための第２センスアンプ制御信号PSE_Eを生成する。
【００２１】図４を参照すれば、第１制御信号発生部４
２０はさらに第１、第２発生部４３０，４４０に分離さ
れる。第１発生部４３０はスイッチング素子としての伝
送ゲートTG４１と遅延素子としてのインバータ４３５と
を含む。伝送ゲートTG４１はテストモード制御信号PSE_
OEと反転されたテストモード制御信号/PSE_OEに応答し
て、遅延されたRAS信号D_RASを伝達する。インバータ４
３５は遅延されたRAS信号D_RASを反転させてテストモー
ド時の第１センスアンプ制御信号PSE_O１として出力す
る。
２０はさらに第１、第２発生部４３０，４４０に分離さ
れる。第１発生部４３０はスイッチング素子としての伝
送ゲートTG４１と遅延素子としてのインバータ４３５と
を含む。伝送ゲートTG４１はテストモード制御信号PSE_
OEと反転されたテストモード制御信号/PSE_OEに応答し
て、遅延されたRAS信号D_RASを伝達する。インバータ４
３５は遅延されたRAS信号D_RASを反転させてテストモー
ド時の第１センスアンプ制御信号PSE_O１として出力す
る。
【００２２】また、第２発生部４４０はスイッチング素
子としての伝送ゲートTG４２と遅延素子としての直列連
結されたインバータ４４２，４４４，４４６を含む。伝
送ゲートTG４２はテストモード制御信号PSE_OEと反転さ
れたテストモード制御信号/PSE_OEに応答して、遅延さ
れたRAS信号D_RASを伝達する。インバータ４４２，４４
４及び４４６は遅延されたRAS信号D_RASを所定時間遅延
させて正常モード時の第１センスアンプ制御信号PSE_O
２として出力する。
子としての伝送ゲートTG４２と遅延素子としての直列連
結されたインバータ４４２，４４４，４４６を含む。伝
送ゲートTG４２はテストモード制御信号PSE_OEと反転さ
れたテストモード制御信号/PSE_OEに応答して、遅延さ
れたRAS信号D_RASを伝達する。インバータ４４２，４４
４及び４４６は遅延されたRAS信号D_RASを所定時間遅延
させて正常モード時の第１センスアンプ制御信号PSE_O
２として出力する。
【００２３】第２制御信号発生部４６０は、遅延素子と
して直列連結されたインバータ４６２，４６４及び４６
６を含む。すなわち、第２制御信号発生部４６０は正常
動作モードおよびテストモード時に遅延されたRAS信号D
_RASを反転遅延させて第２センスアンプ制御信号PSE_E
を生成する。ここで、テストモードで信号PSE_０１が生
成された後、信号PSE_Eをイネーブルさせるのにかかる
時間は、信号PSE_O１により動作されるビットラインセ
ンスアンプと連結されたビットライン対が十分にセンシ
ングされうる程度の時間に設定されることが望ましい。
して直列連結されたインバータ４６２，４６４及び４６
６を含む。すなわち、第２制御信号発生部４６０は正常
動作モードおよびテストモード時に遅延されたRAS信号D
_RASを反転遅延させて第２センスアンプ制御信号PSE_E
を生成する。ここで、テストモードで信号PSE_０１が生
成された後、信号PSE_Eをイネーブルさせるのにかかる
時間は、信号PSE_O１により動作されるビットラインセ
ンスアンプと連結されたビットライン対が十分にセンシ
ングされうる程度の時間に設定されることが望ましい。
【００２４】図４に示したセンスアンプ制御信号発生部
３１０の動作に関して記述すれば次の通りである。ま
ず、正常動作モードの場合は、前記テストモード制御信
号PSE_OEがローレベルと設定され、これにより反転され
たテストモード制御信号/PSE_OEがハイレバルになる。
この時、テストモード制御信号PSE_OEは非活性化された
状態にある。したがって、第２発生部４４０の伝送ゲー
トTG４２がターンオンされて遅延されたRAS信号D_RASを
伝達する。この時、第１発生部４３０の伝送ゲートTG４
１はターンオンされない。すなわち、伝送ゲートTG４２
を通じて伝えられた遅延されたRAS信号D_RASは、インバ
ータ４４２〜４４６を通じて所定時間遅延されて第１セ
ンスアンプ制御信号PSE_O２として出力される。また、R
AS遅延部３００を通じて遅延されたRAS信号D_RASはイン
バータ４６２，４６４，４６６を経て第２センスアンプ
制御信号PSE_Eとして生成される。したがって、奇数番
目ビットライン対の電位差をセンシングするビットライ
ンセンスアンプ３２０，３４０と前記奇数番目ビットラ
イン対に隣接した偶数番目ビットライン対の電位差をセ
ンシングするビットラインセンスアンプ３３０，３５０
は同じ時点に駆動される。
３１０の動作に関して記述すれば次の通りである。ま
ず、正常動作モードの場合は、前記テストモード制御信
号PSE_OEがローレベルと設定され、これにより反転され
たテストモード制御信号/PSE_OEがハイレバルになる。
この時、テストモード制御信号PSE_OEは非活性化された
状態にある。したがって、第２発生部４４０の伝送ゲー
トTG４２がターンオンされて遅延されたRAS信号D_RASを
伝達する。この時、第１発生部４３０の伝送ゲートTG４
１はターンオンされない。すなわち、伝送ゲートTG４２
を通じて伝えられた遅延されたRAS信号D_RASは、インバ
ータ４４２〜４４６を通じて所定時間遅延されて第１セ
ンスアンプ制御信号PSE_O２として出力される。また、R
AS遅延部３００を通じて遅延されたRAS信号D_RASはイン
バータ４６２，４６４，４６６を経て第２センスアンプ
制御信号PSE_Eとして生成される。したがって、奇数番
目ビットライン対の電位差をセンシングするビットライ
ンセンスアンプ３２０，３４０と前記奇数番目ビットラ
イン対に隣接した偶数番目ビットライン対の電位差をセ
ンシングするビットラインセンスアンプ３３０，３５０
は同じ時点に駆動される。
【００２５】一方、ビットライン不良検出のためのテス
トモード時は、テストモード制御信号PSE_OEがハイレバ
ルが活性化され、反転されたテストモード制御信号/PSE
_OEがローレベルになる。したがって、第１発生部４３
０の伝送ゲートTG４１がターンオンされて遅延されたRA
S信号D_RASを伝達する。この時、伝送ゲートTG４２はタ
ーンオンされない。伝送ゲートTG４１の出力はインバー
タ４３５で反転されて第１センスアンプ制御信号PSE_O
１として生成される。したがって、テストモードでは第
１センスアンプ制御信号PSE_O１と第２センスアンプ制
御信号PSE_Eが出力されるが、この２つの信号PSE_O１と
PSE_Eのイネーブルされる時間が相異なる。そして、信
号PSE_O１と信号PSE_Eが互いにイネーブルされる時間の
差によって、隣接したビットライン対のセンシング時点
が変わる。すなわち、奇数番目ビットライン対の電位差
をセンシングするビットラインセンスアンプ３２０，３
４０と前記奇数番目ビットライン対に隣接した偶数番目
ビットライン対の電位差をセンシングするビットライン
センスアンプ３３０，３５０は相異なる時点に駆動され
る。
トモード時は、テストモード制御信号PSE_OEがハイレバ
ルが活性化され、反転されたテストモード制御信号/PSE
_OEがローレベルになる。したがって、第１発生部４３
０の伝送ゲートTG４１がターンオンされて遅延されたRA
S信号D_RASを伝達する。この時、伝送ゲートTG４２はタ
ーンオンされない。伝送ゲートTG４１の出力はインバー
タ４３５で反転されて第１センスアンプ制御信号PSE_O
１として生成される。したがって、テストモードでは第
１センスアンプ制御信号PSE_O１と第２センスアンプ制
御信号PSE_Eが出力されるが、この２つの信号PSE_O１と
PSE_Eのイネーブルされる時間が相異なる。そして、信
号PSE_O１と信号PSE_Eが互いにイネーブルされる時間の
差によって、隣接したビットライン対のセンシング時点
が変わる。すなわち、奇数番目ビットライン対の電位差
をセンシングするビットラインセンスアンプ３２０，３
４０と前記奇数番目ビットライン対に隣接した偶数番目
ビットライン対の電位差をセンシングするビットライン
センスアンプ３３０，３５０は相異なる時点に駆動され
る。
【００２６】図５は、図３に示した半導体メモリ装置の
センスアンプ制御方法及びそれに係るビットライン不良
検出方法を説明するためのフローチャートである。図６
（Ａ）〜図６（Ｄ）は、図３に示した半導体メモリ装置
のビットラインセンシング動作を説明するための波形図
であって、図６（Ａ）及び図６（Ｂ）はビットライン対
BL１，BL１Bの電位を示し、図６（Ｃ）及び図６（Ｄ）
は隣接したビットライン対BL２，BL２Bの電位を示す。
他のビットライン対BL３，BL3B及びBL４,BL4Bについて
の波形はビットライン対BL１,BL1B及びBL２,BL2Bと同一
なので省略する。
センスアンプ制御方法及びそれに係るビットライン不良
検出方法を説明するためのフローチャートである。図６
（Ａ）〜図６（Ｄ）は、図３に示した半導体メモリ装置
のビットラインセンシング動作を説明するための波形図
であって、図６（Ａ）及び図６（Ｂ）はビットライン対
BL１，BL１Bの電位を示し、図６（Ｃ）及び図６（Ｄ）
は隣接したビットライン対BL２，BL２Bの電位を示す。
他のビットライン対BL３，BL3B及びBL４,BL4Bについて
の波形はビットライン対BL１,BL1B及びBL２,BL2Bと同一
なので省略する。
【００２７】以下、図３ないし図６を参照して本発明に
係るビットライン不良検出のための半導体メモリ装置及
びその制御方法に関して詳細に説明する。まず、半導体
メモリ装置がテストモードであるか正常モードであるか
が判別される(第５１０段階)。もし、半導体メモリ装置
がビットライン不良検出のためのテストモードに進入し
たならば、隣接した偶数番目２Nのビットライン対より
先にセンシングがなされるように奇数番目２N-１のビッ
トライン対に対する第１センスアンプ制御信号PSE_O１
を生成する(第５３０段階)。センスアンプ制御信号PSE_
O１，PSE_O２及びPSE_Eの生成過程については図４で既
に説明されたので具体的な過程は省略される。
係るビットライン不良検出のための半導体メモリ装置及
びその制御方法に関して詳細に説明する。まず、半導体
メモリ装置がテストモードであるか正常モードであるか
が判別される(第５１０段階)。もし、半導体メモリ装置
がビットライン不良検出のためのテストモードに進入し
たならば、隣接した偶数番目２Nのビットライン対より
先にセンシングがなされるように奇数番目２N-１のビッ
トライン対に対する第１センスアンプ制御信号PSE_O１
を生成する(第５３０段階)。センスアンプ制御信号PSE_
O１，PSE_O２及びPSE_Eの生成過程については図４で既
に説明されたので具体的な過程は省略される。
【００２８】例えば、図３のメモリセルアレイで特定セ
ルをアクセスしてメモリセルに貯蔵されたデータを読出
す場合に、本発明ではイネーブルされたワードラインと
連結されたビットラインに対するあらゆるビットライン
センスアンプが同時に駆動されるのではなく、駆動され
る時点が違う。図３を参照すると、メモリセルMC２に貯
蔵されたセルデータを読出そうとする場合に、まずワー
ドラインWL１がイネーブルされる。各メモリセルMC０，
MC２，MC４，…に貯蔵されたセルデータは"１"、すなわ
ち、ハイレバルのデータであると仮定される。この時、
ワードラインWL１と連結されたメモリセルMC０，MC２，
MC４，MC６，…のセルトランジスタT３０，T３２，T３
４，T３６がターンオンされる。したがって、ワードラ
インWL１と連結された各ビットラインBL１，BL２，BL
３，BL４，…は初期にVBLレベルを維持したが、セルト
ランジスタT３０，T３２，T３４，…がターンオンされ
れば、各セルに貯蔵されていたハイレバルのセルデータ
とチャージシェアリングされてそのレベルがΔVBLだけ
高まる。この時、ビットライン対の相補ビットラインBL
１B，BL２B，BL３B，BL４B，…はそのまま電圧レベルVB
Lを維持する。図６（Ａ）及び図６（Ｃ）を参照すれ
ば、区間T６１はビットラインBL１のチャージシェアリ
ング区間を示し、区間T６３はビットラインBL２のチャ
ージシェアリング区間を示す。前述したように、ビット
ラインBL１，BL２の電圧レベルは初期にVBL＋ΔVBLにな
る。
ルをアクセスしてメモリセルに貯蔵されたデータを読出
す場合に、本発明ではイネーブルされたワードラインと
連結されたビットラインに対するあらゆるビットライン
センスアンプが同時に駆動されるのではなく、駆動され
る時点が違う。図３を参照すると、メモリセルMC２に貯
蔵されたセルデータを読出そうとする場合に、まずワー
ドラインWL１がイネーブルされる。各メモリセルMC０，
MC２，MC４，…に貯蔵されたセルデータは"１"、すなわ
ち、ハイレバルのデータであると仮定される。この時、
ワードラインWL１と連結されたメモリセルMC０，MC２，
MC４，MC６，…のセルトランジスタT３０，T３２，T３
４，T３６がターンオンされる。したがって、ワードラ
インWL１と連結された各ビットラインBL１，BL２，BL
３，BL４，…は初期にVBLレベルを維持したが、セルト
ランジスタT３０，T３２，T３４，…がターンオンされ
れば、各セルに貯蔵されていたハイレバルのセルデータ
とチャージシェアリングされてそのレベルがΔVBLだけ
高まる。この時、ビットライン対の相補ビットラインBL
１B，BL２B，BL３B，BL４B，…はそのまま電圧レベルVB
Lを維持する。図６（Ａ）及び図６（Ｃ）を参照すれ
ば、区間T６１はビットラインBL１のチャージシェアリ
ング区間を示し、区間T６３はビットラインBL２のチャ
ージシェアリング区間を示す。前述したように、ビット
ラインBL１，BL２の電圧レベルは初期にVBL＋ΔVBLにな
る。
【００２９】第５３０段階で、第１センスアンプ制御信
号PSE_O１がイネーブルされれば、イネーブルされた信
号PSE_O１により奇数番目ビットライン対の電位をセン
シングする(第５３５段階)。この時、隣接したビットラ
イン間にビットラインブリッジR_BRが存在すればビット
ラインの間の漏れ電流が増加する。具体的に、第１セン
スアンプ制御信号PSE_O１によりセンスアンプ（S/A１，
S/A３）３２０，３４０が駆動されれば、センスアンプ
（S/A１，S/A３）３２０，３４０はビットライン対BL
１，BL１Bとビットライン対BL３，BL３Bとの電位差を感
知増幅する。図６（Ａ）及び図６（Ｂ）を参照すれば、
時点P６１でビットラインBL１と相補ビットラインBL１B
の電圧レベルがセンシングされてその電圧差が広がる。
したがって、図６（Ａ）に示したように、ビットライン
BL１の電圧はセルデータの電圧レベルの電源電圧レベル
VCCAに増加し、相補ビットラインBL１Bの電圧は接地電
位GNDに低くなる。この時、ビットライン対BL１，BL１B
の電位は十分にセンシングされた状態、すなわち、フル
センシングされた状態にあるということが前提になる。
しかし、第２センスアンプ制御信号PSE_Eは図６（Ｃ）
のようにまだイネーブルされていない状態であるので、
ビットラインBL２の電圧はまだVBL＋ΔVBLレベルを有す
る。本発明でビットラインブリッジ抵抗R_BRの両端の電
位差ΔVは次のように求められることが分かる。
号PSE_O１がイネーブルされれば、イネーブルされた信
号PSE_O１により奇数番目ビットライン対の電位をセン
シングする(第５３５段階)。この時、隣接したビットラ
イン間にビットラインブリッジR_BRが存在すればビット
ラインの間の漏れ電流が増加する。具体的に、第１セン
スアンプ制御信号PSE_O１によりセンスアンプ（S/A１，
S/A３）３２０，３４０が駆動されれば、センスアンプ
（S/A１，S/A３）３２０，３４０はビットライン対BL
１，BL１Bとビットライン対BL３，BL３Bとの電位差を感
知増幅する。図６（Ａ）及び図６（Ｂ）を参照すれば、
時点P６１でビットラインBL１と相補ビットラインBL１B
の電圧レベルがセンシングされてその電圧差が広がる。
したがって、図６（Ａ）に示したように、ビットライン
BL１の電圧はセルデータの電圧レベルの電源電圧レベル
VCCAに増加し、相補ビットラインBL１Bの電圧は接地電
位GNDに低くなる。この時、ビットライン対BL１，BL１B
の電位は十分にセンシングされた状態、すなわち、フル
センシングされた状態にあるということが前提になる。
しかし、第２センスアンプ制御信号PSE_Eは図６（Ｃ）
のようにまだイネーブルされていない状態であるので、
ビットラインBL２の電圧はまだVBL＋ΔVBLレベルを有す
る。本発明でビットラインブリッジ抵抗R_BRの両端の電
位差ΔVは次のように求められることが分かる。
【数２】 すなわち、従来の方式と比較する時に従来のΔVはΔVBL
であったが、本発明のΔVはそのレベルが相対的に高い
ということが分かる。したがって、ビットライン漏れ電
流IVBLLは前記数学式１より分かるように、従来より増
加する。
であったが、本発明のΔVはそのレベルが相対的に高い
ということが分かる。したがって、ビットライン漏れ電
流IVBLLは前記数学式１より分かるように、従来より増
加する。
【００３０】この時、漏れ電流IVBLLにより、隣接した
偶数番目ビットラインBL２，BL２Bのチャージシェアリ
ング過程でチャージシェアリングマージンΔVBLが減る
かどうかが判断される(第５４０段階)。すなわち、ブリ
ッジ抵抗R_BRが存在するビットラインの漏れ電流IVBLL
が大きければ、隣接したビットライン対BL２，BL２Bの
チャージシェアリングマージンは減る。したがって、第
５４０段階で偶数番目ビットライン対BL２，BL２Bのチ
ャージシェアリングマージンが漏れ電流IVBLLにより減
ると判断されれば、ビットラインブリッジ不良であると
判別される(第５５０段階)。図６（Ｃ）を参照すれば、
区間T６４が示すように、隣接ビットライン間にビット
ラインブリッジR_BRが存在すればチャージシェアリング
マージンが減ることが分かる。もし、第５４０段階でチ
ャージシェアリングマージンが減らないと判断されれ
ば、ビットラインブリッジ不良ではないと判別される
(第５６０段階)。また、図６（Ｃ）の参照符号P６２が
示す時点で第２センスアンプ制御信号PSE_Eがイネーブ
ルされれば、この第２センスアンプ制御信号PSE_Eによ
り偶数番目ビットライン対BL２，BL２Bの電位がセンシ
ングされる。
偶数番目ビットラインBL２，BL２Bのチャージシェアリ
ング過程でチャージシェアリングマージンΔVBLが減る
かどうかが判断される(第５４０段階)。すなわち、ブリ
ッジ抵抗R_BRが存在するビットラインの漏れ電流IVBLL
が大きければ、隣接したビットライン対BL２，BL２Bの
チャージシェアリングマージンは減る。したがって、第
５４０段階で偶数番目ビットライン対BL２，BL２Bのチ
ャージシェアリングマージンが漏れ電流IVBLLにより減
ると判断されれば、ビットラインブリッジ不良であると
判別される(第５５０段階)。図６（Ｃ）を参照すれば、
区間T６４が示すように、隣接ビットライン間にビット
ラインブリッジR_BRが存在すればチャージシェアリング
マージンが減ることが分かる。もし、第５４０段階でチ
ャージシェアリングマージンが減らないと判断されれ
ば、ビットラインブリッジ不良ではないと判別される
(第５６０段階)。また、図６（Ｃ）の参照符号P６２が
示す時点で第２センスアンプ制御信号PSE_Eがイネーブ
ルされれば、この第２センスアンプ制御信号PSE_Eによ
り偶数番目ビットライン対BL２，BL２Bの電位がセンシ
ングされる。
【００３１】一方、第５１０段階で半導体メモリ装置が
テストモードではないと判断されれば、隣接したビット
ライン対に対して相等しい時点にイネーブルされる第
１、第２センスアンプ制御信号PSE_O２，PSE_Eを生成す
る(第５２０段階)。したがって、同一にイネーブルされ
る第１、第２センスアンプ制御信号PSE_O２，PSE_Eによ
り隣接したビットライン対の電位をセンシングする(第
５２５段階)。ビットライン対のチャージシェアリング
及びセンシング過程に関しては前述した通りであり、こ
れは当業者により公知であるので詳細な説明は省略され
る。
テストモードではないと判断されれば、隣接したビット
ライン対に対して相等しい時点にイネーブルされる第
１、第２センスアンプ制御信号PSE_O２，PSE_Eを生成す
る(第５２０段階)。したがって、同一にイネーブルされ
る第１、第２センスアンプ制御信号PSE_O２，PSE_Eによ
り隣接したビットライン対の電位をセンシングする(第
５２５段階)。ビットライン対のチャージシェアリング
及びセンシング過程に関しては前述した通りであり、こ
れは当業者により公知であるので詳細な説明は省略され
る。
【００３２】このように、テスト時にビットラインと隣
接したビットラインのセンシング時点を異にすることに
よって、ビットラインブリッジ抵抗値がマイクロ程度で
大きく設定されていても、ビットラインブリッジ不良を
検出できる確率を高められる。
接したビットラインのセンシング時点を異にすることに
よって、ビットラインブリッジ抵抗値がマイクロ程度で
大きく設定されていても、ビットラインブリッジ不良を
検出できる確率を高められる。
【００３３】以上、最適な実施の形態が開示された。こ
こで特定の用語が使われたが、これは単に本発明を説明
するための目的で使われたものであって意味限定や特許
請求の範囲に記載された本発明の範囲を制限するために
使われたものではない。したがって本技術分野の通常の
知識を有する者であればこれより多様な変形及び均等な
他の実施形態が可能であるという点を理解するはずであ
る。したがって、本発明の技術的保護範囲は特許請求の
範囲の技術的思想により決まらねばならない。
こで特定の用語が使われたが、これは単に本発明を説明
するための目的で使われたものであって意味限定や特許
請求の範囲に記載された本発明の範囲を制限するために
使われたものではない。したがって本技術分野の通常の
知識を有する者であればこれより多様な変形及び均等な
他の実施形態が可能であるという点を理解するはずであ
る。したがって、本発明の技術的保護範囲は特許請求の
範囲の技術的思想により決まらねばならない。
【００３４】
【発明の効果】以上のように本発明によれば、ビットラ
インと隣接したビットラインとの間のセンシング時点を
相異させることによって、ビットラインブリッジ不良を
より正確に検出できるだけでなく不良検出確率を高めら
れるという効果がある。
インと隣接したビットラインとの間のセンシング時点を
相異させることによって、ビットラインブリッジ不良を
より正確に検出できるだけでなく不良検出確率を高めら
れるという効果がある。
【図１】一般的な半導体メモリ装置のビットラインブリ
ッジを説明するための回路図である。
ッジを説明するための回路図である。
【図２】従来の半導体メモリ装置のビットラインセンシ
ング動作を説明するための波形図である。
ング動作を説明するための波形図である。
【図３】本発明の実施形態に係るビットライン不良検出
のためのセンスアンプ制御回路を具備する半導体メモリ
装置を示す回路図である。
のためのセンスアンプ制御回路を具備する半導体メモリ
装置を示す回路図である。
【図４】図３に示した回路のセンスアンプ制御信号発生
部を説明するための詳細な回路図である。
部を説明するための詳細な回路図である。
【図５】図３に示した装置で行われるセンスアンプ制御
及びビットライン不良検出方法を説明するためのフロー
チャートである。
及びビットライン不良検出方法を説明するためのフロー
チャートである。
【図６】図３に示した回路のビットラインセンシング動
作を説明するための波形図である。
作を説明するための波形図である。
３００ RAS遅延部 ３１０ センスアンプ制御信号発生部 ３２０，３３０，３４０，３５０ センスアンプ MC0〜ＭＣ７ メモリセル WL1,WL2 ワードライン BL1,BL1B〜BL4,BL4B ビットライン PSE OE テストモード制御信号 PSE 01,PSE 02 第１センスアンプ制御信号 PSE E 第２センスアンプ制御信号 R BR ビットラインブリッジ抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 忠 善 大韓民国京畿道龍仁市器興邑農書里山24番 地 Ｆターム(参考） 2G132 AA08 AB00 AD15 AK15 AL12 5L106 AA01 DD12 GG07 5M024 AA90 BB14 BB35 CC82 DD90 GG01 MM02 MM04 PP01 PP02 PP03 PP07 PP10
Claims (14)
- 【請求項１】 多数のワードラインと、多数のビットラ
インに連結されたメモリセルを備える半導体メモリ装置
において、 ロウアドレスストローブ信号を所定時間遅延させ、遅延
された信号を出力するロウアドレスストローブ信号遅延
部と、 前記遅延されたロウアドレスストローブ信号と所定のテ
ストモード制御信号に応答して、前記半導体メモリ装置
の動作モードによって相等しい時点または相異なる時点
にイネーブルされる第１及び第２センスアンプ制御信号
を生成するセンスアンプ制御信号発生部と、 前記第１センスアンプ制御信号に応答して前記ビットラ
イン中で２N-１(ここで、Nは１以上の自然数)番目ビッ
トライン対の電位を感知増幅する多数の第１センスアン
プと、 前記第２センスアンプ制御信号に応答して前記ビットラ
イン中で２N番目のビットライン対の電位を感知増幅す
る多数の第２センスアンプとを具備し、 テストモード時には前記第１及び第２センスアンプ制御
信号が相異なる時点にイネーブルされて前記第１センス
アンプと前記第２センスアンプが相異なる時点に活性化
されることを特徴とする半導体メモリ装置。 - 【請求項２】 前記第１及び第２センスアンプ制御信号
は、 前記テストモードで前記２N-１番目ビットライン対が十
分にセンシングされた時点で、前記２N-１番目ビットラ
インと隣接した前記２N番目ビットライン対がセンシン
グされるように生じることを特徴とする請求項１に記載
の半導体メモリ装置。 - 【請求項３】 前記センスアンプ制御信号発生部は、 前記遅延されたロウアドレスストローブ信号と前記テス
トモード制御信号に応答して前記第１センスアンプ制御
信号を生じる第１制御信号発生部と、 前記遅延されたロウアドレスストローブ信号を第１所定
時間だけ遅延させて前記第２センスアンプ制御信号とし
て出力する第２制御信号発生部とを具備することを特徴
とする請求項１に記載の半導体メモリ装置。 - 【請求項４】 前記第１制御信号発生部は、 前記テストモード制御信号の活性化区間中に前記遅延さ
れたロウアドレスストローブ信号を第２所定時間だけ遅
延させて前記第１センスアンプ制御信号として出力する
第１発生部と、 前記テストモード制御信号の非活性化区間中に前記遅延
されたロウアドレスストローブ信号を前記第１所定時間
だけ遅延させて前記第１センスアンプ制御信号として出
力する第２発生部とを具備し、 前記第１所定時間は前記第２所定時間より長いことを特
徴とする請求項３に記載の半導体メモリ装置。 - 【請求項５】 多数のワードラインと、多数のビットラ
インに連結されたメモリセルを備える半導体メモリ装置
のビットラインセンスアンプ制御方法において、 (a) 前記半導体メモリ装置がテストモードであるかどう
かを判断する段階と、 (b) 前記半導体メモリ装置がテストモードであれば、２
N-１(ここで、Nは１以上の自然数)番目ビットライン対
の電位を感知増幅するための第１センスアンプ制御信号
を生成する段階と、 (c) 前記第１センスアンプ制御信号に応答して前記２N-
１番目ビットライン対の電位を感知増幅する段階と、 (d) 前記２N-１番目ビットライン対の電位が十分にセン
シングされた後、前記２N-１番目ビットライン対に隣接
した２N番目ビットライン対の電位を感知増幅するため
の第２センスアンプ制御信号を生成する段階と、 (e) 前記第２センスアンプ制御信号に応答して前記２N
番目ビットライン対の電位を感知増幅する段階とを具備
することを特徴とするセンスアンプ制御方法。 - 【請求項６】 前記(b)段階は、 遅延されたロウアドレスストローブ信号と外部から印加
されるテストモード制御信号に応答して前記第１センス
アンプ制御信号を生成することを特徴とする請求項５に
記載のセンスアンプ制御方法。 - 【請求項７】 前記センスアンプ制御方法は、 (f) 前記(a)段階で前記半導体メモリ装置が正常動作モ
ードであれば、隣接したビットラインに対して同じ時間
にイネーブルされる第１、第２センスアンプ制御信号を
生成する段階をさらに具備することを特徴とする請求項
５に記載のセンスアンプ制御方法。 - 【請求項８】 多数のワードラインと、多数のビットラ
インに連結されたメモリセルを備える半導体メモリ装置
のビットライン不良検出方法において、 (a) 前記半導体メモリ装置がテストモードであるかどう
かを判断する段階と、 (b) 前記半導体メモリ装置がテストモードであれば、隣
接した２N番目ビットライン対より先にセンシングがな
されるように２N-１番目ビットライン対の電位をセンシ
ングするための第１センスアンプ制御信号を生成する段
階と、 (c) 前記第１センスアンプ制御信号により前記２N-１番
目ビットライン対の電位を十分にセンシングする段階
と、 (d) 前記２N番目ビットライン対のチャージシェアリン
グ時にチャージシェアリングマージンが減るかどうかを
判断する段階と、 (e) 前記２N番目ビットライン対のチャージシェアリン
グマージンが減ると判断されれば、ビットラインブリッ
ジ不良であると判別する段階と、 (f) 前記２N番目ビットライン対のチャージシェアリン
グマージンが減らないと判断されれば、前記ビットライ
ンブリッジ不良でないと判別する段階とを具備すること
を特徴とするビットライン不良検出方法。 - 【請求項９】 前記ビットライン不良検出方法は、 前記ロウアドレスストローブ信号を遅延させる段階をさ
らに含み、 前記(b)段階は、前記遅延されたロウアドレスストロー
ブ信号と外部から印加されるテストモード制御信号に応
答して前記第１センスアンプ制御信号を生成することを
特徴とする請求項８に記載のビットライン不良検出方
法。 - 【請求項１０】 前記ビットライン不良検出方法は、 前記第１センスアンプ制御信号がイネーブルされて前記
２N-１番目ビットライン対の電位が十分にセンシングさ
れた後、第２センスアンプ制御信号をイネーブルして前
記２N番目ビットライン対の電位をセンシングすること
を特徴とする請求項８に記載のビットライン不良検出方
法。 - 【請求項１１】 多数のワードラインと、多数のビット
ラインに連結されたメモリセルを備える半導体メモリ装
置のビットライン不良検出方法において、 (a) 前記半導体メモリ装置の２N-１(ここで、Nは１以上
の自然数)番目ビットライン対の電位をセンシングする
段階と、 (b) 前記半導体メモリ装置の２N-１番目ビットライン対
が十分にセンシングされた時点で、前記２N-１番目ビッ
トラインと隣接した２N番目ビットライン対の電位をセ
ンシングする段階と、 (c) 前記２N番目ビットライン対のセンシングされた電
位によって前記２N番目ビットライン対のチャージシェ
アリングマージンを判断する段階と、 (d) 前記判断されたチャージシェアリングマージンによ
ってビットライン不良の有無を判別する段階とを具備す
ることを特徴とするビットライン不良検出方法。 - 【請求項１２】 前記(d)段階は、 前記判断されたチャージシェアリングマージンが基準マ
ージン未満に減ると判断されれば、前記ビットライン不
良が存在すると判別する段階を含むことを特徴とする請
求項１１に記載のビットライン不良検出方法。 - 【請求項１３】 前記(d)段階は、 前記判断されたチャージシェアリングマージンが基準マ
ージン未満に減らなければ、前記ビットライン不良が存
在しないと判別する段階を含むことを特徴とする請求項
１１に記載のビットライン不良検出方法。 - 【請求項１４】 前記ビットライン不良はビットライン
ブリッジであることを特徴とする請求項１１に記載のビ
ットライン不良検出方法。
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-
2001
- 2001-06-18 TW TW090114687A patent/TW527600B/zh not_active IP Right Cessation
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