KR100625793B1 - 반도체메모리소자 - Google Patents

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Abstract

본 발명은 불필요한 전류소모가 없으며, 신뢰성 높은 데이터를 제공하기 위한 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 내부 코어전압을 공급하기 위한 코어전압 공급단; 메모리셀어레이블럭; 상기 메모리셀어레이블럭의 비트라인 쌍들의 전압차이를 감지하여 증폭시키기 위한 비트라인 감지증폭기블럭; 초기 구동신호를 인가받아 오버드라이빙신호를 생성하되, 리프레쉬신호의 활성화 시 상기 오버드라이빙신호의 활성화 펄스폭을 확장시켜 출력하기 위한 오버드라이빙신호 생성수단; 반전된 오버드라이빙신호에 응답하여 상기 코어전압 공급단과의 연결노드를 내부 코어전압 보다 높은 외부전압으로 구동하기 위한 오버드라이버; 제1 드라이빙제어신호에 응답하여 상기 비트라인 감지증폭기블럭의 제1 전원라인을 상기 연결노드에 걸린 전압으로 구동하기 위한 제1 전원 드라이버; 및 제2 드라이빙제어신호에 응답하여 상기 비트라인 감지증폭기블록의 제2 전원라인을 제1 전원전압으로 구동하기 위한 제2 전원 드라이버를 구비하는 반도체메모리소자를 제공한다.
펄스폭, 동작상태, 확장, 전류소모, 신뢰성

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 오버드라이빙 구조를 가진 반도체 메모리 소자의 블럭 구성도.
도 2는 도1의 오버드라이빙신호 생성부의 내부 회로도.
도 3은 도 1의 반도체메모리소자를 액세스하는데 따른 신호의 레벨 변화를 도시한 도면.
도 4는 본 발명의 일 실시예에 따른 오버드라이빙 구조를 갖는 반도체메모리소자의 회로도.
도 5는 도 4의 오버드라이빙신호 생성부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
300 : 오버드라이빙신호 생성부
320 : 제1 펄스폭 조절부
340 : 제2 펄스폭 조절부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 오버드라이버의 구동력을 조절하는 반도체메모리소자에 관한 것이다.
메모리 소자의 저 전력화를 위하여 낮은 구동전압을 사용하게 되면서, DRAM을 비롯한 메모리 소자에서 감지증폭기의 동작을 돕기 위한 여러가지 기술적 보완들이 있어 왔는데, 그 중 하나가 감지증폭기의 오버드라이빙 구조이다.
통상적으로, 로우 어드레스에 의해서 활성화된 워드라인에 연결된 다수개의 메모리셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 센싱하여 증폭하게 된다.
상기의 과정 중, 수천 개의 비트라인 감지증폭기가 동시에 동작을 시작하므로, 이를 구동하기 위한 충분한 양의 전류를 공급할 수 있는가 여부에 따라서, 비트라인 감지증폭기 구동시간이 결정된다.
그러나 메모리 소자의 저전력화 추세에 따른 동작 전압의 저하에 의해 충분한 양의 전류를 일순간에 공급하는데는 무리가 있다.
이를 해결하기 위해, 비트라인 감지증폭기의 동작 초기(셀과 비트라인간 전하공유 직후)에 비트라인 감지증폭기의 전원라인(rto)에 노말전압(통상, 코어전압)보다 높은 전압을 순간적으로 공급하는 비트라인 감지증폭기 오버드라이빙 구조를 채택하게 되었다.
도 1은 종래 기술에 따른 오버드라이빙 구조를 가진 반도체 메모리 소자의 블럭 구성도이다.
도 1을 참조하면, 반도체 메모리 소자는 코어전압을 공급하기 위한 코어전압 공급단과, 메모리셀어레이블럭(10)과, 메모리셀어레이블럭(10)의 비트라인 쌍(BL, BLB)들의 전압차이를 감지하여 증폭시키기 위한 비트라인 감지증폭기블럭(20)과, 초기 구동신호(bgn_ovd)에 응답하여 오버드라이빙신호(saovd)를 생성하기 위한 오버드라이빙 신호 생성부(30)와, 반전된 오버드라이빙신호(saovd)에 응답하여 코어전압 공급단과의 연결노드(N1)를 코어전압(VCORE)보다 높은 외부전압(VDD)으로 구동하기 위한 오버드라이버(PM1)와, 드라이빙제어신호 sap에 응답하여 비트라인 감지증폭기블럭(20)의 전원라인 rto을 연결노드(N1)에 걸린 전압으로 구동하기 위한 제1 전원 드라이버(NM1)와, 드라이빙제어신호 san에 응답하여 비트라인 감지증폭기의 전원라인 sb를 전원전압(VSS)으로 구동하기 위한 제2 전원 드라이버(NM2)를 구비한다.
참고적으로, 비트라인 감지증폭기 블록(20) 내에는 비트라인 쌍(BL, BLB)의 전압 차이를 증폭하는 비트라인 감지증폭기(22)와, 분리신호(bish, bisl)에 응답하여 메모리셀어레이블록(10)과 비트라인 감지증폭기(22)를 연결시키기 위한 상위 및 하위 비트라인 분리부(24a, 24b)와, 균등화신호(bleq)에 응답하여 비트라인 감지증폭기(22)의 전원라인 rto 및 sb를 프리차지전압(VBLP)로 프리차지시키기 위한 전원라인 프리차지부(28)와, 균등화신호(bleq)에 응답하여 비트라인 쌍(BL, BLB)을 프리차지 전압(VBLP)으로 프리차지 시키기 위한 비트라인 프리차지부(26)가 구비된다.
도 2는 도1의 오버드라이빙신호 생성부(30)의 내부 회로도이다.
도 2를 참조하면, 오버드라이빙신호 생성부(30)는 초기 구동신호(bgn_ovd)를 지연시키고 반전시켜 출력하기 위한 지연/반전부(32)와, 초기 구동신호(bgn_ovd)와 지연/반전부(32)의 출력신호를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 오버드라이빙신호(saovd)로 출력하기 위한 인버터(I1)를 구비한다.
참고적으로, 지연/반전부(32)는 직렬 연결된 홀수개의 인버터로 구현된다.
도 3은 도 1의 반도체메모리소자를 액세스하는데 따른 신호의 레벨 변화를 도시한 도면이다.
먼저, 프리차지 구간에서는 균등화신호(bleq)가 활성화되어 전원라인 프리차지부(28)에 의해 비트라인 감지증폭기(22)의 전원라인 rto 및 sb가, 비트라인 프리차지부(26)에 의해 비트라인 쌍(BL, BLB)이 프리차지전압(VBLP)으로 프리차지 된다.
이어, 워드라인(WL)이 활성화되어 비트라인 쌍(BL, BLB)에 메모리셀의 데이터가 미세전압으로 유입된다.
이어, 드라이빙제어신호(sap, san)가 활성화되면, 제1 및 제2 전원 드라이버(NM1, NM2)가 연결노드(N1)에 인가된 전압과 전원전압 VSS를 각각 비트라인 감지증폭기(22)의 전원라인(rto, sb)에 인가하므로, 비트라인 감지증폭기가 액티브 되어 비트라인 쌍(BL, BLB)을 감지 및 증폭한다.
이때, 비트라인 감지증폭기(22)의 초기 구동 시 활성화되는 초기 구동신호 (bgn_ovd)에 응답하여 오버드라이빙신호 생성부(30)가 오버드라이빙신호(saovb)를 활성화시키므로, 오버드라이빙부(PM1)가 연결노드(N1)를 코어전압(VCORE)보다 높은 외부전압(VDD)으로 구동한다. 따라서, 연결노드(N1)에 걸린 전압으로 전원라인 rto을 드라이빙하는 제1 전원 드라이버(NM1)에 의해 초기 구동 시에는 외부전압(VDD)이 인가되어, 오버드라이빙이 이뤄진다.
그리고, 초기 구동 이후에는 오버드라이빙신호(saovd)가 비활성화되므로, 연결노드에 코어전압(VCORE)이 인가되어 제1 전원 드라이버(NM1)에 의해 전원라인 rto에도 코어전압(VCORE)이 인가된다.
이후, 프리차지 커맨드에 의해 워드라인(WL)이 비활성화되며, 균등화신호(bleq)가 활성화되어 비트라인 쌍(BL, BLB) 및 비트라인 감지증폭기(22)의 전원라인(rto 및 sb)이 프리차지전압(VBLP)으로 프리차지 된다.
한편, 전술한 바와 같이 종래기술에 따른 반도체메모리소자는 비트라인 감지증폭기의 보다 빠른 구동을 위해, 구동 초기 시 오버 드라이버를 사용해서 코어전압(VCORE)을 잠시 동안 외부전압 VDD에 연결시키므로, 비트라인 오버드라이빙을 수행한다. 이때, 오버드라이빙 시간을 결정하는 오버드라이빙신호의 활성화 구간이 중요하다.
예를 들어, 하나의 뱅크만이 액티브되는 노말동작의 경우에는 코어전압이 많이 사용되지 않는데, 이러한 경우에 오버드라이빙신호의 활성화 폭이 길다면 연결노드의 전압레벨이 원하는 레벨 이상으로 상승하게 되므로 이를 다시 원하는 레벨로 디스-차징(dis-charging)시키기 위한 로직이 필요로 하여 불필요한 전류 소모가 발생한다.
또한, 오토 리프레쉬 동작과 같이 4뱅크가 모두 활성화되는 경우에는 코어전압이 많이 사용되는데, 이러한 경우에 오버드라이빙신호의 활성화 폭이 짧다면 오버드라이빙구간 이후에도 코어전압의 레벨이 안정되지 못해, 이후 새로운 액티브 커맨드가 연속적으로 인가되는 경우 데이터가 페일되는 문제점이 발생한다.
그런데, 종래기술에 따른 반도체메모리소자는 소자의 동작에 상관없이 일정한 활성화 펄스폭을 갖는 오버드라이빙신호를 생성하기 때문에, 불필요한 전류소모가 발생하거나, 데이터가 페일되는 문제점이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 불필요한 전류소모가 없으며, 신뢰성 높은 데이터를 제공하기 위한 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 코어전압을 공급하기 위한 코어전압 공급단; 메모리셀어레이블럭; 상기 메모리셀어레이블럭의 비트라인 쌍들의 전압차이를 감지하여 증폭시키기 위한 비트라인 감지증폭기블럭; 초기 구동신호를 인가받아 오버드라이빙신호를 생성하되, 리프레쉬신호의 활성화 시 상기 오버드라이빙신호의 활성화 펄스폭을 확장시켜 출력 하기 위한 오버드라이빙신호 생성수단; 반전된 오버드라이빙신호에 응답하여 상기 코어전압 공급단과의 연결노드를 코어전압 보다 높은 외부전압으로 구동하기 위한 오버드라이버; 제1 드라이빙제어신호에 응답하여 상기 비트라인 감지증폭기블럭의 제1 전원라인을 상기 연결노드에 걸린 전압으로 구동하기 위한 제1 전원 드라이버; 및 제2 드라이빙제어신호에 응답하여 상기 비트라인 감지증폭기블록의 제2 전원라인을 제1 전원전압으로 구동하기 위한 제2 전원 드라이버를 구비한다.
바람직하게 오버드라이빙신호 생성부는 상기 리프레쉬신호에 응답하여 상기 초기 구동신호의 활성화 펄스폭을 확장시키기 위한 제1 펄스폭 조절부와, 상기 제1 펄스폭 조절부의 출력신호에 응답하여 상기 제1 펄스폭 조절부의 출력신호, 또는 상기 초기 구동신호의 출력신호를 선택적으로 인가받고, 이의 활성화 펄스폭을 확장시켜 상기 오버드라이빙신호로 출력하기 위한 제2 펄스폭 조절부를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 오버드라이빙 구조를 갖는 반도체메모리소자의 회로도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체메모리소자는 코어전압을 공급하기 위한 코어전압 공급단과, 메모리셀어레이블럭(100)과, 메모리셀어레이블럭(100)의 비트라인 쌍(BL, BLB)들의 전압차이를 감지하여 증폭시키기 위한 비트 라인 감지증폭기블럭(200)과, 초기 구동신호(bgn_ovd)를 인가받아 오버드라이빙신호(saovd)를 생성하되, 리프레쉬신호(ref_sig)의 활성화 시 오버드라이빙신호(saovd)의 활성화 펄스폭을 확장시켜 출력하기 위한 오버드라이빙신호 생성부(300)와, 반전된 오버드라이빙신호(saovd)에 응답하여 코어전압 공급단과의 연결노드(N2)를 코어전압(VCORE)보다 높은 외부전압(VDD)으로 구동하기 위한 오버드라이버(PM2)와, 드라이빙제어신호 sap에 응답하여 비트라인 감지증폭기블럭(200)의 전원라인 rto을 연결노드(N1)에 걸린 전압으로 구동하기 위한 제1 전원 드라이버(NM3)와, 드라이빙제어신호 san에 응답하여 비트라인 감지증폭기의 전원라인 sb를 전원전압(VSS)으로 구동하기 위한 제2 전원 드라이버(NM4)를 구비한다.
참고적으로, 비트라인 감지증폭기 블록(200) 내에는 비트라인 쌍(BL, BLB)의 전압 차이를 증폭하는 비트라인 감지증폭기(210)와, 분리신호(bish, bisl)에 응답하여 메모리셀어레이블록(100)과 비트라인 감지증폭기(210)를 연결시키기 위한 상위 및 하위 비트라인 분리부(220, 230)와, 균등화신호(bleq)에 응답하여 비트라인 감지증폭기(210)의 전원라인 rto 및 sb를 프리차지전압(VBLP)로 프리차지시키기 위한 전원라인 프리차지부(250)와, 균등화신호(bleq)에 응답하여 비트라인 쌍(BL, BLB)을 프리차지 전압(VBLP)으로 프리차지 시키기 위한 비트라인 프리차지부(240)가 구비된다.
그리고 반전된 오버드라이빙신호는 오버드라이빙신호(saovd)를 입력으로 갖는 인버터(I1)에 의해 출력된다.
도 5는 도 4의 오버드라이빙신호 생성부(300)의 내부 회로도이다.
도 5를 참조하면, 오버드라이빙신호 생성부(300)는 리프레쉬신호(ref_sig)에 응답하여 초기구동신호(bgn_ovd)의 활성화 펄스폭을 확장시키기 위한 제1 펄스폭 조절부(320)와, 제1 펄스폭 조절부(320)의 출력신호에 응답하여 제1 펄스폭 조절부(320)의 출력신호, 또는 초기 구동신호(bgn_ovd)의 활성화 펄스폭을 확장시키기 위한 제2 펄스폭 조절부(340)를 구비한다.
그리고 제1 펄스폭 조절부(320)는 초기구동신호(bgn_ovd)를 지연 및 반전시키기 위한 지연/반전부(322)와, 지연/반전부(322)의 출력신호와 초기구동신호(bgn_ovd)를 입력으로 갖는 낸드게이트(ND2)를 구비한다.
제2 펄스폭 조절부(340)는 제1 펄스폭 조절부(320)의 출력신호와 초기구동신호(bgn_ovd)를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 지연시키기 위한 지연부(342)와, 지연부(342)의 출력신호와 초기 구동신호(bgn_ovd)를 입력으로 갖는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 반전시켜 오버드라이빙신호(saovd)로 출력하기 위한 인버터(I2)를 구비한다.
다음에서는 오버드라이빙신호 생성부(300)의 동작을 간략히 살펴보면, 먼저 노말동작 시 리프레쉬신호(ref_sig)는 논리레벨 'L'로 비활성화된다.
따라서, 제1 펄스폭 조절부(320)는 리프레쉬신호(ref_sig)에 응답하여 출력신호를 논리레벨 'H'로 출력하며, 제2 펄스폭 조절부(340)는 제1 펄스폭 조절부(320)의 출력신호에 응답하여 초기 구동신호(bgn_ovd)의 활성화 펄스폭을 지연부(342)가 갖는 지연만큼 확장시켜 오버드라이빙신호(saovd)로 출력한다.
또한, 오토리프레쉬 동작 시 리프레쉬신호(ref_sig)는 논리레벨 'H'로 활성 화된다.
따라서, 제1 펄스폭 조절부(320)는 초기구동신호(bgn_ovd)의 활성화 펄스폭을 지연/반전부(322)가 갖는 지연시간 만큼 확장시켜 출력한다.
이어, 제2 펄스폭 조절부(340)는 제1 펄스폭 조절부(320)의 출력신호의 활성화 펄스폭을 지연부(342)의 지연시간만큼 확장시켜 오버드라이빙신호(saovd)로 출력한다.
그러므로, 오버드라이빙신호 생성부(300)는 노말동작 시 지연부(340)가 갖는 지연만큼을 활성화 펄스폭으로 갖는 오버드라이빙신호(saovd)를 생성하며, 오토리프레쉬 동작 시 지연/반전부(322) 및 지연부(340)가 갖는 지연만큼을 활성화 펄스폭으로 갖는 오버드라이빙신호(saovd)를 생성한다.
이와같이, 소자의 동작상태에 따라 오버드라이빙신호의 활성화 구간을 다르게 하는 이유는, 오토 리프레쉬와 같이 소자 내 모든 뱅크가 액티브되는 경우에는 노말동작과 같이 1 뱅크만이 액티브되는 경우에 비해 보다 많은 비트라인 감지증폭기가 액티브되므로, 오토 리프레쉬 동작 시 보다 많은 전류가 요구되기 때문이다.
한편, 전술한 바와 같이 본 발명에 따른 반도체메모리소자는 오버드라이빙신호 생성부에 리프레쉬신호를 추가적으로 인가받으므로서, 노말동작 시 보다 오토 리프레쉬동작 시 오랜시간 동안 오버드라이빙이 수행되도록 한다.
따라서, 노말동작과 같이 많은 전류소모가 적은 경우에는 오버드라이빙구간을 짧게 하여 전력소모를 방지하며, 오토 리프레쉬와 같이 전류소모가 큰 경우에는 오버드라이빙 구간을 길게 하여 오토 리프레쉬 동작에 따라 요구되는 많은 전류량 을 공급한다.
그러므로, 본 발명에 따른 반도체메모리소자는 비트라인 감지증폭기의 오버드라빙 구간을 오토 리프레쉬 동작 시와 노말동작 시에 따라 조절하므로서, 불필요한 전력소모 또는 전력의 부족 현상을 방지할 수 있어 안정적인 동작을 제공한다.
또한, 효과적인 오버드라이빙으로 비트라인 감지증폭기의 구동시간을 단축시키므로, 소자의 동작 속도에 관련된 AC 파라미터(Parameter)인 tRCD 및 tWR이 향상된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 비트라인 감지증폭기의 오버드라빙 구간을 오토 리프레쉬 동작 시와 노말동작 시에 따라 조절하므로서, 불필요한 전력소모 또는 전력의 부족 현상을 방지할 수 있어 안정적인 동작을 제공한다.

Claims (6)

  1. 삭제
  2. 코어전압을 공급하기 위한 코어전압 공급단;
    메모리셀어레이블럭;
    상기 메모리셀어레이블럭의 비트라인 쌍들의 전압차이를 감지하여 증폭시키기 위한 비트라인 감지증폭기블럭;
    초기 구동신호를 인가받아 오버드라이빙신호를 생성하되, 리프레쉬신호의 활성화 시 상기 오버드라이빙신호의 활성화 펄스폭을 확장시켜 출력하기 위한 오버드라이빙신호 생성수단;
    반전된 오버드라이빙신호에 응답하여 상기 코어전압 공급단과의 연결노드를 코어전압 보다 높은 외부전압으로 구동하기 위한 오버드라이버;
    제1 드라이빙제어신호에 응답하여 상기 비트라인 감지증폭기블럭의 제1 전원라인을 상기 연결노드에 걸린 전압으로 구동하기 위한 제1 전원 드라이버; 및
    제2 드라이빙제어신호에 응답하여 상기 비트라인 감지증폭기블록의 제2 전원라인을 제1 전원전압으로 구동하기 위한 제2 전원 드라이버를 구비하고,
    상기 오버드라이빙신호 생성수단은,
    상기 리프레쉬신호에 응답하여 상기 초기 구동신호의 활성화 펄스폭을 확장시키기 위한 제1 펄스폭 조절부와,
    상기 제1 펄스폭 조절부의 출력신호에 응답하여 상기 제1 펄스폭 조절부의 출력신호, 또는 상기 초기 구동신호의 출력신호를 선택적으로 인가받고, 이의 활성화 펄스폭을 확장시켜 상기 오버드라이빙신호로 출력하기 위한 제2 펄스폭 조절부를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 제1 펄스폭 조절부는,
    상기 초기 구동신호를 지연 및 반전시키기 위한 지연/반전부와,
    상기 지연/반전부의 출력신호와 상기 초기 구동신호를 입력으로 갖는 제1 낸드게이트
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 제2항 또는 제3항에 있어서,
    상기 제2 펄스폭 조절부는,
    상기 제1 펄스폭 조절부의 출력신호와 상기 초기 구동신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 지연시키기 위한 지연부와,
    상기 지연부의 출력신호와 상기 초기 구동신호를 입력으로 갖는 제3 낸드게이트와,
    상기 제3 낸드게이트의 출력신호를 반전시켜 상기 오버드라이빙신호로 출력하기 위한 제2 인버터
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 반전된 오버드라이빙신호는 상기 오버드라이빙신호를 입력으로 갖는 제3 인버터에 의해 출력되는 것을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 비트라인 감지증폭기 블록은,
    비트라인 쌍의 전압 차이를 증폭하는 비트라인 감지증폭기와,
    분리신호에 응답하여 상기 메모리셀어레이블록과 상기 비트라인 감지증폭기를 연결시키기 위한 상위 및 하위 비트라인 분리부와,
    균등화신호에 응답하여 비트라인 감지증폭기의 제1 및 제2 전원라인을 프리차지전압로 프리차지시키기 위한 전원라인 프리차지부와,
    상기 균등화신호에 응답하여 상기 비트라인 쌍을 프리차지전압으로 프리차지 시키기 위한 비트라인 프리차지부
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
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