JP2007207404A - オーバードライブ書き込み方法、ライトアンプ電源生成回路及びこれらを備えた半導体記憶装置 - Google Patents

Abstract

【課題】 同一ワード線に対して連続書き込みを繰り返すと、増幅され十分な電圧差をもったビット線の過昇圧を引き起こすという問題がある。このビット線電圧の過昇圧が発生すると、相補ビット線を短絡するプリチャージにおいて正しいリファレンスレベルが得られない。そのためセンスアンプが誤動作するという問題がある。
【解決手段】 ライトアンプ電源生成回路に出力電圧を切り替える制御手段を備え、ビット線対が増幅途中にある状態における書き込みサイクルではライトアンプからのハイレベルを第１の電圧（例えば電源電圧ＶＥＸＴ）とするオーバードライブ書き込みとし、ビット線対が増幅された状態における書き込みサイクルではライトアンプからのハイレベルを第２の電圧（例えば内部電圧ＶＤＬ）とする書き込みとする。これらの構成とすることでビット線の過昇圧防止、プリチャージにおいて正しいリファレンスレベルが得られる。
【選択図】 図１０

Description

本発明は半導体記憶装置に関し、特に書き込み動作をオーバードライブ方式で行うオーバードライブ書き込み方法、ライトアンプ電源生成回路及びこれらを備えた半導体記憶装置に関する。

最近の半導体記憶装置は高速化、低消費電力化が図られている。これらの手段の１つとして、ＢＳＧ（Boosted Sense Ground）方式がある。このＢＳＧ方式においては、ビット線読み出し信号のハイレベル及びロウレベルとして、外部からの供給される電源電圧ＶＥＸＴより所定値だけ低い電圧である内部電圧ＶＤＬ及び接地電圧ＧＮＤより所定値だけ高い電圧ＶＳＬが使用される。ＢＳＧ方式における内部回路の電源電圧として、電源電圧ＶＥＸＴ／接地電圧ＧＮＤよりも小さな内部電圧ＶＤＬ／ＶＳＬが供給される。そのためＣＭＯＳで構成された内部回路の信号振幅も内部電圧ＶＤＬ／ＶＳＬとなる。このように内部回路を低電圧で動作させることで低消費電力化を図り、さらに小信号振幅によりノイズの発生を抑えることでデータの高速転送を可能としている。

しかしＢＳＧ方式においては、小信号振幅でデータ転送は高速化されるが、セルのリストア動作が遅いという問題がある。そのためにセルのリストア動作の初期にはセンスアンプに印加させる電源電圧を大きくするオーバードライブのセンス方式が採用されている。また書き込み時にも入力される信号振幅が小さいとビット線対を反転させる能力が不足し、書き込み時間が長くなる。そのために書き込み時にも電源電圧ＶＥＸＴ及び接地電圧ＧＮＤを供給するオーバードライブ方式の書き込みが採用される。

これらのオーバードライブ方式に関して下記特許文献１（Ｗ０９７／２４７２９）及び特許文献２（特開平１０−２５５４７０）がある。これらの特許文献１及び特許文献２に示された一般的なオーバードライブ方式を説明する。特許文献１には、センス初期のセンスアンプの動作電源として電源電圧ＶＥＸＴ及び接地電圧ＧＮＤを供給する。高速にセンス増幅させた後には内部電圧ＶＤＬ及びＶＳＬを供給している。特許文献２では、ライトアンプの動作電源として所定期間のみ電源電圧ＶＥＸＴ及び接地電圧ＧＮＤを供給している。高速にセンスアンプを反転させた後、ライトアンプの電源電圧を内部電圧ＶＤＬ及びＶＳＬとしている。

特許文献２のオーバードライブ方式の書き込みにおいては、ライトアンプＷＡＭＰからの書き込み信号のハイレベル及びロウレベルを、ビット線対の電圧が交差するまでの所定期間だけ電源電圧ＶＥＸＴ及び接地電圧ＧＮＤとする。その後内部電圧ＶＤＬ及びＶＳＬとすることで、メモリセルへの書き込みレベルと相補ビット線対ＢＩＴＴ／Ｎにおける信号レベルを内部電圧ＶＤＬ及びＶＳＬとしている。このように、相補ビット線対ＢＩＴＴ／Ｎにおける書き込み信号の実質的な到達振幅を相補ビット線対ＢＩＴＴ／Ｎにおける読み出し信号の増幅後の到達振幅よりも大きくして、オーバードライブ書き込みを行っている。

しかしながら、本願発明者はこれらのオーバードライブ書き込み方式において、連続書き込みの場合に問題点があることを見出した。問題点は、同一ワード線に対して連続書き込みを繰り返すとビット線電圧の過昇圧を引き起こす場合があることである。メモリセルの記憶データに従って増幅され十分な電圧差をもったビット線に対して、内部電圧ＶＤＬより高い電源電圧ＶＥＸＴ（ＶＤＤ）でオーバードライブすることになる。このようにオーバードライブを繰り返すことで、ビット線電圧の過昇圧を引き起こすことになる。ライトアンプからの内部電圧ＶＤＬより高い電圧である電源電圧が、ＩＯデータ線、カラム選択スイッチを経由してビット線に供給されることに起因する。

例えば、一般的にＩＯデータ線とビット線の接続は、Ｎｃｈトランジスタのカラム選択スイッチＹＳＷにより接続されている。カラム選択スイッチＹＳＷのゲート電圧は電源電圧ＶＥＸＴ、ＩＯデータ線のハイレベルも電源電圧ＶＥＸＴの場合にはビット線にＶＥＸＴ−Ｖｔｎが書き込まれる。連続書き込みが行われた場合には、相補ビット線の片側が内部電圧ＶＤＬ以上の過昇圧状態になる。ビット線電圧が過昇圧されると相補ビット線をリファレンスレベル（ＶＤＬ／２）に充電するプリチャージにおいて、プリチャージした後、正しいリファレンスレベルが得られないという問題がある。

従ってオーバードライブ書き込み方式において正しいリファレンスレベルを得るためには、過昇圧防止にビット線の電圧レベルをＶＤＬ電源レベルまで引きぬくことが必要になる。またはオーバードライブ書き込み方式を行わないでライトアンプの出力レベルを内部電源ＶＤＬとすることである。しかし内部電源ＶＤＬを使用した書き込み動作においては、高速化が不利になる。センスアンプが動作開始するセンス初期においては、センスアンプには高電圧（ＶＥＸＴ）が供給される。この高電圧（ＶＥＸＴ）で動作しているセンスアンプを、それより低い内部電源ＶＤＬで書き込み反転させるには時間がかかることになる。もし内部電源ＶＤＬによる書き込みを高速に行う場合には、電荷供給能力の大きな書き込み回路用電源が必要となる。そのため書き込み回路用電源には莫大な補償容量が必要となり、チップサイズの縮小に不利であり、電力効率的にも特性的にも不利となる。

以下、図１〜図６を参照して詳細に説明する。図１、２には半導体記憶装置の第１、第２の概略ブロック図を示す。図３にはライトアンプ（ＷＡＭＰ）の回路図、図４にはセンスアンプ（ＳＡ）とカラム選択スイッチ（ＹＳＷ）の回路図を示す。図５には書き込み動作を説明するための回路ブロック図、図６には従来のオーバードライブ書き込み方式による書き込み動作タイミング図を示す。

図１の半導体記憶装置は ワードドライバー列（ＷＤ）２と、センスアンプ列（ＳＡ）３に囲まれたメモリセルアレイ１にはマトリクス状にメモリセルが配置されている。センスアンプ列は複数のセンスアンプを備え、それぞれのセンスアンプはカラム選択信号ＹＳＷにより選択される。選択されたセンスアンプは相補ＩＯデータ線対ＩＯＴ／Ｎを介してライトアンプ（ＷＡＭＰ）及びデータアンプ（ＤＡＭＰ）６（以後、単にライトアンプＷＡＭＰ６と称する）に接続される。また以降においてはワードドライバー列とワードドライバー、センスアンプ列とセンスアンプとは区別せず、単にワードドライバー（ＷＤ）２、センスアンプ（ＳＡ）３と称する。

図２の第２の概略ブロック図は複数のメモリセルアレイを有した半導体記憶装置の場合である。メモリセルアレイが複数ブロックある場合には、データ線を階層化してライトアンプＷＡＭＰ６に接続する。階層化としてメモリセルアレイのビット線対ＢＩＴＴ／Ｎをカラム選択スイッチＹＳＷで選択し、相補ＩＯデータ線対ＩＯＴ／Ｎに接続する。さらに相補ＩＯデータ線対ＩＯＴ／ＮをＩＯ選択スイッチ５により選択し、ライトアンプＷＡＭＰ６に接続する。現在の半導体記憶装置は複数のメモリセルアレイを有し、データ線は階層化されている。しかし本願発明の本質はデータの階層化とは関係がないことから、以下の説明においては、図１の概略ブロックを用いて説明する。

図３のライトアンプ（ＷＡＭＰ）６は、ライトイネーブル信号ＷＡＥがハイレベルのとき、読み出しライトバスＲＷＢＳのデータを相補のＩＯデータ線対（ＩＯＴ／ＩＯＮ）に出力する。書き込み回路の出力ドライバーの電源電圧はＶＲＷであり、データのハイレベル、ロウレベルはＶＲＷ、ＧＮＤである。一般的なオーバードライブ書き込み方式においては、ＶＲＷは外部から供給される外部電源電圧ＶＥＸＴである。また読み出しライトバスＲＷＢＳのデータが相補データであるかどうかは問わない。

図４に示すようにライトアンプＷＡＭＰ６からのライトデータは、相補ＩＯデータ線対ＩＯＴ／Ｎに伝達される。さらにカラム選択スイッチＹＳＷ４、を介してビット線対ＢＩＴＴ／Ｎに伝達され、センスアンプ３と選択されたメモリセルに書き込まれる。センスアンプ３は２つのインバータ回路から構成されたフリップフロップ回路であり、ビット線対ＢＩＴＴ／Ｎに接続されている。センスアンプＳＡ３には、高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）が供給される。センスアンプの電源として、センス初期のオーバードライブ期間には外部電源電圧ＶＥＸＴ／接地電圧ＧＮＤが、残りの定常動作期間には内部電圧ＶＤＬ／ＶＳＬが供給される。非活性時には電源電圧は供給されない。

カラム選択スイッチＹＳＷ４は、Ｎｃｈトランジスタで構成され、選択信号ＹＳＷにより選択され導通する。カラム選択スイッチＹＳＷが導通することで、相補ＩＯデータ線対ＩＯＴ／Ｎのデータは、それぞれのビット線対ＢＩＴＴ／Ｎに伝達される。このときの相補ＩＯデータ線対ＩＯＴ／Ｎからのデータレベルは、ライトアンプの出力段の信号レベルであるハイレベルＶＲＷ，ロウレベルＧＮＤである。

図５、図６を参照して連続書き込みにおける問題点を説明する。ライトアンプ回路６からは書き込みデータがＩＯデータ線ＩＯＴ／Ｎに出力される。オーバードライブ書き込み方式の場合には、ライトアンプ回路６の電源ＶＲＷとして電源電圧ＶＥＸＴが供給されている。センスアンプ電源回路７は、センスアンプの電源電圧ＳＡＰ／ＳＡＮを発生させる。ここで電源電圧ＶＥＸＴは外部から供給される電源電圧であり、内部電圧ＶＤＬはアレイ電圧であり電源電圧ＶＥＸＴよりも低い電圧である。センスアンプ電源回路７はセンスアンプ活性化信号ＳＥにより、センスアンプ（ＳＡ）３のコモンソース電源ＳＡＰ／ＳＡＮへ電源電圧を供給する。

センス初期のオーバードライブ期間には、センスオーバードライブ信号（ＯＤＶ，あるいはＯＤＶ２）により高電圧のコモンソース電源ＳＡＰには外部電源電圧ＶＥＸＴを供給するパスを持つ。センス初期において、メモリセルからの電荷による微小差電圧をセンスする。この場合、センスアンプのＰｃｈトランジスタをオンするには、内部電圧ＶＤＬの１／２のリファレンスレベルから、Ｐｃｈトランジスタの閾値電圧Ｖｔ分を超える高い電圧が高電圧電源ＳＡＰとして必要となる。これを高速に行うため高電圧電源ＳＡＰをオーバードライブし外部電源電圧ＶＥＸＴとする。センス初期から十分な時間となるｔＲＣＤロングにおいては、センスアンプによるビット線ＢＩＴＴ／Ｎの増幅がほぼ終了し、高電圧電源ＶＳＰも所定の電圧であるＶＤＬレベルに戻る。

これらの高電圧電源ＶＳＰをより高い電圧にするオーバードライブ方式にはさまざまな方式がある。例えば図５のセンスアンプ電源回路７において破線で示すようにセンスオーバードライブ信号（ＯＤＶ２）により外部電源電圧ＶＥＸＴを接続する方法がある。また、センスオーバードライブ信号（ＯＤＶ）によりＶＤＬ電源回路の節点ＶＤＬをオーバーチャージし、その電圧をセンスイネーブル信号ＳＥにより高電圧電源ＳＡＰとして供給する方法もある。本発明においてはオーバーチャージによるオーバードライブ方法を用いて説明する。ライトアンプＷＡＭＰ６は図４に示した回路構成と同じであり、出力ドライバーの電源電圧ＶＲＷは外部からの電源電圧ＶＥＸＴである。従って書き込みデータのハイレベル、ロウレベルは外部電源電圧ＶＥＸＴ、ＧＮＤとなる。

図６にはｔＲＣＤロング時の連続書き込み時の動作波形を示す。ワード線ＷＬ、センスオ-バードライブ信号ＯＤＶ、センスイネーブル信号ＳＥ、ライトイネーブル信号ＷＡＥ、カラム選択スイッチＹＳＷ、節点ＶＤＬ及びビット線対ＢＩＴＴ／Ｎの波形を示す。節点ＶＤＬはセンスアンプの高電圧コモンソースＳＡＰに供給する電圧を発生するセンスアンプ電源回路の節点である。選択されたワード線が活性化され、リファレンスレベルＶＤＬ／２にプリチャージされたビット線対にメモリセルの微小電圧差が検出される。節点ＶＤＬはオーバーチャージ信号ＯＤＶによりオーバーチャージされる。

センスイネ−ブル信号ＳＥによりセンスアンプ３のコモンソースに電源が印加される。センス初期にはオーバードライブされ、高電圧電源ＳＡＰには内部電圧ＶＤＬよりも高い外部電源電圧ＶＥＸＴが印加されることで、高速にセンスされる。ビット線対ＢＩＴＴ／Ｎとして、センスアンプＳＡの近傍（実線）、遠端（破線）を示す。近傍のビット線対ＢＩＴＴ／Ｎの増幅がほぼ終了し、節点ＶＤＬ及び高電圧電源ＳＡＰの電圧は内部電圧ＶＤＬの電圧に戻る。遠端のビット線対ＢＩＴＴ／Ｎの増幅も完了する。

ライトイネーブル信号ＷＡＥが活性化され、連続書き込みをオーバードライブ書き込み方式で行う。ライトアンプＷＡＭＰ６からの書き込みデータは、ハイレベルとして内部電圧ＶＤＬよりも高いＶＲＷ（ここではＶＥＸＴ）、ロウレベルとして接地電圧ＧＮＤが出力される。カラム選択信号により選択されたカラム選択スイッチＹＳＷ５が導通し、センスアンプＳＡ３、ビット線対ＢＩＴＴ／Ｎ及びメモリセルに書き込まれる。このときカラム選択信号のハイレベルも外部電源電圧ＶＥＸＴであることから、ＶＥＸＴ−Ｖｔｎの電圧がビット線に書き込まれることになる。ビット線の電圧は内部電圧ＶＤＬからＶＥＸＴ−Ｖｔｎに過昇圧される。

この昇圧されたビット線の電圧は、電荷の引き抜きパスがないことから、連続書き込み回数が多くなるほど過昇圧される。さらにセンスアンプの高電圧電源ＳＡＰをも昇圧させる。このようにビット線及びセンスアンプの高電圧電源ＳＡＰは、内部電圧ＶＤＬからＶＥＸＴ−Ｖｔｎの電圧まで昇圧されることになる。図６においてカラム選択スイッチＹＳＷが順次選択され、連続書き込み回数がｍ回、あるいはｎ回と増えるたびに昇圧される。書き込み回数ｎ回では（ＶＥＸＴ−Ｖｔｎ）まで昇圧されていくことになる。このようにビット線電圧が過昇圧され、相補ビット線の片側が（ＶＥＸＴ−Ｖｔｎ）まで昇圧される。

相補ビット線の片側が（ＶＥＸＴ−Ｖｔｎ）まで昇圧された状態で書き込み動作が終了し、プリチャージが行われる。しかし、プリチャージ回路には電荷の引き抜きパスがない。そのため、過昇圧され内部電圧ＶＤＬ以上の過昇圧状態になると相補ビット線を短絡するプリチャージにおいて、リファレンスレベルがＶＤＬ／２以上の電圧となり、正しいリファレンスレベル（ＶＤＬ／２）が得られなくなる。プリチャージレベルが正しいレベルに行われないとセンスアンプの不安定動作を引き起こし、誤動作読み出しにつながることになるという問題が発生する。プリチャージレベルが正しいレベルを得るためにはビット線の過昇圧防止対策として、昇圧されたビット線の電圧をＶＤＬ電源レベルへの引き抜くことが必要になる。

図６においては、ｔＲＣＤロングにおける書き込み時の動作波形について説明した。しかし書き込み動作には、ｔＲＣＤ十分な時つまり、ｔＲＣＤロングにおける書き込み動作と、ｔＲＣＤミニマムでの書き込みとに大別できる。

（１）ｔＲＣＤミニマムでの書き込み動作は、センスアンプ自体は十分に開いた状態であるが、遠端のビット線はまだ増幅過程における書き込み動作である。

（２）ｔＲＣＤロングでの書き込み動作は、センスアンプが活性された後に十分な期間があることからセンスアンプの増幅及び遠端を含めたビット線の開きも十分な状態における書き込み動作である。

（１）ｔＲＣＤミニマムの場合にも、ｔＲＣＤ高速化手段としてセンスアンプのオーバードライブが実施される。センスアンプに内部電圧ＶＤＬ以上の電圧が印加されていることから、ライトアンプがひっくり返さなくてはならないレベルは内部電圧ＶＤＬより高くなる。このため内部電圧ＶＤＬによる書き込み動作では、オーバードライブ動作中のセンスアンプにより増幅されたビット線対をライトアンプで、十分にひっくり返す逆データ書き込みができなくなる場合がある。この場合にはカラム選択スイッチＹＳＷが閉じた後、センスアンプでのビット線の開きが十分でなく、その後のセンスアンプライト（リストア）での遅れを生じ、ビット線の増幅がおくれることになる。従って、ライトアンプのオーバードライブによる書き込み動作が必要になる。そのため同様に外部電源電圧ＶＥＸＴによるオーバードライブ書き込みでは、ビット線電圧の過昇圧を招くという問題がある。

また、（２）ｔＲＣＤロングの場合は前記したとおりである。ｔＲＣＤ十分でセンスアンプが十分に増幅したビット線をより高速にひっくり返し書き込みするためにライトアンプのオーバードライブが行われている。このように高速化のためにｔＲＣＤロング、ｔＲＣＤミニマムの書き込み動作とも、ライトアンプのオーバードライブが行われることになる。しかし外部電源電圧ＶＥＸＴによるオーバードライブ書き込みでは、ビット線電圧の過昇圧を招くという問題がある。

このように外部電源電圧ＶＥＸＴによるオーバードライブ書き込みにおいては、連続書き込みによりビット線電圧の過昇圧を招くという問題がある。さらにビット線電圧が過昇圧されることで、プリチャージにおいて正しいリファレンスレベルが得られなくセンスアンプが誤動作するという問題がある。上記した先行特許文献には、本願発明者が見出したビット線電圧の過昇圧の問題については記載されていず、その問題認識もない。したがって問題が認識されていないことから、解決する技術の示唆もない。

Ｗ０９７／２４７２９号公報 特開平１０−２５５４７０号公報

上記したように、同一ワード線に対して連続書き込みを繰り返すと、増幅され十分な電圧差をもったビット線に対してオーバードライブを繰り返すことになり、ビット線電圧の過昇圧を引き起こすという問題がある。このビット線電圧の過昇圧が発生したときには、相補ビット線の片側が内部電圧ＶＤＬ以上の過昇圧状態になり、相補ビット線を短絡するプリチャージにおいて、プリチャージした後、正しいリファレンスレベルが得られない。そのためセンスアンプが誤動作するという問題がある。

本発明の課題は，上記した問題に鑑み、ビット線に過昇圧が発生させない手法を確立することである。本発明においてはオーバードライブ書き込み方式によりデータを書き込む際に、ビット線の最終電圧が内部電圧ＶＤＬより高いレベルにならないよう制御することで、ビット線に過昇圧が発生しないオーバードライブ書き込み方式、ライトアンプ電源生成回路及びこれらを備えた半導体記憶装置を提供することにある。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明の半導体記憶装置はライトアンプの電源電圧として、ライトオーバードライブ信号が活性化された状態の書き込みサイクルにおいては第１の電圧を供給し、前記ライトオーバードライブ信号が非活性化された状態の書き込みサイクルにおいては第２の電圧を供給するライトアンプ電源生成回路を備えたことを特徴とする。

本発明の半導体記憶装置においては、前記第２の電圧はメモリセルに書き込まれるハイレベル電圧であり、前記第１の電圧は前記第２の電圧より高いことを特徴とする。

本発明の半導体記憶装置においては、前記ライトオーバードライブ信号は、ライトイネーブル信号の活性化により活性化され、メモリセルに記憶されたデータに従って増幅されるビット線対が増幅終了するまでの期間内に非活性化されることを特徴とする。

本発明の半導体記憶装置においては、前記ライトオーバードライブ信号は、センスオーバーライト信号及びライトイネーブル信号の活性化により活性化され、センスオーバードライブ信号の非活性化により非活性化されることを特徴とする。

本発明の半導体記憶装置においては、前記ライトオーバードライブ信号は、ラスタイムアウト信号及びライトイネーブル信号の活性化により活性化され、ラスタイムアウト信号の非活性化により非活性化されることを特徴とする。

本発明の半導体記憶装置においては、前記ライトアンプ電源生成回路は、カレントミラートランジスタと、それぞれ参照電圧と出力電圧とが入力される差動入力トランジスタと、ドライバートランジスタとを備え、前記カレントミラートランジスタ及びドライバートランジスタのゲート電圧を制御することを特徴とする。

本発明の半導体記憶装置においては、前記参照電圧が入力される差動入力トランジスタに、さらに並列にレギューレータトランジスタを備え、前記レギューレータトランジスタのゲートには第２の参照電圧が入力されることを特徴とする。

本発明の半導体記憶装置においては、前記レギューレータトランジスタに、さらに直列に接続制御トランジスタを備え、前記接続制御トランジスタのゲートには接続制御信号が入力されることを特徴とする。

本発明のオーバードライブ書き込み方法は、それぞれの書き込みサイクルにおけるライトアンプからの書き込みハイレベルをメモリセルに記憶されたデータに従って増幅されるビット線対の増幅状態に応じて異ならせることを特徴とする。

本発明のオーバードライブ書き込み方法においては、前記書き込みハイレベルは、ビット線対が増幅途中の書き込みサイクルにおいては第１の電圧とし、前記ビット線対が増幅終了後の書き込みサイクルにおいては第２の電圧とすることを特徴とする。

本発明のオーバードライブ書き込み方法においては、前記第２の電圧はメモリセルに書き込まれるハイレベル電圧であり、前記第１の電圧は前記第２の電圧より高いことを特徴とする。

本発明のオーバードライブ書き込み方法においては、書き込みハイレベルを前記第１の電圧とする書き込から前記第２の電圧とする書き込への切り替えは、センスオーバードライブ信号の非活性化に同期して行うことを特徴とする。

本発明のオーバードライブ書き込み方法においては、書き込みハイレベルを前記第１の電圧とするオーバードライブ書き込から前記第２の電圧とする書き込への切り替えは、ラスタイムアウト信号により行うことを特徴とする。

本発明の半導体記憶装置は、上記記載のいずれかのオーバードライブ書き込み方法で書き込み動作することを特徴とする。

本発明においては、連続書き込みを行う場合にメモリセルの記憶データにしたがってビット線対が増幅途中にある状態における書き込み方法はライトアンプからのハイレベルを第１の電圧（例えば外部電源電圧）とするオーバードライブ書き込みとし、ビット線対が増幅された状態における書き込み方法はライトアンプからのハイレベルを第２の電圧（例えば内部電圧ＶＤＬ）とする書き込みとする。これらの構成とすることでビット線の過昇圧を防止できる効果が得られる。

本発明の実施形態について、図７〜図１４を参照して説明する。図７に本発明のｔＲＣＤロングにおける書き込み動作波形図、図８にｔＲＣＤミニマムにおける書き込み動作波形図を示す。図９にライトアンプ電源生成回路図、図１０には図９のライトアンプ電源生成回路を使用した書き込み動作波形図を示す。図１１に第２のライトアンプ電源生成回路図、図１２に第３のライトアンプ電源生成回路図、図１３に第１の参照電圧生成回路図、図１４に第２の参照電圧生成回路図を示す。

本発明の半導体記憶装置はライトアンプ電源生成回路を備え、ライトアンプＷＡＭＰの電源電圧を制御する。ライトデータのハイレベルを制御することで、ビット線の過昇圧を防止するものである。本発明の半導体記憶装置の概略ブロック構成、センスアンプＳＡ，カラム選択スイッチ、ライトアンプは従来（図１から５）と同じ構成であり、その説明は省略する。本発明はライトアンプの電源電圧ＶＲＷとして、最適の電源電圧を供給するライトアンプ電源生成回路を備えたことを特徴とする。

図７にはｔＲＣＤロング、図８にはｔＲＣＤミニマムにおける書き込み動作波形を示す。図７，図８の書き込み動作波形としては、ワード線ＷＬ、センスオーバードライブ信号ＯＤＶ、センスイネーブル信号ＳＥ、ライトイネーブル信号ＷＡＥ、ライトオーバードライブ信号ＶＲＷＯＤＶ、カラム選択スイッチＹＳＷ、センスアンプ電源回路の節点ＶＤＬ及びビット線対ＢＩＴＴ／Ｎを示す。ビット線対ＢＩＴＴ／Ｎの実線はセンスアンプ近傍のビット線、破線は遠端のビット線を示す。図７のｔＲＣＤロング時にはオーバードライブ書き込みは実施されない。一方図８のｔＲＣＤミニマム時にはオーバードライブ書き込みが実施される。

図７に示すｔＲＣＤロング時のｔＲＣＤロングの場合にはセンスアンプ回路へのオーバードライブ期間は終了し、センスアンプ、ビット線（近傍、遠端）も十分に増幅され内部電圧ＶＤＬとして安定状態にある。そのためｔＲＣＤロングにおける書き込み動作では、ライトオーバードライブ信号ＶＲＷＯＤＶが活性化されないため、ライトアンプからのオーバードライブは実施されない。ライトオーバードライブ信号ＶＲＷＯＤＶはセンスオーバードライブ信号ＯＤＶとライトイネーブル信号ＷＡＥがともに活性化された状態ではじめて活性化される。

選択されたワード線ＷＬが活性化し、ビット線対ＢＩＴＴ／Ｎに小さな差電圧が生じる。またセンスオーバードライブ信号ＯＤＶによりセンスアンプ電源回路の節点ＶＤＬは外部電源電圧ＶＥＸＴに充電される。センスアンプイネーブル信号ＳＥが活性化し、センスアンプが増幅開始することでビット線対が急激に増幅される。センスアンプ近傍のビット線対（実線）が十分増幅された時点でセンスオーバードライブ信号ＯＤＶが非活性化される。センスアンプ電源回路からはセンスアンプの高電圧電源ＳＡＰとしては内部電圧ＶＤＬが供給されることになる。内部電圧ＶＤＬは外部からの電源電圧ＶＥＸＴを降圧した内部回路用の電源電圧であり、メモリセルへの書き込み電圧としても使用される電圧である。

ｔＲＣＤロングにおいては、センスアンプから離れた遠端のビット線（点線）も、その電圧の開きも十分な状態になる。この状態でライトイネーブル信号ＷＡＥ，カラム選択スイッチＹＳＷが活性化され、ライトアンプからの書き込み電圧ＶＲＷが入力される。ライトオーバードライブ信号ＶＲＷＯＤＶはライトイネーブル信号ＷＡＥにより活性化されるはずであるが、センスオーバードライブ信号ＯＤＶが非活性化されていることから活性化されない。従ってここでの書き込み電圧ＶＲＷは、内部電圧ＶＤＬに設定される。

このようにｔＲＣＤロングの場合には、センス初期のオーバードライブの期間が終了し、ビット線対及びセンスアンプの高電圧電源ＳＡＰは内部電圧ＶＤＬに落ち着いていることから書き込み電圧ＶＤＬによる書き込みを行う。カラム選択スイッチＹＳＷが次々に選択され、連続書き込みが行われ、センスアンプ、ビット線、メモリセルには内部電圧ＶＤＬが書き込まれる。しかし、連続書き込み動作であっても、書き込み電圧が内部電圧ＶＤＬであることからビット線の過昇圧は発生しない。

図８にｔＲＣＤミニマムの書き込み動作波形として、ワード線ＷＬ、センスオーバードライブ信号ＯＤＶ、センスイネーブル信号ＳＥ、ライトイネーブル信号ＷＡＥ、ライトオーバードライブ信号ＶＲＷＯＤＶ、カラム選択スイッチＹＳＷ、センスアンプ電源回路の高電圧節点ＶＤＬ及びビット線対ＢＩＴＴ／Ｎを示す。ｔＲＣＤミニマムの場合にはセンスアンプ回路へのオーバードライブ期間に書き込み動作が開始される。そのためｔＲＣＤミニマムにおける書き込み動作では、ライトオーバードライブ信号ＶＲＷＯＤＶが活性化され、ライトアンプからのオーバードライブが実施され、ライトオーバードライブ信号ＶＲＷＯＤＶが非活性化された時点から内部電圧ＶＤＬによる書き込みが実施される。

選択されたワード線ＷＬが活性化し、ビット線対ＢＩＴＴ／Ｎに小さな差電圧が生じる。またセンスオーバードライブ信号ＯＤＶによりセンスアンプ電源回路の節点ＶＤＬは外部電源電圧ＶＥＸＴに充電される。センスアンプイネーブル信号ＳＥが活性化し、センスアンプが増幅開始することでビット線対は急激に増幅される。ｔＲＣＤミニマムの場合には、この時点でライトイネーブル信号ＷＡＥ，カラム選択スイッチＹＳＷが活性化され書き込み動作が開始される。ライトアンプからの書き込み電圧ＶＲＷが入力される。ライトオーバードライブ信号ＶＲＷＯＤＶもライトイネーブル信号ＷＡＥにより活性化される。そのため書き込み電圧ＶＲＷは、ライトオーバードライブ電圧ＶＥＸＴに設定される。ライトアンプからのハイレベルの書き込み電圧ＶＥＸＴとなり、ビット線対、センスアンプには書き込み電圧ＶＥＸＴ−Ｖｔｎが入力される。

センスアンプ近傍のビット線対（実線）が十分増幅された時点でセンスオ-バードライブ信号ＯＤＶが非活性化される。センスアンプ電源回路からはセンスアンプの高電圧電源ＳＡＰとしては電圧ＶＤＬが供給されることになる。さらにライトオーバードライブ信号ＶＲＷＯＤＶが非活性化され、書き込み電圧ＶＲＷは、内部電圧ＶＤＬとなる。このようにｔＲＣＤミニマムの場合には、センス初期のオーバードライブに対応する期間の書き込みサイクルにおいてはオーバードライブ電圧による書き込み動作とし、センスオーバードライブが終了した後の書き込みサイクルにおいては内部電圧ＶＤＬによる書き込み動作とする。

カラム選択スイッチＹＳＷが次々に選択され、連続書き込みが行われる。センスオーバードライブ期間にはセンスアンプに内部電圧ＶＤＬよりも高いオーバードライブ電圧が供給されることからオーバードライブ電圧による書き込み動作とする。センスアンプ、ライトアンプからオーバードライブ電圧が供給されるが、この時点では遠端のビット線対は増幅途中であり、遠端のビット線対の増幅のために電荷が消費されることからビット線の過昇圧は発生しない。センスオーバードライブが終了した後においては内部電圧ＶＤＬによる書き込み動作とする。そのため連続書き込み動作であっても、書き込み電圧が内部電圧ＶＤＬであることからビット線の過昇圧は発生しない。このように書き込みサイクルによって書き込みデータのハイレベル電圧を異ならせている。

図９に、本発明におけるライトアンプ電源生成回路の第１の実施例を示す。ライトアンプ電源生成回路８はカレントミラー差動増幅器を基本構成とし、カレントミラー回路部と、ドライバートランジスタＰ５と、ライトオーバードライブトランジスタＰ６と、付加された論理回路から構成される。ミラートランジスタＰ１のソースはインバータ回路ＩＮＶ１の出力に、ゲートはトランジスタＰ１のドレイン及びトランジスタＰ２のゲートに接続される。ミラートランジスタＰ２のソースはインバータ回路ＩＮＶ１の出力に、ゲートはトランジスタＰ１のゲートに、ドレインは制御節点ＶＲＷＤＧに接続される。差動トランジスタＰ３のソースはトランジスタＰ１のドレインに、ゲートは参照電圧ＶＲＷＲに、ドレインは電流源ｉ１に接続される。

対となるフィードバック側の差動トランジスタＰ４のソースは制御節点ＶＲＷＤＧに、ゲートは出力節点ＶＲＷに、ドレインは電流源ｉ１に接続される。ドライバートランジスタＰ５のソースは外部電源ＶＥＸＴに、ゲートは制御節点ＶＲＷＤＧに、ドレインは出力節点ＶＲＷに接続される。オーバードライブトランジスタＰ６のソースは外部電源ＶＥＸＴに、ゲートはライトオーバードライブ信号ＶＲＷＯＤＶに、ドレインは出力節点ＶＲＷに接続される。電流源ｉ１の一端はトランジスタＰ３，Ｐ４のドレインに、他端はＧＮＤに接続される。出力節点ＶＲＷからライトアンプ用の電源電圧を出力する。

トランジスタＰ７のソースはインバータ回路ＩＮＶ１の出力に、ゲートは制御信号ＶＲＷ０６に、ドレインはミラートランジスタＰ１，Ｐ２のゲートに接続される。トランジスタＰ８のソースは外部電源ＶＥＸＴに、ゲートは制御信号ＶＲＷ０６に、ドレインはトランジスタＮ１のドレイン及び制御節点ＶＲＷＤＧに接続される。トランジスタＮ１のドレインはトランジスタＰ８のドレイン及び制御節点ＶＲＷＤＧに、ゲートは制御信号ＶＲＷ０７に、ソースは接地電圧ＧＮＤに接続される。インバータ回路ＩＮＶ１は、制御信号ＶＲＷ０７を入力され、その出力をトランジスタＰ１、Ｐ２、Ｐ７のソースに出力する。ここでインバータ回路ＩＮＶ１の電源電圧は外部電源ＶＥＸＴであり、インバータ回路の出力がカレントミラー回路の電源となる。

このライトアンプ電源生成回路の動作を説明する。ライトアンプ電源生成回路はオーバードライブトランジスタＰ６による出力と、カレントミラー差動増幅回路部のドライバートランジスタＰ５からの出力との２つの出力を備えている。オーバードライブトランジスタＰ６はライトオーバードライブ信号ＶＲＷＯＤＶにより制御され、ライトオーバードライブ電圧ＶＥＸＴを出力節点ＶＲＷに出力する。このようにオーバードライブトランジスタＰ６は単独で制御されるものである。以下はカレントミラー差動増幅回路部のドライバートランジスタＰ５からの出力制御について説明する。

ここで参照電圧ＶＲＷＲとしては常に電圧ＶＲＷが入力されているとする。制御信号ＶＲＷ０６、０７ともロウレベルである場合は、制御信号ＶＲＷ０６がロウレベルであることから、トランジスタＰ７、Ｐ８はオン状態で、トランジスタＰ１、Ｐ２，Ｐ５はオフ状態である。インバータ回路ＩＮＶ１の出力はハイレベルでありカレントミラー回路には電源電圧ＶＥＸＴが印加させる。しかしトランジスタＰ１，Ｐ２がともにオフであり、カレントミラー回路としては動作していない。ドライバートランジスタＰ５がオフ状態であり、出力節点ＶＲＷの電圧ＶＲＷは前のサイクルにおける電圧ＶＲＷを保持している。

制御信号ＶＲＷ０６、０７ともハイレベルの場合は、トランジスタＰ７，Ｐ８がオフ、インバータＩＮＶ１がロウ出力することでカレントミラー回路の電源電圧が接地電圧となる。従ってカレントミラー回路としては動作していない。トランジスタＮ１がオンすることで制御節点ＶＲＷＤＧは接地電圧となりドライバートランジスタＰ５がオンし、出力節点ＶＲＷからライトオーバードライブ電圧ＶＥＸＴを出力する。制御信号ＶＲＷ０６がハイレベル、制御信号ＶＲＷ０７がロウレベルの場合は、トランジスタＰ７，Ｐ８、Ｎ１がオフ、インバータＩＮＶ１がハイ出力することでカレントミラー回路には電源電圧ＶＥＸＴが供給される。この状態は通常のカレントミラー差動型の定電圧電源回路であり、参照電圧ＶＲＷＲと同じ電圧を出力節点ＶＲＷから出力する。

カレントミラー差動増幅回路部としては、下記電圧を出力することになる。制御信号ＶＲＷ０６、０７ともロウレベルである場合には、出力節点はフローティング状態であり前の状態を保持する。制御信号ＶＲＷ０６、０７ともハイレベルである場合には、ドライバートランジスタＰ５によりライトオーバードライブ電圧ＶＥＸＴを出力する。制御信号ＶＲＷ０６がハイレベル、制御信号ＶＲＷ０７がロウレベルの場合は、通常のカレントミラー差動型の定電圧電源回路として動作し、参照電圧ＶＲＷＲと同じ電圧を出力する。ライトアンプ電源生成回路としては、さらに単独にライトオーバードライブ信号ＶＲＷＯＤＶに制御されたオーバードライブトランジスタＰ６からライトオーバードライブ電圧ＶＥＸＴを出力節点ＶＲＷに出力することもできる。

このライトアンプ電源生成回路を使用した場合のｔＲＣＤミニマムにおける書き込み動作を、図１０を参照して説明する。ここでは例えば図９のライトアンプ電源生成回路からの出力電圧ＶＲＷを図５のライトアンプ６の電源ＶＲＷに供給するものとする。初期状態としては、制御信号ＶＲＷ０６、０７ともロウレベル、ライトオーバードライブ信号ＶＲＷＯＤＶはハイレベル、出力節点はフローティング状態であり、前のサイクルの電圧を保持している。

書き込み動作波形としては、ワード線ＷＬ、センスオーバードライブ信号ＯＤＶ、センスイネーブル信号ＳＥ、ラスタイムアウト信号ＲＴＯ、ライトイネーブル信号ＷＡＥ、ライトオーバードライブ信号ＶＲＷＯＤＶ、制御信号ＶＲＷ０６、制御信号ＶＲＷ０７、制御節点ＶＲＷＤＧ、ライトアンプ電源回路の出力ＶＲＷ、カラム選択スイッチＹＳＷ、センスアンプ電源回路の節点ＶＤＬ及びビット線対ＢＩＴＴ／Ｎを示す。ビット線対ＢＩＴＴ／Ｎの実線はセンスアンプ近傍のビット線、破線は遠端のビット線を示す。

選択されたワード線ＷＬが活性化され、ビット線対ＢｉｔＴ／Ｎにメモリセルに記憶されたデータのハイ、ロウにより小さな電圧差が生じる。ここではメモリセルデータはロウとし、ビット線対ＢｉｔＴ／Ｎの波形を示す。センスオ-バードライブ信号ＯＤＶ、センスイネーブル信号ＳＥによりセンスアンプの高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）に電源が供給される。高電源電圧（ＳＡＰ）としてはセンスオ-バードライブ信号ＯＤＶにより外部電源電圧ＶＥＸＴが供給される。低電源電圧（ＳＡＮ）にはＧＮＤが供給される。センスアンプに供給された高電源電圧（ＳＡＰ）／低電源電圧（ＳＡＮ）によりセンスアンプはビット線対ＢｉｔＴ／Ｎを急激に増幅する。

ライトイネーブル信号ＷＡＥが活性化され、ライトオーバードライブ信号ＶＲＷＯＤＶが活性化される。ライトアンプ電源生成回路からオーバードライブ電圧ＶＥＸＴがライトアンプ６に供給される。カラム選択スイッチＹＳＷが選択され、ビット線対ＢＩＴＴ／Ｎ及びセンスアンプにライトデータが書き込まれる。このときのライトデータのハイレベルはＶＥＸＴであり、カラム選択スイッチＹＳＷのゲート電圧もＶＥＸＴであることからＶＥＸＴ−Ｖｔｎがビット線に書き込まれる。このようにセンスアンプがオーバードライブされている状態ではライトアンプの電源もオーバードライブされる。さらにライトイネーブル信号ＷＡＥにより制御信号０６、０７がハイレベルになる。制御信号０７によりトランジスタＮ１がオンし、制御節点ＶＲＷＤＧがロウレベルでドライバートランジスタＰ５からもオーバードライブ電圧ＶＥＸＴが供給される。

センスアンプ近傍のビット線対ＢｉｔＴ／Ｎの増幅がほぼ完了した時点で、センスオーバードライブＯＤＶが非活性化される。ライトオーバードライブＶＲＷＯＤＶ、制御信号０７も非活性化される（この非活性化タイミングは、後述する信号ＲＴＯで非活性化されてもよい）。センスアンプの高電圧電源ＳＡＰは内部電圧ＶＤＬに変化する。ライトアンプへの電源はオーバードライブトランジスタＰ６がオフし、カレントミラー差動増幅回路部のトランジスタＰ１，Ｐ２がオンされ、通常のカレントミラー差動型の定電圧電源回路として機能することで、出力として電圧ＶＲＷを出力する。

これ以降のライトデータのハイレベルはライトアンプ電源生成回路の出力電圧ＶＲＷとなる。ここでライトアンプ電源生成回路の参照電圧ＶＲＷＲを内部電圧ＶＤＬとし、出力電圧ＶＲＷ＝内部電圧ＶＤＬと設定することで、センスアンプの高電圧電源ＳＡＰと書き込みレベルを同じにできる。この状態のカラム選択スイッチＹＳＷが切り替りことで連続書き込み動作が行われる。しかし連続書き込み動作が行われても書き込みレベルが内部電圧ＶＤＬであり、ビット線の過昇圧は発生しない。

このようにセンス初期のオーバードライブに対応する期間の書き込みサイクルにおいてはオーバードライブ電圧による書き込み動作とし、センスオーバードライブが終了した後の書き込みサイクルにおいては内部電圧ＶＤＬによる書き込み動作とする。センスオーバードライブ期間にはセンスアンプに内部電圧ＶＤＬよりも高いオーバードライブ電圧が供給されることからオーバードライブ電圧による書き込み動作とする。センスアンプ、ライトアンプからオーバードライブ電圧が供給されるが、この時点では遠端のビット線対は増幅途中であり、遠端のビット線対の増幅のために電荷が消費されることからビット線の過昇圧は発生しない。センスオーバードライブが終了した後においては内部電圧ＶＤＬによる書き込み動作とする。そのため連続書き込み動作であっても、書き込み電圧が内部電圧ＶＤＬであることからビット線の過昇圧は発生しない。このように書き込みサイクルによって書き込みデータのハイレベル電圧を異ならせている。

また、このライトオーバードライブ信号ＶＲＷＯＤＶ及び制御信号０７は、センスオーバードライブ信号ＯＶＤではなく、図１０において破線で示す信号ＲＴＯにより活性／非活性化されてもよい。ライトオーバードライブ信号ＶＲＷＯＤＶはライトイネーブル信号ＷＡＥとセンスオーバードライブ信号ＯＤＶ、又はライトイネーブル信号ＷＡＥとラスタイムアウト信号ＲＴＯにより活性／非活性化されてもよい。さらにビット線の電位が、メモリセルからのデータを増幅しているかどうかをモニターした信号とライトイネーブル信号ＷＡＥにより活性／非活性化されてもよい。

信号ＲＴＯはRas-Time-Outと呼ばれている信号である。メモリセルのデータがリストアされ、リフレッシュが完了したのでＲＡＳ信号を非活性にしてもよいという信号である。つまりこの信号はセンスアンプからもっとも遠くのビット線においても十分な増幅が行われた時点で発生される信号である。従って信号ＲＴＯが発生される以前は遠端のビット線がまだ十分増幅されていないことになる。従ってオーバードライブ書き込み動作を行ってもオーバードライブの電荷はビット線の増幅に使用され、ビット線の過昇圧は発生しない。一方信号ＲＴＯが発生された以降は、遠端のビット線が十分増幅され内部電圧ＶＤＬに昇圧されていることになる。従ってオーバードライブ書き込み動作を行うと、オーバードライブの電荷はビット線を過昇圧することになる。このようにライトオーバードライブＶＲＷＯＤＶは、信号ＲＴＯで非活性化しても、ビット線の過昇圧は発生しない。

さらに、ここでのライトオーバードライブ信号ＶＲＷＯＤＶ及び制御信号０７は、極性は反転しているが、ともに書き込み用のオーバードライブ電圧を発生させる信号である。そのために制御信号０７も１つのライトオーバードライブ信号である。従って制御信号０７をセンスオーバードライブ信号ＯＶＤで非活性化し、カレントミラー差動型の定電圧電源回路としてスタンバイさせた後に、ライトオーバードライブＶＲＷＯＤＶを非活性化することも出来る。このように２つの書き込み用のオーバードライブ機構を備えることでライトオーバードライブの強弱を自由に設定できる利点がある。勿論ライトオーバードライブ信号ＶＲＷＯＤＶとライトオーバードライブトランジスタＰ６を省略しドライバートランジスタＰ５のみとすることもできる。またライトオーバードライブを停止するタイミングはセンスオーバードライブ信号ＯＶＤが非活性化以降で、ＲＴＯが発生タイミングまでの間であれば自由に設定できる。

図１１にライトアンプ電源生成回路の第２の実施例を示す。第２のライトアンプ電源生成回路は、図９に示した第１のライトアンプ電源生成回路の差動トランジスタ部にレギューレータトランジスタＰ９を付加した電源回路である。レギューレータトランジスタＰ９はそのソースを差動トランジスタＰ３のソースに、ゲートを第２の参照電圧ＶＲＷＲ２に、ドレインを差動トランジスタＰ３のドレインに接続される。レギューレータトランジスタＰ９は、差動トランジスタＰ３と並列に接続され、２つのトランジスタにより基準電圧側を構成する。レギューレータトランジスタＰ９以外の構成素子は図９と同様であり、同じ符号を付しその説明を省略する。また動作としては付加されたレギューレータトランジスタＰ９とトランジスタＰ３のゲートに入力される参照電圧により、任意の出力電圧ＶＲＷが生成できることは容易に理解できることから、その説明は省略する。

図１２にライトアンプ電源生成回路の第３の実施例を示す。第３のライトアンプ電源生成回路は、図１１に示した第２のライトアンプ電源生成回路のレギューレータトランジスタＰ９に、その接続／非接続を制御するトランジスタＰ１０を直列接続した電源回路である。接続制御トランジスタＰ１０はそのソースを差動トランジスタＰ３のソースに、ゲートを接続信号ＶＲＷＯＮに、ドレインをレギューレータトランジスタＰ９のソースに接続される。接続制御ランジスタＰ１０は、レギューレータトランジスタＰ９を接続するかどうかを制御する。接続制御トランジスタＰ１０以外の構成素子は図１１と同様であり、同じ符号を付しその説明を省略する。また動作も容易に理解できることから、その説明は省略する。

次にライトアンプ電源生成回路に使用される参照電圧を生成する参照電圧生成回路の実施例を示す。参照電圧生成回路は差動増幅回路を基本とし、内部電圧ＶＤＬから定電圧ＶＲＷ２を生成する。図１３には、定電圧（ＶＤＬ＋Ｖｔｎ）を生成する第１の参照電圧生成回路、図１４には、定電圧（ＶＤＬ＋２Ｖｔｎ）を生成する第２の参照電圧生成回路を示す。

図１３の第１の参照電圧生成回路は、差動アンプＡＭＰと、トランジスタＰ１１、Ｎ２と、電流源ｉ２から構成される。差動アンプＡＭＰは基準入力を内部電圧ＶＤＬとし、比較判定される入力をトランジスタＮ２と電流源ｉ２との節点とし、トランジスタＰ１１のゲートに出力する。トランジスタＰ１１のソースは電源ＶＥＸＴに、ゲートは差動増幅回路ＡＭＰの出力に、ドレインは出力ＶＲＷＲに接続される。トランジスタＮ２のドレインとゲートは出力ＶＲＷＲに、ソースは差動増幅回路ＡＭＰの１つの入力及び電流源ｉ１に接続される。電流源ｉ１の一端はトランジスタＮ２のソース及び差動増幅回路ＡＭＰの１つの入力に、他端は接地電圧に接続される。第１の参照電圧生成回路は、内部電圧ＶＤＬとトランジスタＮ２と電流源ｉ２との節点電圧を比較し、出力ＶＲＷＲ＝ＶＤＬ＋Ｖｔｎを出力する。ここでＶｔｎはトランジスタＮ２の閾値電圧である。

図１４の第２の参照電圧生成回路は、図１３における第１の参照電圧生成回路のトランジスタを多段積にし、トランジスタＮ２，Ｎ３で構成したものである。トランジスタＮ３のドレインとゲートはトランジスタＮ２のソースに、ソースは差動増幅回路ＡＭＰの１つの入力及び電流源ｉ１に接続される。他の構成素子の接続は第１の参照電圧生成回路と同様である。第２の参照電圧生成回路は、内部電圧ＶＤＬとトランジスタＮ２と電流源ｉ２との節点電圧を比較し、出力ＶＲＷＲ＝ＶＤＬ＋２Ｖｔｎを出力する。トランジスタＮ２、Ｎ３は同一の閾値電圧Ｖｔｎを備えたトランジスタである。
本発明における連続書き込みは、センスアンプがオーバードライブされている期間、又はビット線対のレベルが十分増幅されまでの期間はオーバードライブ方式の書き込み動作とする。ライトオーバードライブ信号をセンスオーバードライブ信号又は信号ＲＴＯにより非活性化させることを特徴とする。さらにこれらを構成するためのライトアンプ電源生成回路及び定電圧生成回路を提供する。本願の構成とすることで連続書き込みによるビット線の過昇圧、センス動作の誤動作が防止できる。ビット線を過昇圧させないオーバードライブ書き込み方法、ライトアンプ電源生成回路及びこれらを備えた半導体記憶装置が得られる。

以上、実施例につき詳述したが、本願は前記実施例に限定されるものではなく、種々変更して実施することが可能である。これらの組み合わせは限定されることなく、任意に組み合わせて適用することが可能である。本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。

半導体記憶装置の第１の概略ブロック図である。 半導体記憶装置の第２の概略ブロック図である。 ライトアンプＷＡＭＰの回路図である。 センスアンプＳＡとカラム選択スイッチＹＳＷの回路図である。 書き込み動作を説明するための概略回路ブロック図である。 従来例の書き込み動作における動作波形図である。 本願のｔＲＣＤロングにおける書き込み動作波形図である。 本願のｔＲＣＤミニマムにおける書き込み動作波形図である。 本願のライトアンプ電源生成回路図である。 図９のライトアンプ電源生成回路を使用した書き込み動作波形図である。 第２のライトアンプ電源生成回路図である。 第３のライトアンプ電源生成回路図である。 第１の参照電圧生成回路図である。 第２の参照電圧生成回路図である。

符号の説明

１ メモリセルアレイ
２ ワードドライバー（列）（ＷＤ）
３ センスアンプ（列）（ＳＡ）
４ カラム選択スイッチ（ＹＳＷ）
５ ＩＯ選択スイッチ
６ ライトアンプ（ＷＡＭＰ、ＤＡＭＰ）
７ センスアンプ電源回路
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｎ１、Ｎ２、Ｎ３ トランジスタ
ＩＮＶ１ インバータ回路
ｉ１、ｉ２ 電流源
ＡＭＰ 差動増幅回路

Claims (14)

1. 半導体記憶装置において、ライトアンプの電源電圧として、ライトオーバードライブ信号が活性化された状態の書き込みサイクルにおいては第１の電圧を供給し、前記ライトオーバードライブ信号が非活性化された状態の書き込みサイクルにおいては第２の電圧を供給するライトアンプ電源生成回路を備えたことを特徴とする半導体記憶装置。
2. 前記第２の電圧はメモリセルに書き込まれるハイレベル電圧であり、前記第１の電圧は前記第２の電圧より高いことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ライトオーバードライブ信号は、ライトイネーブル信号の活性化により活性化され、メモリセルに記憶されたデータに従って増幅されるビット線対が増幅終了するまでの期間内に非活性化されることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記ライトオーバードライブ信号は、センスオーバーライト信号及びライトイネーブル信号の活性化により活性化され、センスオーバードライブ信号の非活性化により非活性化されることを特徴とする請求項２に記載の半導体記憶装置。
5. 前記ライトオーバードライブ信号は、ラスタイムアウト信号及びライトイネーブル信号の活性化により活性化され、ラスタイムアウト信号の非活性化により非活性化されることを特徴とする請求項２に記載の半導体記憶装置。
6. 前記ライトアンプ電源生成回路は、カレントミラートランジスタと、それぞれ参照電圧と出力電圧とが入力される差動入力トランジスタと、ドライバートランジスタとを備え、前記カレントミラートランジスタ及びドライバートランジスタのゲート電圧を制御することを特徴とする請求項２に記載の半導体記憶装置。
7. 前記参照電圧が入力される差動入力トランジスタに、さらに並列にレギューレータトランジスタを備え、前記レギューレータトランジスタのゲートには第２の参照電圧が入力されることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記レギューレータトランジスタに、さらに直列に接続制御トランジスタを備え、前記接続制御トランジスタのゲートには接続制御信号が入力されることを特徴とする請求項７に記載の半導体記憶装置。
9. オーバードライブ書き込み方法において、それぞれの書き込みサイクルにおけるライトアンプからの書き込みハイレベルをメモリセルに記憶されたデータに従って増幅されるビット線対の増幅状態に応じて異ならせることを特徴とするオーバードライブ書き込み方法。
10. 前記書き込みハイレベルは、ビット線対が増幅途中の書き込みサイクルにおいては第１の電圧とし、前記ビット線対が増幅終了後の書き込みサイクルにおいては第２の電圧とすることを特徴とする請求項９に記載のオーバードライブ書き込み方法。
11. 前記第２の電圧はメモリセルに書き込まれるハイレベル電圧であり、前記第１の電圧は前記第２の電圧より高いことを特徴とする請求項１０に記載のオーバードライブ書き込み方法。
12. 書き込みハイレベルを前記第１の電圧とする書き込から前記第２の電圧とする書き込への切り替えは、センスオーバードライブ信号の非活性化に同期して行うことを特徴とする請求項１１に記載のオーバードライブ書き込み方法。
13. 書き込みハイレベルを前記第１の電圧とするオーバードライブ書き込から前記第２の電圧とする書き込への切り替えは、ラスタイムアウト信号により行うことを特徴とする請求項１１に記載のオーバードライブ書き込み方法。
14. 請求項９乃至１３に記載のいずれかのオーバードライブ書き込み方法で書き込み動作することを特徴とする半導体記憶装置。
    

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