JPH10255470A - 半導体記憶装置及びシステム - Google Patents

Abstract

(57)【要約】 【課題】 その低コスト化を阻害することなく、ＢＳＧ
方式を採るシンクロナスＤＲＡＭ等の高速化を図り、こ
れを含むコンピュータ等の高速化を図る。 【解決手段】 電源電圧ＶＤＤ及び接地電位ＶＳＳその
動作電源とし、かつ相補ビット線Ｂ０＊における読み出
し信号の増幅後の到達電位が内部電圧ＶＤＬ及びＶＳＬ
とされるＢＳＧ方式を採るシンクロナスＤＲＡＭ等にお
いて、ライトアンプから相補共通データ線ＣＤ０＊を介
してメモリアレイの選択メモリセルに供給される書き込
み信号のハイレベル及びロウレベルの到達電位を、所定
期間だけそれぞれ電源電圧ＶＤＤ及び接地電位ＶＳＳと
し、あるいはセンスアンプに対するコモンソース線ＣＳ
Ｐ及びＣＳＮの電位を、所定期間だけそれぞれ電源電圧
ＶＤＤ及び接地電位ＶＳＳとすることで、相補ビット線
Ｂ０＊における書き込み信号の実質的な到達振幅を相補
ビット線Ｂ０＊における読み出し信号の増幅後の到達振
幅よりも大きくして、言わばオーバードライブ書き込み
を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置及
びシステムに関し、例えば、ＢＳＧ（ブーステッド・セ
ンス・グラウンド）方式を採るシンクロナスＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）及びこ
れを含むコンピュータシステムならびにその高速化に利
用して特に有効な技術に関するものである。

【０００２】

【従来の技術】直交して配置される所定数のワード線及
び相補ビット線ならびにこれらのワード線及び相補ビッ
ト線の交点に格子状に配置される多数のダイナミック型
メモリセルを含むメモリアレイをその基本構成要素と
し、所定のクロック信号に従って同期動作するいわゆる
シンクロナスＤＲＡＭがある。また、このようなシンク
ロナスＤＲＡＭを、例えばディスプレイ制御のためのフ
レームメモリとして含むコンピュータシステムがある。

【０００３】一方、シンクロナスＤＲＡＭ等の高速化・
低消費電力化を図る一つの手段として、ビット線におけ
る読み出し信号の増幅後のハイレベル及びロウレベル
を、電源電圧ＶＤＤより所定値だけ低い電位ＶＤＬある
いは接地電位ＶＳＳより所定値だけ高い電位ＶＳＬとす
るいわゆるＢＳＧ方式が知られている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、ＢＳＧ方式を採るシンクロナスＤＲＡ
Ｍを開発し、次のような問題点に直面した。すなわち、
このシンクロナスＤＲＡＭは、図１０に例示されるよう
に、ＮチャンネルＭＯＳＦＥＴ（金属酸化物半導体型電
界効果トランジスタ。この明細書では、ＭＯＳＦＥＴを
して絶縁ゲート型電界効果トランジスタの総称とする）
Ｎ２及びＰチャンネルＭＯＳＦＥＴＰ２あるいはＮチャ
ンネルＭＯＳＦＥＴＮ３及びＰチャンネルＭＯＳＦＥＴ
Ｐ３からなる一対のＣＭＯＳ（相補型ＭＯＳ）インバー
タが交差結合されてなる単位増幅回路を含むセンスアン
プＳＡを備える。また、センスアンプＳＡの各単位増幅
回路は、コモンソース線ＣＳＰ及びＣＳＮにそれぞれ所
定の内部電圧ＶＤＬ及びＶＳＬが供給されることにより
選択的に動作状態とされ、メモリアレイＭＡＲＹの選択
ワード線に結合された所定数のメモリセルから相補ビッ
ト線Ｂ０＊（ここで、例えば非反転ビット線Ｂ０Ｔ及び
反転ビット線Ｂ０Ｂを合わせて相補ビット線Ｂ０＊のよ
うに＊を付して表す。また、それが有効とされるとき選
択的にハイレベルとされるいわゆる非反転信号等につい
てはその名称の末尾にＴを付して表し、それが有効とさ
れるとき選択的にロウレベルとされるいわゆる反転信号
等についてはその名称の末尾にＢを付して表す。以下同
様）等を介して出力される微小読み出し信号を増幅し
て、内部電圧ＶＤＬをハイレベルとし内部電圧ＶＳＬを
ロウレベルとするＢＳＧレベルの２値読み出し信号とす
る。

【０００５】上記シンクロナスＤＲＡＭにおいて、相補
ビット線Ｂ０＊等における２値読み出し信号のハイレベ
ルとなる電位ＶＤＬは、電源電圧ＶＤＤを例えば＋３．
３Ｖ（ボルト）とするとき、例えば＋２．５Ｖとされ、
そのロウレベルとなる電位ＶＳＬは例えば＋０．８Ｖと
される。つまり、このシンクロナスＤＲＡＭでは、その
動作電源となる電源電圧ＶＤＤ及び接地電位ＶＳＳの電
位差が３．３Ｖであるにもかかわらず、各相補ビット線
における２値読み出し信号の到達振幅が１．７Ｖに圧縮
されるため、シンクロナスＤＲＡＭの微細化・高集積化
を図ることができるとともに、相補ビット線のレベル変
化を高速化してシンクロナスＤＲＡＭの高速化を図り、
相補ビット線の負荷容量に対するチャージ電流を削減し
てシンクロナスＤＲＡＭの低消費電力化を図ることがで
きるものとされる。

【０００６】一方、メモリアレイＭＡＲＹの選択メモリ
セルに対する書き込み動作は、ライトアンプＷＡの単位
ライトアンプＵＷＡ０等を構成するＰチャンネルＭＯＳ
ＦＥＴＰＥ及びＰＦならびにＮチャンネルＭＯＳＦＥＴ
ＮＪ及びＮＫから、相補共通データ線ＣＤ０＊等ならび
に図示されないＹスイッチＹＳのスイッチＭＯＳＦＥＴ
を介して行われ、相補共通データ線ＣＤ０＊等における
書き込み信号のハイレベル及びロウレベルの到達電位
は、図１１に例示されるように、それぞれ上記内部電圧
ＶＤＬ及びＶＳＬとされる。周知のように、ＭＯＳＦＥ
Ｔの微細化・低電圧化は、必ずしもそのしきい値電圧の
スケーリングには結びつかない。したがって、ＢＳＧ方
式を採ることによりシンクロナスＤＲＡＭの高速化・低
消費電力化を図ろうとすると、読み出し信号及び書き込
み信号の振幅圧縮によってシンクロナスＤＲＡＭの読み
出し動作及び書き込み動作が遅くなり、そのアクセスタ
イムが長くなる。また、これに対処するためにＭＯＳＦ
ＥＴの低Ｖｔｈ化を図ろうとすると、不純物の打ち込み
量制御のためにフォトマスクの所要数が増え、製造工程
が増えて、シンクロナスＤＲＡＭの低コスト化が阻害さ
れる。

【０００７】この発明の目的は、その低コスト化を阻害
することなく、ＢＳＧ方式を採るシンクロナスＤＲＡＭ
等の高速化を図り、シンクロナスＤＲＡＭを含むコンピ
ュータシステム等の高速化を図ることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、第１及び第２の電源電圧をそ
の動作電源としかつＢＳＧ方式を採るシンクロナスＤＲ
ＡＭ等において、ライトアンプから相補共通データ線を
介してメモリアレイの選択メモリセルに供給される書き
込み信号のハイレベル及びロウレベルの到達電位を、所
定期間だけそれぞれ第１及び第２の電源電圧電位とし、
あるいはセンスアンプに対する第１及び第２コモンソー
ス線の電位を、所定期間だけそれぞれ第１及び第２の電
源電圧電位とすることで、ビット線における書き込み信
号の実質的な到達振幅を読み出し信号の増幅後の到達振
幅よりも大きくして、言わばオーバードライブ書き込み
を行う。

【００１０】上記手段によれば、ＢＳＧ方式による微細
化・低消費電力化を享受しつつ、しかもその低コスト化
を阻害することなく、ＢＳＧ方式を採るシンクロナスＤ
ＲＡＭ等の書き込み動作を高速化することができ、これ
によってシンクロナスＤＲＡＭを含むコンピュータシス
テム等の高速化を図ることができる。

【００１１】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭの一実施例のブロック図が示され
ている。同図をもとに、まずこの実施例のシンクロナス
ＤＲＡＭの構成及び動作の概要について説明する。な
お、図１の各ブロックを構成する回路素子は、公知のＭ
ＯＳＦＥＴ集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板上に形成される。

【００１２】図１において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、４個のバンクＢＮＫ
０〜ＢＮＫ３を備え、これらのバンクのそれぞれは、そ
のレイアウト面積の大半を占めて配置されるメモリアレ
イＭＡＲＹと、直接周辺回路となるロウアドレスデコー
ダＲＤ，センスアンプＳＡ，カラムアドレスデコーダＣ
ＤならびにライトアンプＷＡ及びメインアンプＭＡとを
備える。

【００１３】バンクＢＮＫ０〜ＢＮＫ３を構成するメモ
リアレイＭＡＲＹは、図の垂直方向に平行して配置され
る所定数のワード線と、水平方向に平行して配置される
所定組の相補ビット線とをそれぞれ含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミ
ック型メモリセルがそれぞれ格子状に配置される。な
お、メモリアレイＭＡＲＹの具体的構成及び動作につい
ては、後で詳細に説明する。

【００１４】バンクＢＮＫ０〜ＢＮＫ３のメモリアレイ
ＭＡＲＹを構成するワード線は、その下方において対応
するロウアドレスデコーダＲＤに結合され、択一的に選
択状態とされる。各バンクのロウアドレスデコーダＲＤ
には、ロウアドレスレジスタＲＡから１１ビットの内部
アドレス信号Ｘ０〜Ｘ１０が共通に供給され、タイミン
グ発生回路ＴＧから内部制御信号ＲＧが供給される。ロ
ウアドレスレジスタＲＡには、アドレスバッファＡＢを
介してＸアドレス信号ＡＸ０〜ＡＸ１０が供給され、タ
イミング発生回路ＴＧから内部制御信号ＲＬが供給され
る。また、アドレスバッファＡＢには、外部のアクセス
装置からアドレス入力端子Ａ０〜Ａ１０を介してＸアド
レス信号ＡＸ０〜ＡＸ１０ならびにＹアドレス信号ＡＹ
０〜ＡＹ８が時分割的に供給され、アドレス入力端子Ａ
１１及びＡ１２を介して２ビットのバンクアドレス信号
ＢＡ０及びＢＡ１が供給される。

【００１５】アドレスバッファＡＢは、アドレス入力端
子Ａ０〜Ａ１０を介して時分割的に入力されるＸアドレ
ス信号ＡＸ０〜ＡＸ１０ならびにＹアドレス信号ＡＹ０
〜ＡＹ８と、アドレス入力端子Ａ１１及びＡ１２を介し
て入力されるバンクアドレス信号ＢＡ０及びＢＡ１を取
り込み、ロウアドレスレジスタＲＡ，カラムアドレスカ
ウンタＣＣ，バンクアドレスレジスタＢＡ，データ入出
力選択回路ＤＳならびに図示されないモードレジスタＭ
Ｒに伝達する。バンクアドレスレジスタＢＡには、さら
にタイミング発生回路ＴＧから内部制御信号ＢＬが供給
され、データ入出力選択回路ＤＳには図示されない内部
制御信号ＢＣが供給される。

【００１６】バンクアドレスレジスタＢＡは、アドレス
入力端子Ａ１１及びＡ１２からアドレスバッファＡＢを
介して入力されるバンクアドレス信号ＢＡ０及びＢＡ１
を内部制御信号ＢＬに従って取り込み、保持するととも
に、内部バンクアドレス信号Ｂ０及びＢ１としてバンク
選択回路ＢＳに伝達する。

【００１７】バンク選択回路ＢＳは、バンクアドレスレ
ジスタＢＡから伝達される内部バンクアドレス信号Ｂ０
及びＢ１をデコードして、対応するバンク選択信号ＢＳ
０〜ＢＳ３を所定のタイミングで択一的にハイレベルと
する。これらのバンク選択信号ＢＳ０〜ＢＳ３は、対応
するバンクＢＮＫ０〜ＢＮＫ３にそれぞれ供給され、そ
の周辺回路たるロウアドレスデコーダＲＤ，カラムアド
レスデコーダＣＤ，センスアンプならびにライトアンプ
ＷＡ及びメインアンプＭＡ等を選択的に動作状態とする
ための駆動選択信号として用いられる。

【００１８】ロウアドレスレジスタＲＡは、アドレスバ
ッファＡＢから伝達されるＸアドレス信号ＡＸ０〜ＡＸ
１０を内部制御信号ＲＬに従って取り込み、保持すると
ともに、これらのＸアドレス信号をもとに内部アドレス
信号Ｘ０〜Ｘ１０を形成し、バンクＢＮＫ０〜ＢＮＫ３
のロウアドレスデコーダＲＤに供給する。

【００１９】バンクＢＮＫ０〜ＢＮＫ３のロウアドレス
デコーダＲＤは、内部制御信号ＲＧがハイレベルとされ
かつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベ
ルとされることでそれぞれ選択的に動作状態とされ、ロ
ウアドレスレジスタＲＡから供給される内部アドレス信
号Ｘ０〜Ｘ１０をデコードして、対応するメモリアレイ
ＭＡＲＹの指定されたワード線を択一的に選択状態とす
る。

【００２０】次に、バンクＢＮＫ０〜ＢＮＫ３のメモリ
アレイＭＡＲＹを構成する相補ビット線は、その左方に
おいて対応するセンスアンプＳＡに結合される。各バン
クのセンスアンプＳＡには、対応するカラムアドレスデ
コーダＣＤから図示されないｐ＋１ビットのビット線選
択信号ＹＳ０〜ＹＳｐがそれぞれ供給され、タイミング
発生回路ＴＧから内部制御信号ＰＡ及びＰＣが共通に供
給される。また、各バンクのカラムアドレスデコーダＣ
Ｄには、カラムアドレスカウンタＣＣから９ビットの内
部アドレス信号Ｙ０〜Ｙ８が共通に供給され、タイミン
グ発生回路ＴＧから内部制御信号ＣＧが共通に供給され
る。カラムアドレスカウンタＣＣには、前記アドレスバ
ッファＡＢからＹアドレス信号ＡＹ０〜ＡＹ８が供給さ
れるとともに、タイミング発生回路ＴＧから内部制御信
号ＣＬが供給される。

【００２１】カラムアドレスカウンタＣＣは、図示され
ない内部制御信号ＣＵに従って歩進動作を行うバイナリ
ーカウンタを含む。このカウンタは、アドレスバッファ
ＡＢから供給されるＹアドレス信号ＡＹ０〜ＡＹ８を内
部制御信号ＣＬに従って取り込み、保持する。また、こ
れらのＹアドレス信号ＡＹ０〜ＡＹ８を初期値として内
部制御信号ＣＵに従った歩進動作を行い、内部アドレス
信号Ｙ０〜Ｙ８を順次形成して、各バンクのカラムアド
レスデコーダＣＤに供給する。

【００２２】このとき、各バンクのカラムアドレスデコ
ーダＣＤは、内部制御信号ＣＧがハイレベルとされかつ
対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルと
されることでそれぞれ選択的に動作状態とされ、カラム
アドレスカウンタＣＣから供給される内部アドレス信号
Ｙ０〜Ｙ８をデコードして、ビット線選択信号ＹＳ０〜
ＹＳｐの対応するビットを択一的にハイレベルとする。

【００２３】データ入出力選択回路ＤＳは、アドレスバ
ッファＡＢから供給されるアドレス信号Ａ１１及びＡ１
２つまりバンクアドレス信号ＢＡ０及びＢＡ１を内部制
御信号ＢＣに従って取り込み、保持するとともに、これ
らのバンクアドレス信号をデコードして、データ入出力
回路ＩＯに対するデータ選択信号ＤＳ０〜ＤＳ３の対応
するビットを所定のタイミングで択一的にハイレベルと
する。

【００２４】バンクＢＮＫ０〜ＢＮＫ３のセンスアンプ
ＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対応
して設けられる所定数の単位回路を含み、これらの単位
回路のそれぞれは、Ｎチャンネル型の３個のプリチャー
ジＭＯＳＦＥＴが直並列結合されてなるビット線プリチ
ャージ回路と、一対のＣＭＯＳインバータが交差結合さ
れてなる単位増幅回路と、Ｎチャンネル型の一対のスイ
ッチＭＯＳＦＥＴとを含む。このうち、各単位回路のビ
ット線プリチャージ回路を構成するプリチャージＭＯＳ
ＦＥＴは、内部制御信号ＰＣがハイレベルとされること
で選択的にかつ一斉にオン状態となり、対応するメモリ
アレイＭＡＲＹの各相補ビット線の非反転及び反転信号
線を中間電位ＨＶにプリチャージする。

【００２５】一方、各単位回路の単位増幅回路は、内部
制御信号ＰＡがハイレベルとされかつ対応するバンク選
択信号ＢＳ０〜ＢＳ３がハイレベルとされることで選択
的にかつ一斉に動作状態とされ、各メモリアレイＭＡＲ
Ｙの選択ワード線に結合される所定数のメモリセルから
対応する相補ビット線を介して出力される微小読み出し
信号をそれぞれ増幅して、所定の２値読み出し信号とす
る。

【００２６】さらに、各単位回路のスイッチＭＯＳＦＥ
Ｔは、対応するビット線選択信号ＹＳ０〜ＹＳｐのハイ
レベルを受けて１６組ずつ選択的にオン状態となり、対
応するメモリアレイＭＡＲＹの対応する１６組の相補ビ
ット線と相補共通データ線ＣＤ０＊〜ＣＤ１５＊との間
を選択的に接続状態とする。

【００２７】この実施例において、シンクロナスＤＲＡ
Ｍは、例えば＋３．３Ｖの電源電圧ＶＤＤ（第１の電源
電圧）と０Ｖつまり接地電位ＶＳＳ（第２の電源電圧）
とをその動作電源とする。また、シンクロナスＤＲＡＭ
はＢＳＧ方式を採り、センスアンプＳＡの単位増幅回路
には、コモンソース線ＣＳＰ及びＣＳＮを介して、それ
ぞれ例えば＋２．５Ｖ（第１の電位）及び＋０．８Ｖ
（第２の電位）とされる内部電圧ＶＤＬ及びＶＳＬが動
作電源として供給される。このため、各相補ビット線に
おける読み出し信号の増幅後の到達振幅はＶＤＬ−ＶＳ
Ｌつまり１．７Ｖに圧縮され、これによって各相補ビッ
ト線のチャージ又はディスチャージ動作を高速化してシ
ンクロナスＤＲＡＭの読み出し動作を高速化し、各相補
ビット線のチャージ電流を削減してその低消費電力化を
図ることができる。センスアンプＳＡの具体的構成及び
動作については、後で詳細に説明する。

【００２８】相補共通データ線ＣＤ０＊〜ＣＤ１５＊
は、対応するライトアンプＷＡの各単単位ライトアンプ
の出力端子にそれぞれ結合されるとともに、対応するメ
インアンプＭＡの各単位メインアンプの入力端子にそれ
ぞれ結合される。

【００２９】バンクＢＮＫ０〜ＢＮＫ３のライトアンプ
ＷＡ及びメインアンプＭＡは、相補共通データ線ＣＤ０
＊〜ＣＤ１５＊に対応して設けられる１６個の単位ライ
トアンプ及び単位メインアンプをそれぞれ備える。ま
た、データ入出力回路ＩＯは、データ入出力端子Ｄ０〜
Ｄ１５に対応して設けられる１６個の入力バッファ及び
出力バッファと、書き込みデータ又は読み出しデータを
選択的に伝達する書き込みデータ選択回路及び読み出し
データ選択回路とを備える。

【００３０】バンクＢＮＫ０〜ＢＮＫ３のライトアンプ
ＷＡの各単位ライトアンプの入力端子は、書き込みデー
タバスＷＤＢ００〜ＷＤＢ０１５ないしＷＤＢ３０〜Ｗ
ＤＢ３１５を介して、データ入出力回路ＩＯの書き込み
データ選択回路の対応する出力端子にそれぞれ結合さ
れ、メインアンプＭＡの各単位メインアンプの出力端子
は、読み出しデータバスＲＤＢ００〜ＲＤＢ０１５ない
しＲＤＢ３０〜ＲＤＢ３１５を介して、データ入出力回
路ＩＯの読み出しデータ選択回路の対応する入力端子に
それぞれ結合される。データ入出力回路ＩＯの書き込み
データ選択回路の各入力端子ならびに読み出しデータ選
択回路の各出力端子は、対応するデータ入出力端子Ｄ０
〜Ｄ１５にそれぞれ共通結合される。

【００３１】ライトアンプＷＡの各単位ライトアンプに
は、タイミング発生回路ＴＧから内部制御信号ＷＧＰ及
びＷＧが共通に供給され、メインアンプＭＡの各単位メ
インアンプには図示されない内部制御信号ＲＰが共通に
供給される。また、データ入出力回路ＩＯの書き込みデ
ータ選択回路及び読み出しデータ選択回路には、データ
入出力選択回路ＤＳからデータ選択信号ＤＳ０〜ＤＳ３
が供給され、その出力バッファには、内部制御信号ＯＣ
が共通に供給される。

【００３２】データ入出力回路ＩＯの各入力バッファ
は、シンクロナスＤＲＡＭが書き込みモードで選択状態
とされるとき、アクセス装置からデータ入出力端子Ｄ０
〜Ｄ１５を介して入力される１６ビットの書き込みデー
タを取り込み、保持する。このとき、データ入出力回路
ＩＯの書き込みデータ選択回路は、各入力バッファから
供給される書き込みデータをデータ選択信号ＤＳ０〜Ｄ
Ｓ３に従って選択的に書き込みデータバスＷＤＢ００〜
ＷＤＢ０１５ないしＷＤＢ３０〜ＷＤＢ３１５に出力
し、指定されたバンクＢＮＫ０〜ＢＮＫ３のライトアン
プＷＡに伝達する。また、ライトアンプＷＡの各単位ラ
イトアンプは、内部制御信号ＷＧＰ又はＷＧがハイレベ
ルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ３が
ハイレベルとされることで選択的に動作状態とされ、デ
ータ入出力回路ＩＯから書き込みデータバスＷＤＢ００
〜ＷＤＢ０１５ないしＷＤＢ３０〜ＷＤＢ３１５を介し
て伝達される書き込みデータを所定の相補書き込み信号
に変換した後、対応する相補共通データ線ＣＤ０＊〜Ｃ
Ｄ１５＊からセンスアンプＳＡを介して対応するメモリ
アレイＭＡＲＹの選択状態にある１６個のメモリセルに
書き込む。

【００３３】この実施例において、ライトアンプＷＡの
各単位ライトアンプにより形成される相補書き込み信号
は、そのハイレベル及びロウレベルの到達電位がそれぞ
れ所定期間だけ電源電圧ＶＤＤ及び接地電位ＶＳＳとさ
れ、いわゆるオーバードライブ書き込みが行われる。こ
の結果、この実施例のシンクロナスＤＲＡＭがＢＳＧ方
式を採るにもかかわらず、その書き込み動作が高速化さ
れ、これによってシンクロナスＤＲＡＭを含むコンピュ
ータシステムの高速化が図られる。ライトアンプＷＡの
具体的構成及び動作については、後で詳細に説明する。

【００３４】一方、バンクＢＮＫ０〜ＢＮＫ３のメイン
アンプＭＡの単位メインアンプは、シンクロナスＤＲＡ
Ｍが読み出しモードで選択状態とされるとき、内部制御
信号ＲＰがハイレベルとされかつ対応するバンク選択信
号ＢＳ０〜ＢＳ３がハイレベルとされることで選択的に
動作状態とされ、対応するメモリアレイＭＡＲＹの選択
された１６個のメモリセルから相補共通データ線ＣＤ０
＊〜ＣＤ１５＊を介して出力される読み出し信号をそれ
ぞれ増幅し、読み出しデータバスＲＤＢ００〜ＲＤＢ０
１５ないしＲＤＢ３０〜ＲＤＢ３１５を介してデータ入
出力回路ＩＯに伝達する。このとき、データ入出力回路
ＩＯの読み出しデータ選択回路は、バンクＢＮＫ０〜Ｂ
ＮＫ３のメインアンプＭＡから読み出しデータバスＲＤ
Ｂ００〜ＲＤＢ０１５ないしＲＤＢ３０〜ＲＤＢ３１５
を介して出力される読み出しデータをデータ選択信号Ｄ
Ｓ０〜ＤＳ３に従って選択し、出力バッファに伝達す
る。また、データ入出力回路ＩＯの各出力バッファは、
内部制御信号ＯＣのハイレベルを受けて選択的に動作状
態とされ、読み出しデータ選択回路から供給される読み
出しデータをデータ入出力端子Ｄ０〜Ｄ１５を介して出
力する。

【００３５】内部電圧発生回路ＶＧは、外部から供給さ
れる電源電圧ＶＤＤ及び接地電位ＶＳＳをもとに、内部
電圧ＶＤＬ及びＶＤＬならびに中間電位ＨＶを生成し、
シンクロナスＤＲＡＭの各部に供給する。特に制限され
ないが、電源電圧ＶＤＤは＋３．３Ｖとされ、内部電圧
ＶＤＬ及びＶＳＬならびに中間電位ＨＶは、それぞれ＋
２．５Ｖ及び＋０．８Ｖならびに＋１．６５Ｖとされ
る。

【００３６】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるチップ選択信
号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラ
ムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル
信号ＷＥＢならびに入出力マスク信号ＤＱＭと、クロッ
ク信号ＣＬＫ及びクロックイネーブル信号ＣＫＥとをも
とに上記各種内部制御信号を選択的に形成し、各部に供
給する。

【００３７】図２には、図１のシンクロナスＤＲＡＭに
含まれるメモリアレイＭＡＲＹ及びセンスアンプＳＡの
一実施例の部分的な回路図が示されている。同図をもと
に、シンクロナスＤＲＡＭに含まれるメモリアレイＭＡ
ＲＹ及びセンスアンプＳＡの具体的構成及び動作を説明
する。なお、以下の回路図において、そのチャネル（バ
ックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャ
ンネル型であって、矢印の付されないＮチャンネルＭＯ
ＳＦＥＴと区別して示される。

【００３８】図２において、メモリアレイＭＡＲＹは、
図の垂直方向に平行して配置されるｍ＋１本のワード線
Ｗ０〜Ｗｍと、水平方向に平行して配置されるｎ＋１組
の相補ビット線Ｂ０＊〜Ｂｎ＊とを含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
Ｃｓ及びアドレス選択ＭＯＳＦＥＴＱａからなる（ｍ＋
１）×（ｎ＋１）個のダイナミック型メモリセルが格子
状に配置される。メモリアレイＭＡＲＹの同一の行に配
置されるｎ＋１個のメモリセルのアドレス選択ＭＯＳＦ
ＥＴＱａのゲートは、対応するワード線Ｗ０〜Ｗｍにそ
れぞれ共通結合される。また、メモリアレイＭＡＲＹの
同一の列に配置されるｍ＋１個のメモリセルのアドレス
選択ＭＯＳＦＥＴＱａのドレインは、対応する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線に所定の規
則性をもって交互に結合される。メモリアレイＭＡＲＹ
を構成するすべてのメモリセルの情報蓄積キャパシタＣ
ｓの他方の電極には、中間電位ＨＶのプレート電圧が供
給される。

【００３９】次に、センスアンプＳＡは、メモリアレイ
ＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設け
られるｎ＋１個の単位回路を備え、これらの単位回路の
それぞれは、図２に例示されるように、Ｎチャンネル型
の３個のプリチャージＭＯＳＦＥＴＮ６〜Ｎ８が直並列
結合されてなるビット線プリチャージ回路と、Ｐチャン
ネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ
２ならびにＰチャンネルＭＯＳＦＥＴＰ３及びＮチャン
ネルＭＯＳＦＥＴＮ３からなる一対のＣＭＯＳインバー
タが互いに交差結合されてなる単位増幅回路と、Ｎチャ
ンネル型の一対のスイッチＭＯＳＦＥＴＮ４及びＮ５と
を含む。

【００４０】センスアンプＳＡの各単位回路のビット線
プリチャージ回路を構成するプリチャージＭＯＳＦＥＴ
Ｎ６〜Ｎ８のゲートには、タイミング発生回路ＴＧから
内部制御信号ＰＣが共通に供給され、プリチャージＭＯ
ＳＦＥＴＮ６及びＮ７の共通結合されたソースには、中
間電位ＨＶが供給される。これにより、プリチャージＭ
ＯＳＦＥＴＮ６〜Ｎ８は、内部制御信号ＰＣのハイレベ
ルを受けて選択的にかつ一斉にオン状態となり、メモリ
アレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊の非反転
及び反転信号線を中間電位ＨＶにプリチャージする。

【００４１】一方、センスアンプＳＡの各単位回路の単
位増幅回路を構成するＭＯＳＦＥＴＰ２及びＮ２の共通
結合されたドレインは、各単位増幅回路の非反転入出力
ノードとしてメモリアレイＭＡＲＹの対応する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊の非反転信号線にそれぞれ結合さ
れ、ＭＯＳＦＥＴＰ３及びＮ３の共通結合されたドレイ
ンは、各単位増幅回路の反転入出力ノードとして対応す
る相補ビット線Ｂ０＊〜Ｂｎ＊の反転信号線にそれぞれ
結合される。単位増幅回路を構成するＰチャンネルＭＯ
ＳＦＥＴＰ２及びＰ３の共通結合されたソースは、各単
位増幅回路の高電位電源供給ノードとしてコモンソース
信号線ＣＳＰに結合され、ＮチャンネルＭＯＳＦＥＴＮ
２及びＮ３の共通結合されたソースは、その低電位電源
供給ノードとしてコモンソース信号線ＣＳＮに結合され
る。

【００４２】コモンソース線ＣＳＰは、その下方におい
てＰチャンネル型の駆動ＭＯＳＦＥＴＰ１を介して内部
電圧供給点ＶＤＬに結合され、コモンソース線ＣＳＮ
は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮ１を介して内
部電圧供給点ＶＳＬに結合される。駆動ＭＯＳＦＥＴＮ
１のゲートには、タイミング発生回路ＴＧから内部制御
信号ＰＡが供給され、駆動ＭＯＳＦＥＴＰ１のゲートに
は、そのインバータＶ１による反転信号が供給される。
前述のように、内部電圧ＶＤＬは、例えば＋２．５Ｖと
され、内部電圧ＶＳＬは＋０．８Ｖとされる。

【００４３】これにより、センスアンプＳＡの駆動ＭＯ
ＳＦＥＴＰ１及びＮ１は、内部制御信号ＰＡのハイレベ
ルを受けて選択的にオン状態となり、コモンソース線Ｃ
ＳＰ及びＣＳＮに対して内部電圧ＶＤＬ及びＶＳＬをそ
れぞれ選択的に供給する。このとき、センスアンプＳＡ
の各単位増幅回路は、コモンソース線ＣＳＰ及びＣＳＮ
の内部電圧ＶＤＬ及びＶＳＬを受けて選択的にかつ一斉
に動作状態となり、メモリアレイＭＡＲＹの選択ワード
線に結合されるｎ＋１個のメモリセルから相補ビット線
Ｂ０＊〜Ｂｎ＊を介して出力される微小読み出し信号を
それぞれ増幅して、そのハイレベルの到達電位を内部電
圧ＶＤＬとしロウレベルの到達電位を内部電圧ＶＳＬと
するＢＳＧレベルの２値読み出し信号とする。

【００４４】センスアンプＳＡの各単位回路を構成する
スイッチＭＯＳＦＥＴＮ４及びＮ５のゲートは、順次１
６組ずつ共通結合され、カラムアドレスデコーダＣＤか
ら対応するビット線選択信号ＹＳ０〜ＹＳｐがそれぞれ
共通に供給される。なお、ビット線選択信号のビット数
ｐ＋１が、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊
〜Ｂｎ＊の組数ｎ＋１に対して、 ｐ＋１＝（ｎ＋１）／１６ なる関係にあることは言うまでもない。

【００４５】これにより、センスアンプＳＡの各単位回
路のスイッチＭＯＳＦＥＴＮ４及びＮ５は、ビット線選
択信号ＹＳ０〜ＹＳｐの対応するビットがハイレベルと
されることで１６組ずつ選択的にオン状態となり、メモ
リアレイＭＡＲＹの対応する１６組の相補ビット線と相
補共通データ線ＣＤ０＊〜ＣＤ１５＊つまりライトアン
プＷＡ及びメインアンプＭＡとの間を選択的に接続状態
とする。

【００４６】図３には、図１のシンクロナスＤＲＡＭに
含まれるライトアンプＷＡの一実施例の部分的な回路図
が示されている。なお、図３には、バンクＢＮＫ０のラ
イトアンプＷＡを構成する１６個の単位ライトアンプの
うち単位ライトアンプＵＷＡ０が例示的に示されてお
り、以下の説明もこれを例に進められる。

【００４７】図３において、バンクＢＮＫ０のライトア
ンプＷＡは、書き込みデータバスＷＤＢ００〜ＷＤＢ０
１５に対応して設けられる１６個の単位ライトアンプＵ
ＷＡ０〜ＵＷＡ１５を備え、これらの単位ライトアンプ
のそれぞれは、特に制限されないが、図の単位ライトア
ンプＵＷＡ０に代表して示されるように、それぞれ４個
のＰチャンネルＭＯＳＦＥＴＰ４〜Ｐ７ならびにＮチャ
ンネルＭＯＳＦＥＴＮ９〜ＮＣと、それぞれ２個のナン
ド（ＮＡＮＤ）ゲートＮＡ１及びＮＡ２ならびにノア
（ＮＯＲ）ゲートＮＯ１及びＮＯ２とを含む。

【００４８】ＭＯＳＦＥＴＰ４及びＰ５のソースは、と
もに電源電圧供給点ＶＤＤに結合され、そのドレイン
は、反転共通データ線ＣＤ０Ｂ及び非反転共通データ線
ＣＤ０Ｔにそれぞれ結合される。また、ＭＯＳＦＥＴＮ
９及びＮＡのソースは、ともに接地電位供給点ＶＳＳに
結合され、そのドレインは、非反転共通データ線ＣＤ０
Ｔ及び反転共通データ線ＣＤ０Ｂにそれぞれ結合され
る。ＭＯＳＦＥＴＮ９のゲートには、ノアゲートＮＯ１
の出力信号が供給され、ＭＯＳＦＥＴＰ４のゲートに
は、そのインバータＶ４による反転信号が供給される。
また、ＭＯＳＦＥＴＰ５のゲートには、ナンドゲートＮ
Ａ１の出力信号が供給され、ＭＯＳＦＥＴＮＡのゲート
には、そのインバータＶ５による反転信号が供給され
る。

【００４９】ナンドゲートＮＡ１の一方の入力端子に
は、内部制御信号ＷＧＰが供給され、ノアゲートＮＯ１
の一方の入力端子には、そのインバータＶ２による反転
信号が供給される。これらのナンドゲートＮＡ１及びノ
アゲートＮＯ１の他方の入力端子は、ともに書き込みデ
ータバスＷＤＢ００に結合される。

【００５０】これにより、ＭＯＳＦＥＴＰ４及びＮ９
は、ともにノアゲートＮＯ１の出力信号がハイレベルと
されるとき、言い換えるならば内部制御信号ＷＧＰがハ
イレベルとされかつ書き込みデータバスＷＤＢ００を介
して供給される書き込みデータがロウレベルつまり論理
“０”とされるとき選択的にオン状態となる。また、Ｍ
ＯＳＦＥＴＰ５及びＮＡは、ともにナンドゲートＮＡ１
の出力信号がロウレベルとされるとき、言い換えるなら
ば内部制御信号ＷＧＰがハイレベルとされかつ書き込み
データバスＷＤＢ００を介して供給される書き込みデー
タがハイレベルつまり論理“１”とされるとき選択的に
オン状態となる。

【００５１】単位ライトアンプＵＷＡ０のＭＯＳＦＥＴ
Ｐ４及びＮ９がオン状態とされるとき、非反転共通デー
タ線ＣＤ０Ｔには接地電位ＶＳＳのようなロウレベルの
書き込み信号が出力され、反転共通データ線ＣＤ０Ｂに
は電源電圧ＶＤＤのようなハイレベルの書き込み信号が
出力される。また、ＭＯＳＦＥＴＰ５及びＮＡがオン状
態とされるとき、非反転共通データ線ＣＤ０Ｔには電源
電圧ＶＤＤのようなハイレベルの書き込み信号が出力さ
れ、反転共通データ線ＣＤ０Ｂには接地電位ＶＳＳのよ
うなロウレベルの書き込み信号が出力される。

【００５２】一方、単位ライトアンプＵＷＡ０を構成す
るＭＯＳＦＥＴＰ６及びＰ７のソースは、ともに内部電
圧供給点ＶＤＬに結合され、そのドレインは、非反転共
通データ線ＣＤ０Ｔ及び反転共通データ線ＣＤ０Ｂにそ
れぞれ結合される。また、ＭＯＳＦＥＴＮＢ及びＮＣの
ソースは、ともに内部電圧供給点ＶＳＬに結合され、そ
のドレインは、反転共通データ線ＣＤ０Ｂ及び非反転共
通データ線ＣＤ０Ｔにそれぞれ結合される。ＭＯＳＦＥ
ＴＰ７のゲートには、ノアゲートＮＯ２の出力信号が供
給され、ＭＯＳＦＥＴＮＣのゲートには、そのインバー
タＶ７による反転信号が供給される。また、ＭＯＳＦＥ
ＴＮＢのゲートには、ナンドゲートＮＡ２の出力信号が
供給され、ＭＯＳＦＥＴＰ６のゲートには、そのインバ
ータＶ６による反転信号が供給される。

【００５３】ナンドゲートＮＡ２の一方の入力端子に
は、内部制御信号ＷＧが供給され、ノアゲートＮＯ２の
一方の入力端子には、そのインバータＶ３による反転信
号が供給される。これらのナンドゲートＮＡ２及びノア
ゲートＮＯ２の他方の入力端子は、ともに書き込みデー
タバスＷＤＢ００に結合される。

【００５４】これにより、ＭＯＳＦＥＴＰ７及びＮＣ
は、ともにノアゲートＮＯ２の出力信号がハイレベルと
されるとき、言い換えるならば内部制御信号ＷＧがハイ
レベルとされかつ書き込みデータバスＷＤＢ００を介し
て供給される書き込みデータがロウレベルつまり論理
“０”とされるとき選択的にオン状態となる。また、Ｍ
ＯＳＦＥＴＰ６及びＮＢは、ともにナンドゲートＮＡ２
の出力信号がロウレベルとされるとき、言い換えるなら
ば内部制御信号ＷＧがハイレベルとされかつ書き込みデ
ータバスＷＤＢ００を介して供給される書き込みデータ
がハイレベルつまり論理“１”とされるとき選択的にオ
ン状態となる。

【００５５】単位ライトアンプＵＷＡ０のＭＯＳＦＥＴ
Ｐ７及びＮＣがオン状態とされるとき、非反転共通デー
タ線ＣＤ０Ｔには内部電圧ＶＳＬのようなロウレベルの
書き込み信号が出力され、反転共通データ線ＣＤ０Ｂに
は内部電圧ＶＤＬのようなハイレベルの書き込み信号が
出力される。また、ＭＯＳＦＥＴＰ５及びＮＡがオン状
態とされるとき、非反転共通データ線ＣＤ０Ｔには内部
電圧ＶＤＬのようなハイレベルの書き込み信号が出力さ
れ、反転共通データ線ＣＤ０Ｂには内部電圧ＶＳＬのよ
うなロウレベルの書き込み信号が出力される。

【００５６】この実施例において、内部制御信号ＷＧＰ
は、後述するように、書き込み動作が行われる期間の当
初において所定期間だけ選択的にハイレベルとされ、内
部制御信号ＷＧは、内部制御信号ＷＧＰがロウレベルに
戻された後、他の所定期間だけ選択的にハイレベルとさ
れる。したがって、この実施例の単位ライトアンプＵＷ
Ａ０により形成される相補書き込み信号は、書き込み動
作が行われる当初において所定期間だけ、それぞれ電源
電圧ＶＤＤ及び接地電位ＶＳＳをハイレベル及びロウレ
ベルの到達電位とする比較的大きな振幅の書き込み信号
とされ、その後の所定期間では、それぞれ内部電圧ＶＤ
Ｌ及びＶＳＬをハイレベル及びロウレベルの到達電位と
する比較的小さな振幅の書き込み信号とされる。

【００５７】図４には、図３のライトアンプＷＡの一実
施例の信号波形図が示されている。同図をもとに、この
実施例のシンクロナスＤＲＡＭの書き込みモードつまり
ライトサイクルにおける具体的動作ならびにその特徴に
ついて説明する。なお、以下の信号波形図には、バンク
ＢＮＫ０のワード線Ｗ０と、ビット線選択信号ＹＳ０に
対応する相補ビット線Ｂ０＊〜Ｂ１５＊とが選択状態と
される場合が例示的に示され、以下の具体的な説明もこ
れに関する部分を例に進められる。また、同図には、書
き込みデータが論理“１”とされる場合が例示され、書
き込みデータが論理“０”とされる場合が点線で付記さ
れる。さらに、シンクロナスＤＲＡＭでは、このライト
サイクルに先立って、バンクＢＮＫ０のワード線Ｗ０を
選択状態とするためのアクティブコマンドがすでに実行
済の状態にある。したがって、メモリアレイＭＡＲＹの
例えば相補ビット線Ｂ０＊には、ワード線Ｗ０との交点
にある選択メモリセルの保持データつまり例えば論理
“０”のデータに対応した微小読み出し信号が出力さ
れ、これがすでにセンスアンプＳＡの対応する単位増幅
回路により増幅されて内部電圧ＶＤＬをハイレベルとし
内部電圧ＶＳＬをロウレベルとするＢＳＧレベルの２値
読み出し信号となっている。

【００５８】図４において、この実施例のシンクロナス
ＤＲＡＭは、クロック信号ＣＬＫの立ち上がりエッジつ
まりそのロウレベルからハイレベルへの変化時点でチッ
プ選択信号ＣＳＢ及びカラムアドレスストローブ信号Ｃ
ＡＳＢがロウレベルとされ、かつライトイネーブル信号
ＷＥＢがロウレベルとされることで、ライトサイクルつ
まり書き込みモードによる選択状態とされる。このと
き、アドレス入力端子Ａ０〜Ａ１２には、バンクＢＮＫ
０のビット線選択信号ＹＳ０を指定する組み合わせでＹ
アドレス信号ＡＹ０〜ＡＹ８が供給され、データ入出力
端子Ｄ０には、論理“１”又は“０”の書き込みデータ
が選択的に入力される。

【００５９】シンクロナスＤＲＡＭでは、クロック信号
ＣＬＫの立ち上がりから所定時間が経過した時点でビッ
ト線選択信号ＹＳ０が択一的にハイレベルとされる。ま
た、やや遅れて内部制御信号ＷＧＰが所定期間だけハイ
レベルとされた後、これと入れ換わりに内部制御信号Ｗ
Ｇが他の所定期間だけハイレベルとされる。

【００６０】ライトアンプＷＡの単位ライトアンプＵＷ
Ａ０では、まず内部制御信号ＷＧＰのハイレベルと書き
込みデータの論理“１”とを受けてナンドゲートＮＡ１
の出力信号ＮＡ１ｏｕｔが所定期間だけロウレベルとな
り、続いて内部制御信号ＷＧのハイレベルと書き込みデ
ータの論理“１”とを受けてナンドゲートＮＡ２の出力
信号ＮＡ２ｏｕｔが他の所定期間だけロウレベルとされ
る。

【００６１】ナンドゲートＮＡ１の出力信号ＮＡ１ｏｕ
ｔがロウレベルとされるとき、相補共通データ線ＣＤ０
＊の非反転及び反転信号線には、ライトアンプＷＡの単
位ライトアンプＵＷＡ０からフルスィングつまりそのハ
イレベルを電源電圧ＶＤＤとしそのロウレベルを接地電
位ＶＳＳとする論理“１”の相補書き込み信号が出力さ
れ、オーバードライブ書き込みが行われる。このため、
相補ビット線Ｂ０＊の非反転及び反転信号線の電位は急
速に反転されるが、非反転及び反転信号線の電位が交差
した時点でナンドゲートＮＡ２の出力信号ＮＡ２ｏｕｔ
がロウレベルとされ、相補書き込み信号の到達電位がそ
のハイレベルを内部電圧ＶＤＬとしそのロウレベルを内
部電圧ＶＳＬとするＢＳＧレベルとされる。したがっ
て、相補ビット線Ｂ０＊の非反転及び反転信号線の電位
変化は比較的緩やかなものとなリ、やがて内部電圧ＶＤ
Ｌ又はＶＳＬのＢＳＧレベルに到達する。

【００６２】以上のように、この実施例のシンクロナス
ＤＲＡＭはＢＳＧ方式を採り、メモリアレイＭＡＲＹの
相補ビット線Ｂ０＊〜Ｂｎ＊における読み出し信号の増
幅後の到達電位は、内部電圧ＶＤＬをハイレベルとし内
部電圧ＶＳＬをロウレベルとするＢＳＧレベルとされる
が、書き込み動作時にライトアンプＷＡから相補共通デ
ータ線ＣＤ０＊〜ＣＤ１５＊を介して各相補ビット線に
供給される相補書き込み信号の到達電位は、電源電圧Ｖ
ＤＤをハイレベルとし接地電位ＶＳＳをロウレベルとす
るフルスィングレベルとされ、オーバードライブ書き込
みが行われる。この結果、ＢＳＧ方式による微細化・低
消費電力化を享受しつつ、しかもＭＯＳＦＥＴを低Ｖｔ
ｈ化することなく、言い換えるならば不純物の打ち込み
量制御のためのフォトマスク及び製造工程の追加による
コスト上昇を招くことなく、シンクロナスＤＲＡＭの書
き込み動作を高速化でき、これによってシンクロナスＤ
ＲＡＭを含むコンピュータシステムの高速化を図ること
ができる。

【００６３】なお、相補ビット線Ｂ０＊〜Ｂｎ＊の非反
転及び反転信号線の電位が交差した後に相補書き込み信
号の到達電位がＢＳＧレベルに切り換えられ、その電位
変化が緩やかとなることで、相補ビット線Ｂ０＊〜Ｂｎ
＊の非反転及び反転信号線の電位が内部電圧ＶＤＬを超
えて高くあるいは内部電圧ＶＳＬ以下となるのを防止で
き、これによって動作電流の増大を防止し、特にロウレ
ベルが内部電圧ＶＳＬ以下となることによるメモリセル
のデータ破壊を防止できる。

【００６４】図５には、この発明が適用されたシンクロ
ナスＤＲＡＭに含まれるライトアンプＷＡの第２の実施
例の部分的な回路図が示され、図６には、その一実施例
の信号波形図が示されている。なお、この実施例は、前
記図１〜図４の実施例を基本的に踏襲するものであるた
め、これと異なる部分について説明を追加する。

【００６５】図５において、この実施例のライトアンプ
ＷＡを構成する単位ライトアンプＵＷＡ０は、それぞれ
６個のＰチャンネルＭＯＳＦＥＴＰ８〜ＰＤならびにＮ
チャンネルＭＯＳＦＥＴＮＤ〜ＮＩと、それぞれ４個の
ナンドゲートＮＡ３〜ＮＡ６ならびにノアゲートＮＯ３
〜ＮＯ６とを含む。ＭＯＳＦＥＴＰ８のドレインは、非
反転共通データ線ＣＤ０Ｔに結合される。また、そのソ
ースは、ＭＯＳＦＥＴＰ８を介して電源電圧供給点ＶＤ
Ｄに結合されるとともに、ＭＯＳＦＥＴＰ９を介して内
部電圧供給点ＶＤＬに結合され、さらにキャパシタＣ１
の一方の電極に結合される。同様に、ＭＯＳＦＥＴＰＣ
のドレインは、反転共通データ線ＣＤ０Ｂに結合され
る。また、そのソースは、ＭＯＳＦＥＴＰＤを介して電
源電圧供給点ＶＤＤに結合されるとともに、ＭＯＳＦＥ
ＴＰＢを介して内部電圧供給点ＶＤＬに結合され、さら
にキャパシタＣ３の一方の電極に結合される。

【００６６】一方、単位ライトアンプＵＷＡ０を構成す
るＭＯＳＦＥＴＮＦのドレインは、反転共通データ線Ｃ
Ｄ０Ｂに結合される。また、そのソースは、ＭＯＳＦＥ
ＴＮＤを介して接地電位供給点ＶＳＳに結合されるとと
もに、ＭＯＳＦＥＴＮＥを介して内部電圧供給点ＶＳＬ
に結合され、さらにキャパシタＣ２の一方の電極に結合
される。同様に、ＭＯＳＦＥＴＮＨのドレインは、非反
転共通データ線ＣＤ０Ｔに結合される。また、そのソー
スは、ＭＯＳＦＥＴＮＩを介して接地電位供給点ＶＳＳ
に結合されるとともに、ＭＯＳＦＥＴＮＧを介して内部
電圧供給点ＶＳＬに結合され、さらにキャパシタＣ４の
一方の電極に結合される。

【００６７】単位ライトアンプＵＷＡ０のＭＯＳＦＥＴ
ＰＡのゲートには、ナンドゲートＮＡ３の出力信号つま
り反転内部信号Ｗ１１Ｂが供給され、ＭＯＳＦＥＴＮＦ
のゲートには、そのインバータＶＣによる反転信号つま
り非反転内部信号Ｗ１１が供給される。また、ＭＯＳＦ
ＥＴＰ９のゲートには、ナンドゲートＮＡ６の出力信号
つまり反転内部信号Ｗ１４Ｂが供給され、ＭＯＳＦＥＴ
ＮＥのゲートには、そのインバータＶＦによる反転信号
つまり非反転内部信号Ｗ１４が供給される。さらに、Ｍ
ＯＳＦＥＴＮＤのゲートには、ナンドゲートＮＡ４の出
力信号つまり反転内部信号Ｗ１２Ｂが供給され、ＭＯＳ
ＦＥＴＰ８のゲートには、そのインバータＶＤによる反
転信号つまり非反転内部信号Ｗ１２が供給される。キャ
パシタＣ２の他方の電極には、ナンドゲートＮＡ５の出
力信号つまり反転内部信号Ｗ１３Ｂが供給され、キャパ
シタＣ３の他方の電極には、そのインバータＶＥによる
反転信号つまり非反転内部信号Ｗ１３が供給される。

【００６８】次に、単位ライトアンプＵＷＡ０のＭＯＳ
ＦＥＴＮＨのゲートには、ノアゲートＮＯ３の出力信号
つまり非反転内部信号Ｗ０１が供給され、ＭＯＳＦＥＴ
ＰＣのゲートには、そのインバータＶＧによる反転信号
つまり反転内部信号Ｗ０１Ｂが供給される。また、ＭＯ
ＳＦＥＴＮＧのゲートには、ノアゲートＮＯ６の出力信
号つまり非反転内部信号Ｗ０４が供給され、ＭＯＳＦＥ
ＴＰＢのゲートには、そのインバータＶＪによる反転信
号つまり反転内部信号Ｗ０４Ｂが供給される。さらに、
ＭＯＳＦＥＴＰＤのゲートには、ノアゲートＮＯ４の出
力信号つまり非反転内部信号Ｗ０２が供給され、ＭＯＳ
ＦＥＴＮＩのゲートには、そのインバータＶＨによる反
転信号つまり反転内部信号Ｗ０２Ｂが供給される。キャ
パシタＣ３の他方の電極には、ノアゲートＮＯ５の出力
信号つまり非反転内部信号Ｗ０３が供給され、キャパシ
タＣ３の他方の電極には、そのインバータＶＩによる反
転信号つまり反転内部信号Ｗ０３Ｂが供給される。

【００６９】ナンドゲートＮＡ３，ＮＡ４，ＮＡ５なら
びにＮＡ６の一方の入力端子には、内部制御信号ＷＧ
１，ＷＧ２，ＷＧ３ならびにＷＧ４がそれぞれ供給さ
れ、その他方の入力端子には、書き込みデータバスＷＤ
Ｂ００を介して書き込みデータの対応するビットが共通
に供給される。また、ノアゲートＮＯ３，ＮＯ４，ＮＯ
５ならびにＮＯ６の一方の入力端子には、内部制御信号
ＷＧ１，ＷＧ２，ＷＧ３ならびにＷＧ４のインバータＶ
８，Ｖ９，ＶＡならびにＶＢによる反転信号がそれぞれ
供給され、その他方の入力端子には、書き込みデータバ
スＷＤＢ００を介して書き込みデータの対応するビット
が共通に供給される。

【００７０】これらのことから、反転内部信号Ｗ１１
Ｂ，Ｗ１２Ｂ，Ｗ１３ＢならびにＷ１４Ｂは、対応する
内部制御信号ＷＧ１，ＷＧ２，ＷＧ３ならびにＷＧ４が
ハイレベルとされかつ書き込みデータの対応するビット
がハイレベルつまり論理“１”とされるとき選択的にロ
ウレベルとされ、これを受けて非反転内部信号Ｗ１１，
Ｗ１２，Ｗ１３ならびにＷ１４がそれぞれ選択的にハイ
レベルとされる。また、非反転内部信号Ｗ０１，Ｗ０
２，Ｗ０３ならびにＷ０４は、対応する内部制御信号Ｗ
Ｇ１，ＷＧ２，ＷＧ３ならびにＷＧ４がロウレベルとさ
れかつ書き込みデータの対応するビットがロウレベルつ
まり論理“０”とされるとき選択的にハイレベルとさ
れ、これを受けて反転内部信号Ｗ０１Ｂ，Ｗ０２Ｂ，Ｗ
０３ＢならびにＷ０４Ｂがそれぞれ選択的にロウレベル
とされる。

【００７１】この実施例において、内部制御信号ＷＧ１
〜ＷＧ４は所定の時間関係を有し、このことを受けて非
反転内部信号Ｗ１１〜Ｗ１４ならびにＷ０１〜Ｗ０４は
図６に示されるような時間関係を持つものとされる。以
下、書き込みデータの対応するビットが論理“１”であ
る場合を例に、説明を進める。

【００７２】シンクロナスＤＲＡＭがアクティブコマン
ド実行後の非選択状態とされ非反転内部信号Ｗ１１〜Ｗ
１４がすべてロウレベルつまり反転内部信号Ｗ１１Ｂ〜
Ｗ１４Ｂがすべてハイレベルとされるとき、ライトアン
プＷＡの単位ライトアンプＵＷＡ０では、非反転内部信
号Ｗ１２のロウレベルを受けてＭＯＳＦＥＴＰ８がオン
状態となり、反転内部信号Ｗ１２Ｂのハイレベルを受け
てＭＯＳＦＥＴＮＤがオン状態となる。また、キャパシ
タＣ１の他方の電極には、非反転内部信号Ｗ１３のロウ
レベルが供給され、キャパシタＣ２の他方の電極には、
反転内部信号Ｗ１３Ｂのハイレベルが供給される。これ
により、キャパシタＣ１は、その一方の電極が電源電圧
ＶＤＤとされその他方の電極が接地電位ＶＳＳとされる
形でチャージされ、キャパシタＣ２は、その一方の電極
が接地電位ＶＳＳとされその他方の電極が電源電圧ＶＤ
Ｄとされる形でチャージされる。

【００７３】シンクロナスＤＲＡＭがライトサイクルで
選択状態とされると、非反転内部信号Ｗ１１〜Ｗ１４が
所定の時間関係をもってハイレベルつまり反転内部信号
Ｗ１１Ｂ〜Ｗ１４Ｂがロウレベルとされる。ライトアン
プＷＡの単位ライトアンプＵＷＡ０では、まず反転内部
信号Ｗ１１Ｂのロウレベルを受けてＭＯＳＦＥＴＰＡが
オン状態となり、非反転内部信号Ｗ１１のハイレベルを
受けてＭＯＳＦＥＴＮＦがオン状態となる。また、非反
転内部信号Ｗ１２のハイレベルを受けてＭＯＳＦＥＴＰ
８がオフ状態となり、反転内部信号Ｗ１２Ｂのロウレベ
ルを受けてＭＯＳＦＥＴＮＤがオフ状態となる。

【００７４】これにより、キャパシタＣ１の一方の電極
が非反転共通データ線ＣＤ０Ｔに接続されるとともに、
そのＭＯＳＦＥＴＰ８を介するチャージ動作が停止さ
れ、非反転共通データ線ＣＤ０Ｔの電位は電源電圧ＶＤ
Ｄに保持される。また、キャパシタＣ２の一方の電極が
反転共通データ線ＣＤ０Ｂに接続されるとともに、その
ＭＯＳＦＥＴＮＤを介するチャージ動作が停止され、反
転共通データ線ＣＤ０Ｂの電位は接地電位ＶＳＳに向か
って徐々に低下し始める。

【００７５】次に、非反転内部信号Ｗ１３がハイレベル
つまり反転内部信号Ｗ１３Ｂがロウレベルとされると、
キャパシタＣ１の他方の電極が電源電圧ＶＤＤまで押し
上げられ、非反転共通データ線ＣＤ０Ｔの電位は、その
負荷容量とキャパシタＣ１の静電容量との間のチャージ
シェアに対応する分だけ急速に上昇する。また、キャパ
シタＣ２の他方の電極が接地電位ＶＳＳまで引き下げら
れ、反転共通データ線ＣＤ０Ｂの電位は、その負荷容量
とキャパシタＣ２の静電容量との間のチャージシェアに
対応する分だけ急速に低下する。

【００７６】つまり、この実施例では、キャパシタＣ１
及びＣ２がいわゆるブートストラップ容量として作用
し、相補共通データ線ＣＤ０＊〜ＣＤ１５＊の負荷容量
との間のチャージシェアを利用して選択メモリセルに対
するオーバードライブ書き込みが行われる訳であって、
キャパシタＣ１及びＣ２の静電容量と各相補共通データ
線の負荷容量との間の容量比を適当に設計することによ
り、書き込み信号の到達電位を容易に設定することがで
きる。この結果、オーバードライブ書き込みによる相補
ビット線Ｂ０＊〜Ｂｎ＊の到達電位を、電源電圧変動及
びプロセスバラツキに関係なく安定化し、不必要な振幅
拡大を防止することができる。

【００７７】図７には、この発明が適用されたシンクロ
ナスＤＲＡＭに含まれるライトアンプＷＡの第３の実施
例の部分的な回路図が示され、図８には、その一実施例
の信号波形図が示されている。なお、この実施例は、前
記図１〜図４の実施例を基本的に踏襲するものであるた
め、これと異なる部分について説明を追加する。

【００７８】図７において、この実施例のライトアンプ
ＷＡを構成する単位ライトアンプＵＷＡ０は、２個のＰ
チャンネルＭＯＳＦＥＴＰＥ及びＰＦならびにＮチャン
ネルＭＯＳＦＥＴＮＪ及びＮＫと、ナンドゲートＮＡ７
及びノアゲートＮＯ７とを含む。このうち、ＭＯＳＦＥ
ＴＰＥ及びＰＦのソースは、内部電圧供給点ＶＤＬに結
合され、そのドレインは、非反転共通データ線ＣＤ０Ｔ
及び反転共通データ線ＣＤ０Ｂにそれぞれ結合される。
また、ＭＯＳＦＥＴＮＪ及びＮＫのソースは、内部電圧
供給点ＶＳＬに結合され、そのドレインは、反転共通デ
ータ線ＣＤ０Ｂ及び非反転共通データ線ＣＤ０Ｔにそれ
ぞれ結合される。

【００７９】単位ライトアンプＵＷＡ０のＭＯＳＦＥＴ
ＰＥのゲートには、ナンドゲートＮＡ７の出力信号が供
給され、ＭＯＳＦＥＴＮＪのゲートには、そのインバー
タＶＫによる反転信号が供給される。また、ＭＯＳＦＥ
ＴＮＫのゲートには、ノアゲートＮＯ７の出力信号が供
給され、ＭＯＳＦＥＴＰＦのゲートには、そのインバー
タＶＬによる反転信号が供給される。ナンドゲートＮＡ
７の一方の入力端子には、内部制御信号ＷＧが供給さ
れ、ノアゲートＮＯ７の一方の入力端子には、そのイン
バータＶ３による反転信号が供給される。これらのナン
ドゲートＮＡ７及びノアゲートＮＯ７の他方の入力端子
には、書き込みデータバスＷＤＢ００を介して書き込み
データの対応するビットが共通に供給される。

【００８０】この実施例において、センスアンプＳＡの
コモンソース線ＣＳＰは、Ｐチャンネル型の駆動ＭＯＳ
ＦＥＴＰ１を介して内部電圧供給点ＶＤＬに結合される
とともに、Ｐチャンネル型のもう一つの駆動ＭＯＳＦＥ
ＴＰＧを介して電源電圧供給点ＶＤＤに結合される。ま
た、コモンソース線ＣＳＮは、Ｎチャンネル型の駆動Ｍ
ＯＳＦＥＴＮ１を介して内部電圧供給点ＶＳＬに結合さ
れるとともに、Ｎチャンネル型のもう一つの駆動ＭＯＳ
ＦＥＴＮＬを介して接地電位供給点ＶＳＳに結合され
る。駆動ＭＯＳＦＥＴＮ１のゲートには、ノアゲートＮ
Ｏ８の出力信号が供給され、駆動ＭＯＳＦＥＴＰ１のゲ
ートには、そのインバータＶ１による反転信号が供給さ
れる。また、駆動ＭＯＳＦＥＴＮＬのゲートには、内部
制御信号ＷＧＰが供給され、駆動ＭＯＳＦＥＴＰＧのゲ
ートには、そのインバータＶＮによる反転信号が供給さ
れる。ノアゲートＮＯ８の一方の入力端子には、前記内
部制御信号ＰＡのインバータＶＭによる反転信号が供給
され、その他方の入力端子には、内部制御信号ＷＧＰが
供給される。

【００８１】ここで、内部制御信号ＷＧは、図８に示さ
れるように、クロック信号ＣＬＫの立ち上がりから所定
時間が経過した時点で所定期間だけ選択的にハイレベル
とされ、内部制御信号ＷＧＰは、内部制御信号ＷＧがロ
ウレベルに戻されたのを受けて所定期間だけ選択的にハ
イレベルとされる。

【００８２】これらのことから、単位ライトアンプＵＷ
Ａ０のナンドゲートＮＡ７の出力信号ＮＡ７ｏｕｔは、
内部制御信号ＷＧがハイレベルとされかつ書き込みデー
タの対応するビットがハイレベルつまり論理“１”とさ
れるとき選択的にロウレベルとされ、ノアゲートＮＯ７
の出力信号ＮＯ７ｏｕｔは、内部制御信号ＷＧがハイレ
ベルとされかつ書き込みデータの対応するビットがロウ
レベルつまり論理“０”とされるとき選択的にハイレベ
ルとされる。また、ノアゲートＮＯ８の出力信号ＮＯ８
ｏｕｔは、内部制御信号ＰＡがハイレベルとされかつ内
部制御信号ＷＧＰがロウレベルとされるとき選択的にハ
イレベルとされる。

【００８３】単位ライトアンプＵＷＡ０では、ナンドゲ
ートＮＡ７の出力信号ＮＡ７ｏｕｔがロウレベルとされ
るとき、ＭＯＳＦＥＴＰＥ及びＮＪがオン状態となり、
相補共通データ線ＣＤ０＊の非反転及び反転信号線は、
それぞれ内部電圧ＶＤＬ及びＶＳＬすなわちＢＳＧレベ
ルのハイレベル及びロウレベルとされる。また、ノアゲ
ートＮＯ７の出力信号ＮＯ７ｏｕｔがハイレベルとされ
るときは、ＭＯＳＦＥＴＰＦ及びＮＫがオン状態とな
り、相補共通データ線ＣＤ０＊の非反転及び反転信号線
は、それぞれ内部電圧ＶＳＬ及びＶＤＬすなわちＢＳＧ
レベルのロウレベル及びハイレベルとされる。

【００８４】センスアンプＳＡでは、内部制御信号ＷＧ
ＰがロウレベルとされノアゲートＮＯ８の出力信号ＮＯ
８ｏｕｔがハイレベルとされるとき、駆動ＭＯＳＦＥＴ
Ｐ１及びＮ１がオン状態となり、コモンソース線ＣＳＰ
及びＣＳＮには、それぞれ内部電圧ＶＤＬ及びＶＳＬが
供給される。したがって、相補ビット線Ｂ０＊における
読み出し信号の増幅後の到達振幅は、内部電圧ＶＤＬを
ハイレベルとし内部電圧ＶＳＬをロウレベルとするＢＳ
Ｇレベルとされる。

【００８５】一方、内部制御信号ＷＧＰがハイレベルと
されると、センスアンプＳＡでは、ノアゲートＮＯ８の
出力信号ＮＯ８ｏｕｔのロウレベルを受けて駆動ＭＯＳ
ＦＥＴＮ１及びＰ１がオフ状態となり、代わって駆動Ｍ
ＯＳＦＥＴＰＧ及びＮＬがオン状態となる。このため、
コモンソース線ＣＳＰには、駆動ＭＯＳＦＥＴＰＧを介
して電源電圧ＶＤＤが供給され、コモンソース線ＣＳＮ
には、駆動ＭＯＳＦＥＴＮＬを介して接地電位ＶＳＳが
供給される。これにより、相補ビット線Ｂ０＊における
読み出し信号の増幅後の到達振幅は、電源電圧ＶＤＤを
ハイレベルとし接地電位ＶＳＳをロウレベルとするフル
スィングのＣＭＯＳレベルとなって、等価的なオーバー
ドライブ書き込みが実現される。

【００８６】以上の結果、この実施例のシンクロナスＤ
ＲＡＭでも、単位ライトアンプＵＷＡ０〜ＵＷＡ１５の
構成を簡素化してその所要回路素子数を削減しつつ、前
記図１〜図４の実施例と同様な効果を得ることができ、
これによってシンクロナスＤＲＡＭの低コスト化と書き
込み動作の高速化を図り、これを含むコンピュータシス
テムの低コスト化及び高速化を図ることができるものと
なる。

【００８７】図９には、この発明が適用されたシンクロ
ナスＤＲＡＭを含むコンピュータシステムの一実施例の
ブロック図が示されている。同図をもとに、本発明によ
るシンクロナスＤＲＡＭの応用システムの概要とその特
徴について説明する。

【００８８】図９において、この実施例のコンピュータ
は、いわゆるストアドプログラム方式の中央処理装置Ｃ
ＰＵをその基本構成要素とする。中央処理装置ＣＰＵに
は、特に制限されないが、システムバスＳＢＵＳを介し
て例えば通常のスタティック型ＲＡＭからなるランダム
アクセスメモリＲＡＭと、マスクＲＯＭ等からなるリー
ドオンリーメモリＲＯＭと、ディスプレイ制御装置ＤＰ
ＹＣならびに周辺装置コントローラＰＥＲＣとが結合さ
れる。ディスプレイ制御装置ＤＰＹＣには、図１〜図４
又は図５〜図６あるいは図７〜図８の実施例のシンクロ
ナスＤＲＡＭを応用したフレームメモリＦＬＭが結合さ
れるとともに、所定のディスプレイ装置ＤＰＹが結合さ
れる。また、周辺装置コントローラＰＥＲＣには、キー
ボードＫＢＤ及び外部記憶装置ＥＸＭが結合される。

【００８９】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納されたプログラムに従ってステッ
プ動作し、コンピュータの各部を制御・統轄する。ま
た、ランダムアクセスメモリＲＡＭは、いわゆる一時記
憶装置として使用され、例えばリードオンリーメモリＲ
ＯＭから中央処理装置ＣＰＵに伝達されるプログラム及
び演算データ等を一時的に格納し中継するために供され
る。さらに、ディスプレイ制御装置ＤＰＹＣは、フレー
ムメモリＦＬＭに格納された画像データをもとにディス
プレイ装置ＤＰＹの表示制御を行い、周辺装置コントロ
ーラＰＥＲＣは、キーボードＫＢＤ及び外部記憶装置Ｅ
ＸＭ等の周辺装置を制御する。コンピュータは、さら
に、交流入力電源をもとに安定した所定の直流電源電圧
を形成し、各部に動作電源として供給する電源装置ＰＯ
ＷＳを備える。

【００９０】この実施例において、フレームメモリＦＬ
ＭとなるシンクロナスＤＲＡＭは、前述のように、ＢＳ
Ｇ方式を採り、そのメモリアレイの各相補ビット線にお
ける読み出し信号の増幅後の到達振幅は、内部電圧ＶＤ
Ｌをハイレベルとし内部電圧ＶＳＬをロウレベルとする
ＢＳＧレベルとされる。また、シンクロナスＤＲＡＭで
は、各相補ビット線における書き込み信号の到達振幅
を、電源電圧ＶＤＤをハイレベルとし接地電位ＶＳＳを
ロウレベルとするフルスィングのＣＭＯＳレベルとする
ことで、オーバードライブ書き込みが行われ、これによ
ってＢＳＧ方式による微細化・低消費電力化を享受しつ
つ、しかもその低コスト化を阻害することなく、シンク
ロナスＤＲＡＭの書き込み動作の高速化が図られる。こ
の結果、フレームメモリＦＬＭを含むコンピュータシス
テムの高速化を図り、その低消費電力化・低コスト化を
図ることができるものとなる。

【００９１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）第１及び第２の電源電圧をその動作電源としかつ
ＢＳＧ方式を採るシンクロナスＤＲＡＭ等において、ラ
イトアンプから相補共通データ線を介してメモリアレイ
の選択メモリセルに供給される書き込み信号のハイレベ
ル及びロウレベルの到達電位を、所定期間だけそれぞれ
第１及び第２の電源電圧電位とし、あるいはセンスアン
プに対する第１及び第２コモンソース線の電位を、所定
期間だけそれぞれ第１及び第２の電源電圧電位として、
ビット線における書き込み信号の実質的な到達振幅を読
み出し信号の増幅後の到達振幅よりも大きくして、言わ
ばオーバードライブ書き込みを行うことで、シンクロナ
スＤＲＡＭ等の書き込み動作を高速化することができる
という効果が得られる。 （２）上記（１）項により、ＭＯＳＦＥＴの低Ｖｔｈ化
の必要性をなくして、シンクロナスＤＲＡＭ等のフォト
マスクの所要数を削減し、その製造工程を簡素化するこ
とができるという効果が得られる。

【００９２】（３）上記（１）項〜（２）項において、
書き込み信号のハイレベル及びロウレベルの到達電位
を、書き込み動作が行われる期間の当初所定期間だけ読
み出し信号の到達電位より大きくし、その後所定期間だ
け読み出し信号の到達電位と同電位とすることで、ビッ
ト線における書き込み信号の振幅が読み出し信号の到達
電位より大きくなるのを防止することができるという効
果が得られる。 （４）上記（３）項により、シンクロナスＤＲＡＭの書
き込み動作時における動作電流がいたずらに大きくなる
のを防止し、オーバードライブ書き込みによる保持デー
タの破壊を防止することができるという効果が得られ
る。

【００９３】（５）上記（１）項〜（４）項において、
シンクロナスＤＲＡＭ等のライトアンプに、書き込み動
作が行われない所定の期間においてその一方の電極がそ
れぞれ第１及び第２の電源電圧電位にチャージされ、書
き込み動作が行われる期間の当初において所定期間だけ
その他方の電極がそれぞれ第１及び第２の電源電圧電位
とされるブートストラップ容量を設けることで、ビット
線における書き込み信号のレベルを比較的容易に設定す
ることができ、その電源変動やプロセスバラツキにとも
なう変動を抑制することができるという効果が得られ
る。 （６）上記（１）項〜（４）項において、書き込み信号
の実質的な到達振幅を、第１及び第２コモンソース線の
電位を選択的に第１又は第２の電源電圧電位とすること
により選択的に大きくすることで、ライトアンプの構成
を簡素化してその所要回路素子数を削減することができ
るという効果が得られる。 （７）上記（１）項〜（６）項により、ＢＳＧ方式によ
る微細化・低消費電力化を享受しつつ、しかもその低コ
スト化を阻害することなく、シンクロナスＤＲＡＭ等の
高速化を図ることができるという効果が得られる。

【００９４】（８）上記（１）項〜（７）項のシンクロ
ナスＤＲＡＭをコンピュータシステムのフレームメモリ
等に応用することで、コンピュータシステムの高速化，
低消費電力化ならびに低コスト化を図ることができると
いう効果が得られる。

【００９５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、×８ビッ
ト又は×３２ビット等、任意のビット構成を採ることが
できるし、任意数のバンクを備えることができる。ま
た、バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹ
は、その直接周辺回路を含めて複数のマットに分割でき
るし、いわゆるシェアドセンス方式を採るものであって
もよい。さらに、シンクロナスＤＲＡＭのブロック構成
は、種々の実施形態を採りうるし、起動制御信号，アド
レス信号ならびに内部制御信号等の名称及び組み合わせ
ならびにその有効レベル等も、この実施例による制約を
受けない。

【００９６】図２において、メモリアレイＭＡＲＹは、
任意数の冗長素子を含むことができる。また、センスア
ンプＳＡは、いわゆるダイレクトセンス方式を採ること
ができるし、コモンソース線ＣＳＰ及びＣＳＮに対する
駆動ＭＯＳＦＥＴの形態も任意に設定できる。図３，図
５ならびに図７において、単位ライトアンプＵＷＡ０〜
ＵＷＡ１５の具体的構成は、その基本的な論理条件が変
わらないことを条件に種々の実施形態を採りうるし、電
源電圧の極性及び絶対値ならびにＭＯＳＦＥＴの導電型
等についても同様である。図４，図６ならびに図８にお
いて、クロック信号ＣＬＫを含む各起動制御信号，内部
制御信号ならびに内部信号等の具体的電位及び時間関係
は、この発明に制約を与えない。

【００９７】図９において、コンピュータシステムは、
他の各種入出力デバイスを含むことができるし、シンク
ロナスＤＲＡＭも各種メモリに応用できる。コンピュー
タシステムのブロック構成及びバス構成は、種々の実施
形態を採りうる。

【００９８】以上の実施例では、書き込み信号の非反転
及び反転信号の実質的な到達電位を拡大することにより
オーバードライブ書き込みを実現しているが、特にロウ
レベル側のマージンが少ない場合は、ハイレベル側のみ
をオーバードライブしてもよい。さらに、以上の実施例
において、シンクロナスＤＲＡＭはＢＳＧ方式を採るも
のとしているが、このことは必須条件ではなく、例え
ば、相補ビット線における読み出し信号の増幅後の到達
電位が電源電圧ＶＤＤをハイレベルとし接地電位ＶＳＳ
をロウレベルとするＣＭＯＳレベルである場合も、相補
書き込み信号の到達電位を電源電圧ＶＤＤより高いハイ
レベル又は接地電位ＶＳＳより低いロウレベルとするこ
とで、オーバードライブ書き込みを実現してもよい。

【００９９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭならびにこれをフレームメモリとして
含むコンピュータシステムに適用した場合について説明
したが、それに限定されるものではなく、例えば、通常
のダイナミック型ＲＡＭやダイナミック型ＲＡＭを基本
構成要素とする各種半導体メモリならびにこれを含む各
種デジタルシステムにも適用できる。この発明は、少な
くともセンスアンプを備える半導体記憶装置ならびにこ
れを含む装置又はシステムに広く適用できる。

【０１００】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１及び第２の電源電圧を
その動作電源としかつＢＳＧ方式を採るシンクロナスＤ
ＲＡＭ等において、ライトアンプから相補共通データ線
を介してメモリアレイの選択メモリセルに供給される書
き込み信号のハイレベル及びロウレベルの到達電位を、
所定期間だけそれぞれ第１及び第２の電源電圧電位と
し、あるいはセンスアンプに対する第１及び第２コモン
ソース線の電位を、所定期間だけそれぞれ第１及び第２
の電源電圧電位とすることで、ビット線における書き込
み信号の実質的な到達振幅を読み出し信号の増幅後の到
達振幅よりも大きくして言わばオーバードライブ書き込
みを行う。これにより、ＢＳＧ方式による微細化・低消
費電力化を享受しつつ、しかもその低コスト化を阻害す
ることなく、ＢＳＧ方式を採るシンクロナスＤＲＡＭ等
の書き込み動作を高速化することができ、これによって
シンクロナスＤＲＡＭを含むコンピュータシステム等の
高速化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す部分的な回路
図である。

【図３】図１のシンクロナスＤＲＡＭに含まれるライト
アンプの一実施例を示す部分的な回路図である。

【図４】図３のライトアンプの一実施例を示す信号波形
図である。

【図５】この発明が適用されたシンクロナスＤＲＡＭに
含まれるライトアンプの第２の実施例を示す部分的な回
路図である。

【図６】図５のライトアンプの一実施例を示す信号波形
図である。

【図７】この発明が適用されたシンクロナスＤＲＡＭに
含まれるライトアンプの第３の実施例を示す部分的な回
路図である。

【図８】図７のライトアンプの一実施例を示す信号波形
図である。

【図９】この発明が適用されたシンクロナスＤＲＡＭを
含むコンピュータシステムの一実施例を示すブロック図
である。

【図１０】この発明に先立って本願発明者等が開発した
シンクロナスＤＲＡＭに含まれるライトアンプの一例を
示す部分的な回路図である。

【図１１】図１０のライトアンプの一例を示す信号波形
図である。

【符号の説明】

ＢＮＫ０〜ＢＮＫ３……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センス
アンプ、ＣＤ……カラムアドレスデコーダ、ＷＡ……ラ
イトアンプ、ＭＡ……メインアンプ、ＡＢ……アドレス
バッファ、ＲＡ……ロウアドレスレジスタ、ＢＡ……バ
ンクアドレスレジスタ、ＢＳ……バンク選択回路、ＣＣ
……カラムアドレスカウンタ、ＩＯ……データ入出力回
路、ＤＳ……データ入出力選択回路、ＶＧ……内部電圧
発生回路、ＴＧ……タイミング発生回路、Ｄ０〜Ｄ１５
……データ入出力端子、ＣＬＫ……クロック信号又はそ
の入力端子、ＣＫＥ……クロックイネーブル信号又はそ
の入力端子、ＣＳＢ……チップ選択信号又はその入力端
子、ＲＡＳＢ……ロウアドレスストローブ信号又はその
入力端子、ＣＡＳＢ……カラムアドレスストローブ信号
又はその入力端子、ＷＥＢ……ライトイネーブル信号又
はその入力端子、ＤＱＭ……データマスク信号又はその
入力端子、Ａ０〜Ａ１２……アドレス信号又はその入力
端子。Ｗ０〜Ｗｍ……ワード線、Ｂ０＊〜Ｂｎ＊……相
補ビット線、Ｃｓ……情報蓄積キャパシタ、Ｑａ……ア
ドレス選択ＭＯＳＦＥＴ、ＹＳ０〜ＹＳｐ……ビット線
選択信号、ＣＤ０＊〜ＣＤ１５＊……相補共通データ
線。ＵＷＡ０〜ＵＷＡ１５……単位ライトアンプ、ＷＤ
Ｂ０〜ＷＤＢ１５……書き込みデータバス。Ｐ１〜ＰＧ
……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＬ……Ｎチャ
ンネルＭＯＳＦＥＴ、Ｖ１〜ＶＮ……インバータ、ＮＡ
１〜ＮＡ６……ナンドゲート、ＮＯ１〜ＮＯ６……ノア
ゲート、Ｃ１〜Ｃ２……キャパシタ。ＣＰＵ……中央処
理装置、ＳＢＵＳ……システムバス、ＲＡＭ……ランダ
ムアクセスメモリ、ＳＤＲＡＭ……シンクロナスＤＲＡ
Ｍ、ＲＯＭ……リードオンリーメモリ、ＤＰＹＣ……デ
ィスプレイ制御装置、ＦＬＭ……フレームメモリ、ＤＰ
Ｙ……ディスプレイ装置、ＰＥＲＣ……周辺装置コント
ローラ、ＫＢＤ……キーボード、ＥＸＭ……外部記憶装
置、ＰＯＷＳ……電源装置。

フロントページの続き (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 そのビット線における書き込み信号の実
   質的な到達振幅が上記ビット線における読み出し信号の
   増幅後の実質的な到達振幅よりも大きくされることを特
   徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記半導体記憶装置は、第１及び第２の電源電圧をその
   動作電源とするものであって、 上記読み出し信号は、そのハイレベルの実質的な到達電
   位を上記第１の電源電圧電位より所定値だけ絶対値の小
   さな第１の電位とし、そのロウレベルの実質的な到達電
   位を上記第２の電源電圧電位より所定値だけ絶対値の大
   きな第２の電位とするものであり、 上記書き込み信号は、そのハイレベルの実質的な到達電
   位を上記第１の電源電圧電位とし、そのロウレベルの実
   質的な到達電位を上記第２の電源電圧電位とするもので
   あることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２において、 上記半導体記憶装置は、書き込み信号を生成するライト
   アンプと、第１及び第２のコモンソース線に上記第１及
   び第２の電位がそれぞれ供給されることで選択的に動作
   状態とされるセンスアンプとを具備するものであって、 上記書き込み信号の実質的な到達振幅は、上記ライトア
   ンプによりそのハイレベルの実質的な到達電位が上記第
   １の電源電圧電位とされ、そのロウレベルの実質的な到
   達電位が上記第２の電源電圧電位とされることで、上記
   ビット線における読み出し信号の増幅後の実質的な到達
   電位よりも大きくされるものであることを特徴とする半
   導体記憶装置。
4. 【請求項４】 請求項３において、 上記書き込み信号のハイレベル及びロウレベルの到達電
   位は、書き込み動作が行われる期間の当初において所定
   期間だけ選択的に上記第１又は第２の電源電圧電位とさ
   れた後、他の所定期間だけ選択的に上記第１又は第２の
   電位とされるものであることを特徴とする半導体記憶装
   置。
5. 【請求項５】 請求項４において、 上記ライトアンプは、書き込み動作が行われない所定の
   期間においてその一方の電極がそれぞれ上記第１及び第
   ２の電源電圧電位にチャージされ、書き込み動作が行わ
   れる期間の当初において上記所定期間だけその他方の電
   極がそれぞれ上記第１及び第２の電源電圧電位とされる
   ブートストラップ容量を含むものであることを特徴とす
   る半導体記憶装置。
6. 【請求項６】 請求項２において、 上記半導体記憶装置は、書き込み信号を生成するライト
   アンプと、第１及び第２のコモンソース線に上記第１及
   び第２の電位がそれぞれ供給されることで選択的に動作
   状態とされるセンスアンプとを具備するものであって、 上記書き込み信号の実質的な到達振幅は、上記第１及び
   第２コモンソース線の電位がそれぞれ選択的に上記第１
   又は第２の電源電圧電位とされることで選択的に大きく
   されるものであることを特徴とする半導体記憶装置。
7. 【請求項７】 請求項６において、 上記第１及び第２コモンソース線の電位は、書き込み動
   作が行われる期間の当初において所定期間だけそれぞれ
   上記第１及び第２の電位とされ、次に他の所定期間だけ
   それぞれ上記第１及び第２の電源電圧電位とされた後、
   上記第１及び第２の電位とされるものであることを特徴
   とする半導体記憶装置。
8. 【請求項８】 そのビット線における書き込み信号の実
   質的な到達振幅が上記ビット線における読み出し信号の
   増幅後の到達振幅より大きくされる半導体記憶装置を含
   んでなることを特徴とするシステム。