JP3800447B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置及びシステムに関し、例えば、BSG(ブーステッド・センス・グラウンド)方式を採るシンクロナスDRAM(ダイナミック・ランダム・アクセス・メモリ)及びこれを含むコンピュータシステムならびにその高速化に利用して特に有効な技術に関するものである。
【0002】
【従来の技術】
直交して配置される所定数のワード線及び相補ビット線ならびにこれらのワード線及び相補ビット線の交点に格子状に配置される多数のダイナミック型メモリセルを含むメモリアレイをその基本構成要素とし、所定のクロック信号に従って同期動作するいわゆるシンクロナスDRAMがある。また、このようなシンクロナスDRAMを、例えばディスプレイ制御のためのフレームメモリとして含むコンピュータシステムがある。
【0003】
一方、シンクロナスDRAM等の高速化・低消費電力化を図る一つの手段として、ビット線における読み出し信号の増幅後のハイレベル及びロウレベルを、電源電圧VDDより所定値だけ低い電位VDLあるいは接地電位VSSより所定値だけ高い電位VSLとするいわゆるBSG方式が知られている。
【0004】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、BSG方式を採るシンクロナスDRAMを開発し、次のような問題点に直面した。すなわち、このシンクロナスDRAMは、図10に例示されるように、NチャンネルMOSFET(金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)N2及びPチャンネルMOSFETP2あるいはNチャンネルMOSFETN3及びPチャンネルMOSFETP3からなる一対のCMOS(相補型MOS)インバータが交差結合されてなる単位増幅回路を含むセンスアンプSAを備える。また、センスアンプSAの各単位増幅回路は、コモンソース線CSP及びCSNにそれぞれ所定の内部電圧VDL及びVSLが供給されることにより選択的に動作状態とされ、メモリアレイMARYの選択ワード線に結合された所定数のメモリセルから相補ビット線B0*(ここで、例えば非反転ビット線B0T及び反転ビット線B0Bを合わせて相補ビット線B0*のように*を付して表す。また、それが有効とされるとき選択的にハイレベルとされるいわゆる非反転信号等についてはその名称の末尾にTを付して表し、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等についてはその名称の末尾にBを付して表す。以下同様)等を介して出力される微小読み出し信号を増幅して、内部電圧VDLをハイレベルとし内部電圧VSLをロウレベルとするBSGレベルの2値読み出し信号とする。
【0005】
上記シンクロナスDRAMにおいて、相補ビット線B0*等における2値読み出し信号のハイレベルとなる電位VDLは、電源電圧VDDを例えば+3.3V(ボルト)とするとき、例えば+2.5Vとされ、そのロウレベルとなる電位VSLは例えば+0.8Vとされる。つまり、このシンクロナスDRAMでは、その動作電源となる電源電圧VDD及び接地電位VSSの電位差が3.3Vであるにもかかわらず、各相補ビット線における2値読み出し信号の到達振幅が1.7Vに圧縮されるため、シンクロナスDRAMの微細化・高集積化を図ることができるとともに、相補ビット線のレベル変化を高速化してシンクロナスDRAMの高速化を図り、相補ビット線の負荷容量に対するチャージ電流を削減してシンクロナスDRAMの低消費電力化を図ることができるものとされる。
【0006】
一方、メモリアレイMARYの選択メモリセルに対する書き込み動作は、ライトアンプWAの単位ライトアンプUWA0等を構成するPチャンネルMOSFETPE及びPFならびにNチャンネルMOSFETNJ及びNKから、相補共通データ線CD0*等ならびに図示されないYスイッチYSのスイッチMOSFETを介して行われ、相補共通データ線CD0*等における書き込み信号のハイレベル及びロウレベルの到達電位は、図11に例示されるように、それぞれ上記内部電圧VDL及びVSLとされる。周知のように、MOSFETの微細化・低電圧化は、必ずしもそのしきい値電圧のスケーリングには結びつかない。したがって、BSG方式を採ることによりシンクロナスDRAMの高速化・低消費電力化を図ろうとすると、読み出し信号及び書き込み信号の振幅圧縮によってシンクロナスDRAMの読み出し動作及び書き込み動作が遅くなり、そのアクセスタイムが長くなる。また、これに対処するためにMOSFETの低Vth化を図ろうとすると、不純物の打ち込み量制御のためにフォトマスクの所要数が増え、製造工程が増えて、シンクロナスDRAMの低コスト化が阻害される。
【0007】
この発明の目的は、その低コスト化を阻害することなく、BSG方式を採るシンクロナスDRAM等の高速化を図り、シンクロナスDRAMを含むコンピュータシステム等の高速化を図ることにある。
【0008】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0009】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、第1及び第2の電源電圧をその動作電源としかつBSG方式を採るシンクロナスDRAM等において、ライトアンプから相補共通データ線を介してメモリアレイの選択メモリセルに供給される書き込み信号のハイレベル及びロウレベルの到達電位を、所定期間だけそれぞれ第1及び第2の電源電圧電位とし、あるいはセンスアンプに対する第1及び第2コモンソース線の電位を、所定期間だけそれぞれ第1及び第2の電源電圧電位とすることで、ビット線における書き込み信号の実質的な到達振幅を読み出し信号の増幅後の到達振幅よりも大きくして、言わばオーバードライブ書き込みを行う。
【0010】
上記手段によれば、BSG方式による微細化・低消費電力化を享受しつつ、しかもその低コスト化を阻害することなく、BSG方式を採るシンクロナスDRAM等の書き込み動作を高速化することができ、これによってシンクロナスDRAMを含むコンピュータシステム等の高速化を図ることができる。
【0011】
【発明の実施の形態】
図1には、この発明が適用されたシンクロナスDRAMの一実施例のブロック図が示されている。同図をもとに、まずこの実施例のシンクロナスDRAMの構成及び動作の概要について説明する。なお、図1の各ブロックを構成する回路素子は、公知のMOSFET集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。
【0012】
図1において、この実施例のシンクロナスDRAMは、特に制限されないが、4個のバンクBNK0〜BNK3を備え、これらのバンクのそれぞれは、そのレイアウト面積の大半を占めて配置されるメモリアレイMARYと、直接周辺回路となるロウアドレスデコーダRD,センスアンプSA,カラムアドレスデコーダCDならびにライトアンプWA及びメインアンプMAとを備える。
【0013】
バンクBNK0〜BNK3を構成するメモリアレイMARYは、図の垂直方向に平行して配置される所定数のワード線と、水平方向に平行して配置される所定組の相補ビット線とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択MOSFETからなる多数のダイナミック型メモリセルがそれぞれ格子状に配置される。なお、メモリアレイMARYの具体的構成及び動作については、後で詳細に説明する。
【0014】
バンクBNK0〜BNK3のメモリアレイMARYを構成するワード線は、その下方において対応するロウアドレスデコーダRDに結合され、択一的に選択状態とされる。各バンクのロウアドレスデコーダRDには、ロウアドレスレジスタRAから11ビットの内部アドレス信号X0〜X10が共通に供給され、タイミング発生回路TGから内部制御信号RGが供給される。ロウアドレスレジスタRAには、アドレスバッファABを介してXアドレス信号AX0〜AX10が供給され、タイミング発生回路TGから内部制御信号RLが供給される。また、アドレスバッファABには、外部のアクセス装置からアドレス入力端子A0〜A10を介してXアドレス信号AX0〜AX10ならびにYアドレス信号AY0〜AY8が時分割的に供給され、アドレス入力端子A11及びA12を介して2ビットのバンクアドレス信号BA0及びBA1が供給される。
【0015】
アドレスバッファABは、アドレス入力端子A0〜A10を介して時分割的に入力されるXアドレス信号AX0〜AX10ならびにYアドレス信号AY0〜AY8と、アドレス入力端子A11及びA12を介して入力されるバンクアドレス信号BA0及びBA1を取り込み、ロウアドレスレジスタRA,カラムアドレスカウンタCC,バンクアドレスレジスタBA,データ入出力選択回路DSならびに図示されないモードレジスタMRに伝達する。バンクアドレスレジスタBAには、さらにタイミング発生回路TGから内部制御信号BLが供給され、データ入出力選択回路DSには図示されない内部制御信号BCが供給される。
【0016】
バンクアドレスレジスタBAは、アドレス入力端子A11及びA12からアドレスバッファABを介して入力されるバンクアドレス信号BA0及びBA1を内部制御信号BLに従って取り込み、保持するとともに、内部バンクアドレス信号B0及びB1としてバンク選択回路BSに伝達する。
【0017】
バンク選択回路BSは、バンクアドレスレジスタBAから伝達される内部バンクアドレス信号B0及びB1をデコードして、対応するバンク選択信号BS0〜BS3を所定のタイミングで択一的にハイレベルとする。これらのバンク選択信号BS0〜BS3は、対応するバンクBNK0〜BNK3にそれぞれ供給され、その周辺回路たるロウアドレスデコーダRD,カラムアドレスデコーダCD,センスアンプならびにライトアンプWA及びメインアンプMA等を選択的に動作状態とするための駆動選択信号として用いられる。
【0018】
ロウアドレスレジスタRAは、アドレスバッファABから伝達されるXアドレス信号AX0〜AX10を内部制御信号RLに従って取り込み、保持するとともに、これらのXアドレス信号をもとに内部アドレス信号X0〜X10を形成し、バンクBNK0〜BNK3のロウアドレスデコーダRDに供給する。
【0019】
バンクBNK0〜BNK3のロウアドレスデコーダRDは、内部制御信号RGがハイレベルとされかつ対応するバンク選択信号BS0〜BS3がハイレベルとされることでそれぞれ選択的に動作状態とされ、ロウアドレスレジスタRAから供給される内部アドレス信号X0〜X10をデコードして、対応するメモリアレイMARYの指定されたワード線を択一的に選択状態とする。
【0020】
次に、バンクBNK0〜BNK3のメモリアレイMARYを構成する相補ビット線は、その左方において対応するセンスアンプSAに結合される。各バンクのセンスアンプSAには、対応するカラムアドレスデコーダCDから図示されないp+1ビットのビット線選択信号YS0〜YSpがそれぞれ供給され、タイミング発生回路TGから内部制御信号PA及びPCが共通に供給される。また、各バンクのカラムアドレスデコーダCDには、カラムアドレスカウンタCCから9ビットの内部アドレス信号Y0〜Y8が共通に供給され、タイミング発生回路TGから内部制御信号CGが共通に供給される。カラムアドレスカウンタCCには、前記アドレスバッファABからYアドレス信号AY0〜AY8が供給されるとともに、タイミング発生回路TGから内部制御信号CLが供給される。
【0021】
カラムアドレスカウンタCCは、図示されない内部制御信号CUに従って歩進動作を行うバイナリーカウンタを含む。このカウンタは、アドレスバッファABから供給されるYアドレス信号AY0〜AY8を内部制御信号CLに従って取り込み、保持する。また、これらのYアドレス信号AY0〜AY8を初期値として内部制御信号CUに従った歩進動作を行い、内部アドレス信号Y0〜Y8を順次形成して、各バンクのカラムアドレスデコーダCDに供給する。
【0022】
このとき、各バンクのカラムアドレスデコーダCDは、内部制御信号CGがハイレベルとされかつ対応するバンク選択信号BS0〜BS3がハイレベルとされることでそれぞれ選択的に動作状態とされ、カラムアドレスカウンタCCから供給される内部アドレス信号Y0〜Y8をデコードして、ビット線選択信号YS0〜YSpの対応するビットを択一的にハイレベルとする。
【0023】
データ入出力選択回路DSは、アドレスバッファABから供給されるアドレス信号A11及びA12つまりバンクアドレス信号BA0及びBA1を内部制御信号BCに従って取り込み、保持するとともに、これらのバンクアドレス信号をデコードして、データ入出力回路IOに対するデータ選択信号DS0〜DS3の対応するビットを所定のタイミングで択一的にハイレベルとする。
【0024】
バンクBNK0〜BNK3のセンスアンプSAは、メモリアレイMARYの各相補ビット線に対応して設けられる所定数の単位回路を含み、これらの単位回路のそれぞれは、Nチャンネル型の3個のプリチャージMOSFETが直並列結合されてなるビット線プリチャージ回路と、一対のCMOSインバータが交差結合されてなる単位増幅回路と、Nチャンネル型の一対のスイッチMOSFETとを含む。このうち、各単位回路のビット線プリチャージ回路を構成するプリチャージMOSFETは、内部制御信号PCがハイレベルとされることで選択的にかつ一斉にオン状態となり、対応するメモリアレイMARYの各相補ビット線の非反転及び反転信号線を中間電位HVにプリチャージする。
【0025】
一方、各単位回路の単位増幅回路は、内部制御信号PAがハイレベルとされかつ対応するバンク選択信号BS0〜BS3がハイレベルとされることで選択的にかつ一斉に動作状態とされ、各メモリアレイMARYの選択ワード線に結合される所定数のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、所定の2値読み出し信号とする。
【0026】
さらに、各単位回路のスイッチMOSFETは、対応するビット線選択信号YS0〜YSpのハイレベルを受けて16組ずつ選択的にオン状態となり、対応するメモリアレイMARYの対応する16組の相補ビット線と相補共通データ線CD0*〜CD15*との間を選択的に接続状態とする。
【0027】
この実施例において、シンクロナスDRAMは、例えば+3.3Vの電源電圧VDD(第1の電源電圧)と0Vつまり接地電位VSS(第2の電源電圧)とをその動作電源とする。また、シンクロナスDRAMはBSG方式を採り、センスアンプSAの単位増幅回路には、コモンソース線CSP及びCSNを介して、それぞれ例えば+2.5V(第1の電位)及び+0.8V(第2の電位)とされる内部電圧VDL及びVSLが動作電源として供給される。このため、各相補ビット線における読み出し信号の増幅後の到達振幅はVDL−VSLつまり1.7Vに圧縮され、これによって各相補ビット線のチャージ又はディスチャージ動作を高速化してシンクロナスDRAMの読み出し動作を高速化し、各相補ビット線のチャージ電流を削減してその低消費電力化を図ることができる。センスアンプSAの具体的構成及び動作については、後で詳細に説明する。
【0028】
相補共通データ線CD0*〜CD15*は、対応するライトアンプWAの各単単位ライトアンプの出力端子にそれぞれ結合されるとともに、対応するメインアンプMAの各単位メインアンプの入力端子にそれぞれ結合される。
【0029】
バンクBNK0〜BNK3のライトアンプWA及びメインアンプMAは、相補共通データ線CD0*〜CD15*に対応して設けられる16個の単位ライトアンプ及び単位メインアンプをそれぞれ備える。また、データ入出力回路IOは、データ入出力端子D0〜D15に対応して設けられる16個の入力バッファ及び出力バッファと、書き込みデータ又は読み出しデータを選択的に伝達する書き込みデータ選択回路及び読み出しデータ選択回路とを備える。
【0030】
バンクBNK0〜BNK3のライトアンプWAの各単位ライトアンプの入力端子は、書き込みデータバスWDB00〜WDB015ないしWDB30〜WDB315を介して、データ入出力回路IOの書き込みデータ選択回路の対応する出力端子にそれぞれ結合され、メインアンプMAの各単位メインアンプの出力端子は、読み出しデータバスRDB00〜RDB015ないしRDB30〜RDB315を介して、データ入出力回路IOの読み出しデータ選択回路の対応する入力端子にそれぞれ結合される。データ入出力回路IOの書き込みデータ選択回路の各入力端子ならびに読み出しデータ選択回路の各出力端子は、対応するデータ入出力端子D0〜D15にそれぞれ共通結合される。
【0031】
ライトアンプWAの各単位ライトアンプには、タイミング発生回路TGから内部制御信号WGP及びWGが共通に供給され、メインアンプMAの各単位メインアンプには図示されない内部制御信号RPが共通に供給される。また、データ入出力回路IOの書き込みデータ選択回路及び読み出しデータ選択回路には、データ入出力選択回路DSからデータ選択信号DS0〜DS3が供給され、その出力バッファには、内部制御信号OCが共通に供給される。
【0032】
データ入出力回路IOの各入力バッファは、シンクロナスDRAMが書き込みモードで選択状態とされるとき、アクセス装置からデータ入出力端子D0〜D15を介して入力される16ビットの書き込みデータを取り込み、保持する。このとき、データ入出力回路IOの書き込みデータ選択回路は、各入力バッファから供給される書き込みデータをデータ選択信号DS0〜DS3に従って選択的に書き込みデータバスWDB00〜WDB015ないしWDB30〜WDB315に出力し、指定されたバンクBNK0〜BNK3のライトアンプWAに伝達する。また、ライトアンプWAの各単位ライトアンプは、内部制御信号WGP又はWGがハイレベルとされかつ対応するバンク選択信号BS0〜BS3がハイレベルとされることで選択的に動作状態とされ、データ入出力回路IOから書き込みデータバスWDB00〜WDB015ないしWDB30〜WDB315を介して伝達される書き込みデータを所定の相補書き込み信号に変換した後、対応する相補共通データ線CD0*〜CD15*からセンスアンプSAを介して対応するメモリアレイMARYの選択状態にある16個のメモリセルに書き込む。
【0033】
この実施例において、ライトアンプWAの各単位ライトアンプにより形成される相補書き込み信号は、そのハイレベル及びロウレベルの到達電位がそれぞれ所定期間だけ電源電圧VDD及び接地電位VSSとされ、いわゆるオーバードライブ書き込みが行われる。この結果、この実施例のシンクロナスDRAMがBSG方式を採るにもかかわらず、その書き込み動作が高速化され、これによってシンクロナスDRAMを含むコンピュータシステムの高速化が図られる。ライトアンプWAの具体的構成及び動作については、後で詳細に説明する。
【0034】
一方、バンクBNK0〜BNK3のメインアンプMAの単位メインアンプは、シンクロナスDRAMが読み出しモードで選択状態とされるとき、内部制御信号RPがハイレベルとされかつ対応するバンク選択信号BS0〜BS3がハイレベルとされることで選択的に動作状態とされ、対応するメモリアレイMARYの選択された16個のメモリセルから相補共通データ線CD0*〜CD15*を介して出力される読み出し信号をそれぞれ増幅し、読み出しデータバスRDB00〜RDB015ないしRDB30〜RDB315を介してデータ入出力回路IOに伝達する。このとき、データ入出力回路IOの読み出しデータ選択回路は、バンクBNK0〜BNK3のメインアンプMAから読み出しデータバスRDB00〜RDB015ないしRDB30〜RDB315を介して出力される読み出しデータをデータ選択信号DS0〜DS3に従って選択し、出力バッファに伝達する。また、データ入出力回路IOの各出力バッファは、内部制御信号OCのハイレベルを受けて選択的に動作状態とされ、読み出しデータ選択回路から供給される読み出しデータをデータ入出力端子D0〜D15を介して出力する。
【0035】
内部電圧発生回路VGは、外部から供給される電源電圧VDD及び接地電位VSSをもとに、内部電圧VDL及びVDLならびに中間電位HVを生成し、シンクロナスDRAMの各部に供給する。特に制限されないが、電源電圧VDDは+3.3Vとされ、内部電圧VDL及びVSLならびに中間電位HVは、それぞれ+2.5V及び+0.8Vならびに+1.65Vとされる。
【0036】
タイミング発生回路TGは、外部のアクセス装置から起動制御信号として供給されるチップ選択信号CSB,ロウアドレスストローブ信号RASB,カラムアドレスストローブ信号CASB,ライトイネーブル信号WEBならびに入出力マスク信号DQMと、クロック信号CLK及びクロックイネーブル信号CKEとをもとに上記各種内部制御信号を選択的に形成し、各部に供給する。
【0037】
図2には、図1のシンクロナスDRAMに含まれるメモリアレイMARY及びセンスアンプSAの一実施例の部分的な回路図が示されている。同図をもとに、シンクロナスDRAMに含まれるメモリアレイMARY及びセンスアンプSAの具体的構成及び動作を説明する。なお、以下の回路図において、そのチャネル(バックゲート)部に矢印が付されるMOSFETはPチャンネル型であって、矢印の付されないNチャンネルMOSFETと区別して示される。
【0038】
図2において、メモリアレイMARYは、図の垂直方向に平行して配置されるm+1本のワード線W0〜Wmと、水平方向に平行して配置されるn+1組の相補ビット線B0*〜Bn*とを含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタCs及びアドレス選択MOSFETQaからなる(m+1)×(n+1)個のダイナミック型メモリセルが格子状に配置される。メモリアレイMARYの同一の行に配置されるn+1個のメモリセルのアドレス選択MOSFETQaのゲートは、対応するワード線W0〜Wmにそれぞれ共通結合される。また、メモリアレイMARYの同一の列に配置されるm+1個のメモリセルのアドレス選択MOSFETQaのドレインは、対応する相補ビット線B0*〜Bn*の非反転又は反転信号線に所定の規則性をもって交互に結合される。メモリアレイMARYを構成するすべてのメモリセルの情報蓄積キャパシタCsの他方の電極には、中間電位HVのプレート電圧が供給される。
【0039】
次に、センスアンプSAは、メモリアレイMARYの相補ビット線B0*〜Bn*に対応して設けられるn+1個の単位回路を備え、これらの単位回路のそれぞれは、図2に例示されるように、Nチャンネル型の3個のプリチャージMOSFETN6〜N8が直並列結合されてなるビット線プリチャージ回路と、PチャンネルMOSFETP2及びNチャンネルMOSFETN2ならびにPチャンネルMOSFETP3及びNチャンネルMOSFETN3からなる一対のCMOSインバータが互いに交差結合されてなる単位増幅回路と、Nチャンネル型の一対のスイッチMOSFETN4及びN5とを含む。
【0040】
センスアンプSAの各単位回路のビット線プリチャージ回路を構成するプリチャージMOSFETN6〜N8のゲートには、タイミング発生回路TGから内部制御信号PCが共通に供給され、プリチャージMOSFETN6及びN7の共通結合されたソースには、中間電位HVが供給される。これにより、プリチャージMOSFETN6〜N8は、内部制御信号PCのハイレベルを受けて選択的にかつ一斉にオン状態となり、メモリアレイMARYの相補ビット線B0*〜Bn*の非反転及び反転信号線を中間電位HVにプリチャージする。
【0041】
一方、センスアンプSAの各単位回路の単位増幅回路を構成するMOSFETP2及びN2の共通結合されたドレインは、各単位増幅回路の非反転入出力ノードとしてメモリアレイMARYの対応する相補ビット線B0*〜Bn*の非反転信号線にそれぞれ結合され、MOSFETP3及びN3の共通結合されたドレインは、各単位増幅回路の反転入出力ノードとして対応する相補ビット線B0*〜Bn*の反転信号線にそれぞれ結合される。単位増幅回路を構成するPチャンネルMOSFETP2及びP3の共通結合されたソースは、各単位増幅回路の高電位電源供給ノードとしてコモンソース信号線CSPに結合され、NチャンネルMOSFETN2及びN3の共通結合されたソースは、その低電位電源供給ノードとしてコモンソース信号線CSNに結合される。
【0042】
コモンソース線CSPは、その下方においてPチャンネル型の駆動MOSFETP1を介して内部電圧供給点VDLに結合され、コモンソース線CSNは、Nチャンネル型の駆動MOSFETN1を介して内部電圧供給点VSLに結合される。駆動MOSFETN1のゲートには、タイミング発生回路TGから内部制御信号PAが供給され、駆動MOSFETP1のゲートには、そのインバータV1による反転信号が供給される。前述のように、内部電圧VDLは、例えば+2.5Vとされ、内部電圧VSLは+0.8Vとされる。
【0043】
これにより、センスアンプSAの駆動MOSFETP1及びN1は、内部制御信号PAのハイレベルを受けて選択的にオン状態となり、コモンソース線CSP及びCSNに対して内部電圧VDL及びVSLをそれぞれ選択的に供給する。このとき、センスアンプSAの各単位増幅回路は、コモンソース線CSP及びCSNの内部電圧VDL及びVSLを受けて選択的にかつ一斉に動作状態となり、メモリアレイMARYの選択ワード線に結合されるn+1個のメモリセルから相補ビット線B0*〜Bn*を介して出力される微小読み出し信号をそれぞれ増幅して、そのハイレベルの到達電位を内部電圧VDLとしロウレベルの到達電位を内部電圧VSLとするBSGレベルの2値読み出し信号とする。
【0044】
センスアンプSAの各単位回路を構成するスイッチMOSFETN4及びN5のゲートは、順次16組ずつ共通結合され、カラムアドレスデコーダCDから対応するビット線選択信号YS0〜YSpがそれぞれ共通に供給される。なお、ビット線選択信号のビット数p+1が、メモリアレイMARYの相補ビット線B0*〜Bn*の組数n+1に対して、
p+1=(n+1)/16
なる関係にあることは言うまでもない。
【0045】
これにより、センスアンプSAの各単位回路のスイッチMOSFETN4及びN5は、ビット線選択信号YS0〜YSpの対応するビットがハイレベルとされることで16組ずつ選択的にオン状態となり、メモリアレイMARYの対応する16組の相補ビット線と相補共通データ線CD0*〜CD15*つまりライトアンプWA及びメインアンプMAとの間を選択的に接続状態とする。
【0046】
図3には、図1のシンクロナスDRAMに含まれるライトアンプWAの一実施例の部分的な回路図が示されている。なお、図3には、バンクBNK0のライトアンプWAを構成する16個の単位ライトアンプのうち単位ライトアンプUWA0が例示的に示されており、以下の説明もこれを例に進められる。
【0047】
図3において、バンクBNK0のライトアンプWAは、書き込みデータバスWDB00〜WDB015に対応して設けられる16個の単位ライトアンプUWA0〜UWA15を備え、これらの単位ライトアンプのそれぞれは、特に制限されないが、図の単位ライトアンプUWA0に代表して示されるように、それぞれ4個のPチャンネルMOSFETP4〜P7ならびにNチャンネルMOSFETN9〜NCと、それぞれ2個のナンド(NAND)ゲートNA1及びNA2ならびにノア(NOR)ゲートNO1及びNO2とを含む。
【0048】
MOSFETP4及びP5のソースは、ともに電源電圧供給点VDDに結合され、そのドレインは、反転共通データ線CD0B及び非反転共通データ線CD0Tにそれぞれ結合される。また、MOSFETN9及びNAのソースは、ともに接地電位供給点VSSに結合され、そのドレインは、非反転共通データ線CD0T及び反転共通データ線CD0Bにそれぞれ結合される。MOSFETN9のゲートには、ノアゲートNO1の出力信号が供給され、MOSFETP4のゲートには、そのインバータV4による反転信号が供給される。また、MOSFETP5のゲートには、ナンドゲートNA1の出力信号が供給され、MOSFETNAのゲートには、そのインバータV5による反転信号が供給される。
【0049】
ナンドゲートNA1の一方の入力端子には、内部制御信号WGPが供給され、ノアゲートNO1の一方の入力端子には、そのインバータV2による反転信号が供給される。これらのナンドゲートNA1及びノアゲートNO1の他方の入力端子は、ともに書き込みデータバスWDB00に結合される。
【0050】
これにより、MOSFETP4及びN9は、ともにノアゲートNO1の出力信号がハイレベルとされるとき、言い換えるならば内部制御信号WGPがハイレベルとされかつ書き込みデータバスWDB00を介して供給される書き込みデータがロウレベルつまり論理“0”とされるとき選択的にオン状態となる。また、MOSFETP5及びNAは、ともにナンドゲートNA1の出力信号がロウレベルとされるとき、言い換えるならば内部制御信号WGPがハイレベルとされかつ書き込みデータバスWDB00を介して供給される書き込みデータがハイレベルつまり論理“1”とされるとき選択的にオン状態となる。
【0051】
単位ライトアンプUWA0のMOSFETP4及びN9がオン状態とされるとき、非反転共通データ線CD0Tには接地電位VSSのようなロウレベルの書き込み信号が出力され、反転共通データ線CD0Bには電源電圧VDDのようなハイレベルの書き込み信号が出力される。また、MOSFETP5及びNAがオン状態とされるとき、非反転共通データ線CD0Tには電源電圧VDDのようなハイレベルの書き込み信号が出力され、反転共通データ線CD0Bには接地電位VSSのようなロウレベルの書き込み信号が出力される。
【0052】
一方、単位ライトアンプUWA0を構成するMOSFETP6及びP7のソースは、ともに内部電圧供給点VDLに結合され、そのドレインは、非反転共通データ線CD0T及び反転共通データ線CD0Bにそれぞれ結合される。また、MOSFETNB及びNCのソースは、ともに内部電圧供給点VSLに結合され、そのドレインは、反転共通データ線CD0B及び非反転共通データ線CD0Tにそれぞれ結合される。MOSFETP7のゲートには、ノアゲートNO2の出力信号が供給され、MOSFETNCのゲートには、そのインバータV7による反転信号が供給される。また、MOSFETNBのゲートには、ナンドゲートNA2の出力信号が供給され、MOSFETP6のゲートには、そのインバータV6による反転信号が供給される。
【0053】
ナンドゲートNA2の一方の入力端子には、内部制御信号WGが供給され、ノアゲートNO2の一方の入力端子には、そのインバータV3による反転信号が供給される。これらのナンドゲートNA2及びノアゲートNO2の他方の入力端子は、ともに書き込みデータバスWDB00に結合される。
【0054】
これにより、MOSFETP7及びNCは、ともにノアゲートNO2の出力信号がハイレベルとされるとき、言い換えるならば内部制御信号WGがハイレベルとされかつ書き込みデータバスWDB00を介して供給される書き込みデータがロウレベルつまり論理“0”とされるとき選択的にオン状態となる。また、MOSFETP6及びNBは、ともにナンドゲートNA2の出力信号がロウレベルとされるとき、言い換えるならば内部制御信号WGがハイレベルとされかつ書き込みデータバスWDB00を介して供給される書き込みデータがハイレベルつまり論理“1”とされるとき選択的にオン状態となる。
【0055】
単位ライトアンプUWA0のMOSFETP7及びNCがオン状態とされるとき、非反転共通データ線CD0Tには内部電圧VSLのようなロウレベルの書き込み信号が出力され、反転共通データ線CD0Bには内部電圧VDLのようなハイレベルの書き込み信号が出力される。また、MOSFETP5及びNAがオン状態とされるとき、非反転共通データ線CD0Tには内部電圧VDLのようなハイレベルの書き込み信号が出力され、反転共通データ線CD0Bには内部電圧VSLのようなロウレベルの書き込み信号が出力される。
【0056】
この実施例において、内部制御信号WGPは、後述するように、書き込み動作が行われる期間の当初において所定期間だけ選択的にハイレベルとされ、内部制御信号WGは、内部制御信号WGPがロウレベルに戻された後、他の所定期間だけ選択的にハイレベルとされる。したがって、この実施例の単位ライトアンプUWA0により形成される相補書き込み信号は、書き込み動作が行われる当初において所定期間だけ、それぞれ電源電圧VDD及び接地電位VSSをハイレベル及びロウレベルの到達電位とする比較的大きな振幅の書き込み信号とされ、その後の所定期間では、それぞれ内部電圧VDL及びVSLをハイレベル及びロウレベルの到達電位とする比較的小さな振幅の書き込み信号とされる。
【0057】
図4には、図3のライトアンプWAの一実施例の信号波形図が示されている。同図をもとに、この実施例のシンクロナスDRAMの書き込みモードつまりライトサイクルにおける具体的動作ならびにその特徴について説明する。なお、以下の信号波形図には、バンクBNK0のワード線W0と、ビット線選択信号YS0に対応する相補ビット線B0*〜B15*とが選択状態とされる場合が例示的に示され、以下の具体的な説明もこれに関する部分を例に進められる。また、同図には、書き込みデータが論理“1”とされる場合が例示され、書き込みデータが論理“0”とされる場合が点線で付記される。さらに、シンクロナスDRAMでは、このライトサイクルに先立って、バンクBNK0のワード線W0を選択状態とするためのアクティブコマンドがすでに実行済の状態にある。したがって、メモリアレイMARYの例えば相補ビット線B0*には、ワード線W0との交点にある選択メモリセルの保持データつまり例えば論理“0”のデータに対応した微小読み出し信号が出力され、これがすでにセンスアンプSAの対応する単位増幅回路により増幅されて内部電圧VDLをハイレベルとし内部電圧VSLをロウレベルとするBSGレベルの2値読み出し信号となっている。
【0058】
図4において、この実施例のシンクロナスDRAMは、クロック信号CLKの立ち上がりエッジつまりそのロウレベルからハイレベルへの変化時点でチップ選択信号CSB及びカラムアドレスストローブ信号CASBがロウレベルとされ、かつライトイネーブル信号WEBがロウレベルとされることで、ライトサイクルつまり書き込みモードによる選択状態とされる。このとき、アドレス入力端子A0〜A12には、バンクBNK0のビット線選択信号YS0を指定する組み合わせでYアドレス信号AY0〜AY8が供給され、データ入出力端子D0には、論理“1”又は“0”の書き込みデータが選択的に入力される。
【0059】
シンクロナスDRAMでは、クロック信号CLKの立ち上がりから所定時間が経過した時点でビット線選択信号YS0が択一的にハイレベルとされる。また、やや遅れて内部制御信号WGPが所定期間だけハイレベルとされた後、これと入れ換わりに内部制御信号WGが他の所定期間だけハイレベルとされる。
【0060】
ライトアンプWAの単位ライトアンプUWA0では、まず内部制御信号WGPのハイレベルと書き込みデータの論理“1”とを受けてナンドゲートNA1の出力信号NA1outが所定期間だけロウレベルとなり、続いて内部制御信号WGのハイレベルと書き込みデータの論理“1”とを受けてナンドゲートNA2の出力信号NA2outが他の所定期間だけロウレベルとされる。
【0061】
ナンドゲートNA1の出力信号NA1outがロウレベルとされるとき、相補共通データ線CD0*の非反転及び反転信号線には、ライトアンプWAの単位ライトアンプUWA0からフルスィングつまりそのハイレベルを電源電圧VDDとしそのロウレベルを接地電位VSSとする論理“1”の相補書き込み信号が出力され、オーバードライブ書き込みが行われる。このため、相補ビット線B0*の非反転及び反転信号線の電位は急速に反転されるが、非反転及び反転信号線の電位が交差した時点でナンドゲートNA2の出力信号NA2outがロウレベルとされ、相補書き込み信号の到達電位がそのハイレベルを内部電圧VDLとしそのロウレベルを内部電圧VSLとするBSGレベルとされる。したがって、相補ビット線B0*の非反転及び反転信号線の電位変化は比較的緩やかなものとなリ、やがて内部電圧VDL又はVSLのBSGレベルに到達する。
【0062】
以上のように、この実施例のシンクロナスDRAMはBSG方式を採り、メモリアレイMARYの相補ビット線B0*〜Bn*における読み出し信号の増幅後の到達電位は、内部電圧VDLをハイレベルとし内部電圧VSLをロウレベルとするBSGレベルとされるが、書き込み動作時にライトアンプWAから相補共通データ線CD0*〜CD15*を介して各相補ビット線に供給される相補書き込み信号の到達電位は、電源電圧VDDをハイレベルとし接地電位VSSをロウレベルとするフルスィングレベルとされ、オーバードライブ書き込みが行われる。この結果、BSG方式による微細化・低消費電力化を享受しつつ、しかもMOSFETを低Vth化することなく、言い換えるならば不純物の打ち込み量制御のためのフォトマスク及び製造工程の追加によるコスト上昇を招くことなく、シンクロナスDRAMの書き込み動作を高速化でき、これによってシンクロナスDRAMを含むコンピュータシステムの高速化を図ることができる。
【0063】
なお、相補ビット線B0*〜Bn*の非反転及び反転信号線の電位が交差した後に相補書き込み信号の到達電位がBSGレベルに切り換えられ、その電位変化が緩やかとなることで、相補ビット線B0*〜Bn*の非反転及び反転信号線の電位が内部電圧VDLを超えて高くあるいは内部電圧VSL以下となるのを防止でき、これによって動作電流の増大を防止し、特にロウレベルが内部電圧VSL以下となることによるメモリセルのデータ破壊を防止できる。
【0064】
図5には、この発明が適用されたシンクロナスDRAMに含まれるライトアンプWAの第2の実施例の部分的な回路図が示され、図6には、その一実施例の信号波形図が示されている。なお、この実施例は、前記図1〜図4の実施例を基本的に踏襲するものであるため、これと異なる部分について説明を追加する。
【0065】
図5において、この実施例のライトアンプWAを構成する単位ライトアンプUWA0は、それぞれ6個のPチャンネルMOSFETP8〜PDならびにNチャンネルMOSFETND〜NIと、それぞれ4個のナンドゲートNA3〜NA6ならびにノアゲートNO3〜NO6とを含む。MOSFETP8のドレインは、非反転共通データ線CD0Tに結合される。また、そのソースは、MOSFETP8を介して電源電圧供給点VDDに結合されるとともに、MOSFETP9を介して内部電圧供給点VDLに結合され、さらにキャパシタC1の一方の電極に結合される。同様に、MOSFETPCのドレインは、反転共通データ線CD0Bに結合される。また、そのソースは、MOSFETPDを介して電源電圧供給点VDDに結合されるとともに、MOSFETPBを介して内部電圧供給点VDLに結合され、さらにキャパシタC3の一方の電極に結合される。
【0066】
一方、単位ライトアンプUWA0を構成するMOSFETNFのドレインは、反転共通データ線CD0Bに結合される。また、そのソースは、MOSFETNDを介して接地電位供給点VSSに結合されるとともに、MOSFETNEを介して内部電圧供給点VSLに結合され、さらにキャパシタC2の一方の電極に結合される。同様に、MOSFETNHのドレインは、非反転共通データ線CD0Tに結合される。また、そのソースは、MOSFETNIを介して接地電位供給点VSSに結合されるとともに、MOSFETNGを介して内部電圧供給点VSLに結合され、さらにキャパシタC4の一方の電極に結合される。
【0067】
単位ライトアンプUWA0のMOSFETPAのゲートには、ナンドゲートNA3の出力信号つまり反転内部信号W11Bが供給され、MOSFETNFのゲートには、そのインバータVCによる反転信号つまり非反転内部信号W11が供給される。また、MOSFETP9のゲートには、ナンドゲートNA6の出力信号つまり反転内部信号W14Bが供給され、MOSFETNEのゲートには、そのインバータVFによる反転信号つまり非反転内部信号W14が供給される。さらに、MOSFETNDのゲートには、ナンドゲートNA4の出力信号つまり反転内部信号W12Bが供給され、MOSFETP8のゲートには、そのインバータVDによる反転信号つまり非反転内部信号W12が供給される。キャパシタC2の他方の電極には、ナンドゲートNA5の出力信号つまり反転内部信号W13Bが供給され、キャパシタC3の他方の電極には、そのインバータVEによる反転信号つまり非反転内部信号W13が供給される。
【0068】
次に、単位ライトアンプUWA0のMOSFETNHのゲートには、ノアゲートNO3の出力信号つまり非反転内部信号W01が供給され、MOSFETPCのゲートには、そのインバータVGによる反転信号つまり反転内部信号W01Bが供給される。また、MOSFETNGのゲートには、ノアゲートNO6の出力信号つまり非反転内部信号W04が供給され、MOSFETPBのゲートには、そのインバータVJによる反転信号つまり反転内部信号W04Bが供給される。さらに、MOSFETPDのゲートには、ノアゲートNO4の出力信号つまり非反転内部信号W02が供給され、MOSFETNIのゲートには、そのインバータVHによる反転信号つまり反転内部信号W02Bが供給される。キャパシタC3の他方の電極には、ノアゲートNO5の出力信号つまり非反転内部信号W03が供給され、キャパシタC3の他方の電極には、そのインバータVIによる反転信号つまり反転内部信号W03Bが供給される。
【0069】
ナンドゲートNA3,NA4,NA5ならびにNA6の一方の入力端子には、内部制御信号WG1,WG2,WG3ならびにWG4がそれぞれ供給され、その他方の入力端子には、書き込みデータバスWDB00を介して書き込みデータの対応するビットが共通に供給される。また、ノアゲートNO3,NO4,NO5ならびにNO6の一方の入力端子には、内部制御信号WG1,WG2,WG3ならびにWG4のインバータV8,V9,VAならびにVBによる反転信号がそれぞれ供給され、その他方の入力端子には、書き込みデータバスWDB00を介して書き込みデータの対応するビットが共通に供給される。
【0070】
これらのことから、反転内部信号W11B,W12B,W13BならびにW14Bは、対応する内部制御信号WG1,WG2,WG3ならびにWG4がハイレベルとされかつ書き込みデータの対応するビットがハイレベルつまり論理“1”とされるとき選択的にロウレベルとされ、これを受けて非反転内部信号W11,W12,W13ならびにW14がそれぞれ選択的にハイレベルとされる。また、非反転内部信号W01,W02,W03ならびにW04は、対応する内部制御信号WG1,WG2,WG3ならびにWG4がロウレベルとされかつ書き込みデータの対応するビットがロウレベルつまり論理“0”とされるとき選択的にハイレベルとされ、これを受けて反転内部信号W01B,W02B,W03BならびにW04Bがそれぞれ選択的にロウレベルとされる。
【0071】
この実施例において、内部制御信号WG1〜WG4は所定の時間関係を有し、このことを受けて非反転内部信号W11〜W14ならびにW01〜W04は図6に示されるような時間関係を持つものとされる。以下、書き込みデータの対応するビットが論理“1”である場合を例に、説明を進める。
【0072】
シンクロナスDRAMがアクティブコマンド実行後の非選択状態とされ非反転内部信号W11〜W14がすべてロウレベルつまり反転内部信号W11B〜W14Bがすべてハイレベルとされるとき、ライトアンプWAの単位ライトアンプUWA0では、非反転内部信号W12のロウレベルを受けてMOSFETP8がオン状態となり、反転内部信号W12Bのハイレベルを受けてMOSFETNDがオン状態となる。また、キャパシタC1の他方の電極には、非反転内部信号W13のロウレベルが供給され、キャパシタC2の他方の電極には、反転内部信号W13Bのハイレベルが供給される。これにより、キャパシタC1は、その一方の電極が電源電圧VDDとされその他方の電極が接地電位VSSとされる形でチャージされ、キャパシタC2は、その一方の電極が接地電位VSSとされその他方の電極が電源電圧VDDとされる形でチャージされる。
【0073】
シンクロナスDRAMがライトサイクルで選択状態とされると、非反転内部信号W11〜W14が所定の時間関係をもってハイレベルつまり反転内部信号W11B〜W14Bがロウレベルとされる。ライトアンプWAの単位ライトアンプUWA0では、まず反転内部信号W11Bのロウレベルを受けてMOSFETPAがオン状態となり、非反転内部信号W11のハイレベルを受けてMOSFETNFがオン状態となる。また、非反転内部信号W12のハイレベルを受けてMOSFETP8がオフ状態となり、反転内部信号W12Bのロウレベルを受けてMOSFETNDがオフ状態となる。
【0074】
これにより、キャパシタC1の一方の電極が非反転共通データ線CD0Tに接続されるとともに、そのMOSFETP8を介するチャージ動作が停止され、非反転共通データ線CD0Tの電位は電源電圧VDDに保持される。また、キャパシタC2の一方の電極が反転共通データ線CD0Bに接続されるとともに、そのMOSFETNDを介するチャージ動作が停止され、反転共通データ線CD0Bの電位は接地電位VSSに向かって徐々に低下し始める。
【0075】
次に、非反転内部信号W13がハイレベルつまり反転内部信号W13Bがロウレベルとされると、キャパシタC1の他方の電極が電源電圧VDDまで押し上げられ、非反転共通データ線CD0Tの電位は、その負荷容量とキャパシタC1の静電容量との間のチャージシェアに対応する分だけ急速に上昇する。また、キャパシタC2の他方の電極が接地電位VSSまで引き下げられ、反転共通データ線CD0Bの電位は、その負荷容量とキャパシタC2の静電容量との間のチャージシェアに対応する分だけ急速に低下する。
【0076】
つまり、この実施例では、キャパシタC1及びC2がいわゆるブートストラップ容量として作用し、相補共通データ線CD0*〜CD15*の負荷容量との間のチャージシェアを利用して選択メモリセルに対するオーバードライブ書き込みが行われる訳であって、キャパシタC1及びC2の静電容量と各相補共通データ線の負荷容量との間の容量比を適当に設計することにより、書き込み信号の到達電位を容易に設定することができる。この結果、オーバードライブ書き込みによる相補ビット線B0*〜Bn*の到達電位を、電源電圧変動及びプロセスバラツキに関係なく安定化し、不必要な振幅拡大を防止することができる。
【0077】
図7には、この発明が適用されたシンクロナスDRAMに含まれるライトアンプWAの第3の実施例の部分的な回路図が示され、図8には、その一実施例の信号波形図が示されている。なお、この実施例は、前記図1〜図4の実施例を基本的に踏襲するものであるため、これと異なる部分について説明を追加する。
【0078】
図7において、この実施例のライトアンプWAを構成する単位ライトアンプUWA0は、2個のPチャンネルMOSFETPE及びPFならびにNチャンネルMOSFETNJ及びNKと、ナンドゲートNA7及びノアゲートNO7とを含む。このうち、MOSFETPE及びPFのソースは、内部電圧供給点VDLに結合され、そのドレインは、非反転共通データ線CD0T及び反転共通データ線CD0Bにそれぞれ結合される。また、MOSFETNJ及びNKのソースは、内部電圧供給点VSLに結合され、そのドレインは、反転共通データ線CD0B及び非反転共通データ線CD0Tにそれぞれ結合される。
【0079】
単位ライトアンプUWA0のMOSFETPEのゲートには、ナンドゲートNA7の出力信号が供給され、MOSFETNJのゲートには、そのインバータVKによる反転信号が供給される。また、MOSFETNKのゲートには、ノアゲートNO7の出力信号が供給され、MOSFETPFのゲートには、そのインバータVLによる反転信号が供給される。ナンドゲートNA7の一方の入力端子には、内部制御信号WGが供給され、ノアゲートNO7の一方の入力端子には、そのインバータV3による反転信号が供給される。これらのナンドゲートNA7及びノアゲートNO7の他方の入力端子には、書き込みデータバスWDB00を介して書き込みデータの対応するビットが共通に供給される。
【0080】
この実施例において、センスアンプSAのコモンソース線CSPは、Pチャンネル型の駆動MOSFETP1を介して内部電圧供給点VDLに結合されるとともに、Pチャンネル型のもう一つの駆動MOSFETPGを介して電源電圧供給点VDDに結合される。また、コモンソース線CSNは、Nチャンネル型の駆動MOSFETN1を介して内部電圧供給点VSLに結合されるとともに、Nチャンネル型のもう一つの駆動MOSFETNLを介して接地電位供給点VSSに結合される。駆動MOSFETN1のゲートには、ノアゲートNO8の出力信号が供給され、駆動MOSFETP1のゲートには、そのインバータV1による反転信号が供給される。また、駆動MOSFETNLのゲートには、内部制御信号WGPが供給され、駆動MOSFETPGのゲートには、そのインバータVNによる反転信号が供給される。ノアゲートNO8の一方の入力端子には、前記内部制御信号PAのインバータVMによる反転信号が供給され、その他方の入力端子には、内部制御信号WGPが供給される。
【0081】
ここで、内部制御信号WGは、図8に示されるように、クロック信号CLKの立ち上がりから所定時間が経過した時点で所定期間だけ選択的にハイレベルとされ、内部制御信号WGPは、内部制御信号WGがロウレベルに戻されたのを受けて所定期間だけ選択的にハイレベルとされる。
【0082】
これらのことから、単位ライトアンプUWA0のナンドゲートNA7の出力信号NA7outは、内部制御信号WGがハイレベルとされかつ書き込みデータの対応するビットがハイレベルつまり論理“1”とされるとき選択的にロウレベルとされ、ノアゲートNO7の出力信号NO7outは、内部制御信号WGがハイレベルとされかつ書き込みデータの対応するビットがロウレベルつまり論理“0”とされるとき選択的にハイレベルとされる。また、ノアゲートNO8の出力信号NO8outは、内部制御信号PAがハイレベルとされかつ内部制御信号WGPがロウレベルとされるとき選択的にハイレベルとされる。
【0083】
単位ライトアンプUWA0では、ナンドゲートNA7の出力信号NA7outがロウレベルとされるとき、MOSFETPE及びNJがオン状態となり、相補共通データ線CD0*の非反転及び反転信号線は、それぞれ内部電圧VDL及びVSLすなわちBSGレベルのハイレベル及びロウレベルとされる。また、ノアゲートNO7の出力信号NO7outがハイレベルとされるときは、MOSFETPF及びNKがオン状態となり、相補共通データ線CD0*の非反転及び反転信号線は、それぞれ内部電圧VSL及びVDLすなわちBSGレベルのロウレベル及びハイレベルとされる。
【0084】
センスアンプSAでは、内部制御信号WGPがロウレベルとされノアゲートNO8の出力信号NO8outがハイレベルとされるとき、駆動MOSFETP1及びN1がオン状態となり、コモンソース線CSP及びCSNには、それぞれ内部電圧VDL及びVSLが供給される。したがって、相補ビット線B0*における読み出し信号の増幅後の到達振幅は、内部電圧VDLをハイレベルとし内部電圧VSLをロウレベルとするBSGレベルとされる。
【0085】
一方、内部制御信号WGPがハイレベルとされると、センスアンプSAでは、ノアゲートNO8の出力信号NO8outのロウレベルを受けて駆動MOSFETN1及びP1がオフ状態となり、代わって駆動MOSFETPG及びNLがオン状態となる。このため、コモンソース線CSPには、駆動MOSFETPGを介して電源電圧VDDが供給され、コモンソース線CSNには、駆動MOSFETNLを介して接地電位VSSが供給される。これにより、相補ビット線B0*における読み出し信号の増幅後の到達振幅は、電源電圧VDDをハイレベルとし接地電位VSSをロウレベルとするフルスィングのCMOSレベルとなって、等価的なオーバードライブ書き込みが実現される。
【0086】
以上の結果、この実施例のシンクロナスDRAMでも、単位ライトアンプUWA0〜UWA15の構成を簡素化してその所要回路素子数を削減しつつ、前記図1〜図4の実施例と同様な効果を得ることができ、これによってシンクロナスDRAMの低コスト化と書き込み動作の高速化を図り、これを含むコンピュータシステムの低コスト化及び高速化を図ることができるものとなる。
【0087】
図9には、この発明が適用されたシンクロナスDRAMを含むコンピュータシステムの一実施例のブロック図が示されている。同図をもとに、本発明によるシンクロナスDRAMの応用システムの概要とその特徴について説明する。
【0088】
図9において、この実施例のコンピュータは、いわゆるストアドプログラム方式の中央処理装置CPUをその基本構成要素とする。中央処理装置CPUには、特に制限されないが、システムバスSBUSを介して例えば通常のスタティック型RAMからなるランダムアクセスメモリRAMと、マスクROM等からなるリードオンリーメモリROMと、ディスプレイ制御装置DPYCならびに周辺装置コントローラPERCとが結合される。ディスプレイ制御装置DPYCには、図1〜図4又は図5〜図6あるいは図7〜図8の実施例のシンクロナスDRAMを応用したフレームメモリFLMが結合されるとともに、所定のディスプレイ装置DPYが結合される。また、周辺装置コントローラPERCには、キーボードKBD及び外部記憶装置EXMが結合される。
【0089】
中央処理装置CPUは、予めリードオンリーメモリROMに格納されたプログラムに従ってステップ動作し、コンピュータの各部を制御・統轄する。また、ランダムアクセスメモリRAMは、いわゆる一時記憶装置として使用され、例えばリードオンリーメモリROMから中央処理装置CPUに伝達されるプログラム及び演算データ等を一時的に格納し中継するために供される。さらに、ディスプレイ制御装置DPYCは、フレームメモリFLMに格納された画像データをもとにディスプレイ装置DPYの表示制御を行い、周辺装置コントローラPERCは、キーボードKBD及び外部記憶装置EXM等の周辺装置を制御する。コンピュータは、さらに、交流入力電源をもとに安定した所定の直流電源電圧を形成し、各部に動作電源として供給する電源装置POWSを備える。
【0090】
この実施例において、フレームメモリFLMとなるシンクロナスDRAMは、前述のように、BSG方式を採り、そのメモリアレイの各相補ビット線における読み出し信号の増幅後の到達振幅は、内部電圧VDLをハイレベルとし内部電圧VSLをロウレベルとするBSGレベルとされる。また、シンクロナスDRAMでは、各相補ビット線における書き込み信号の到達振幅を、電源電圧VDDをハイレベルとし接地電位VSSをロウレベルとするフルスィングのCMOSレベルとすることで、オーバードライブ書き込みが行われ、これによってBSG方式による微細化・低消費電力化を享受しつつ、しかもその低コスト化を阻害することなく、シンクロナスDRAMの書き込み動作の高速化が図られる。この結果、フレームメモリFLMを含むコンピュータシステムの高速化を図り、その低消費電力化・低コスト化を図ることができるものとなる。
【0091】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
(1)第1及び第2の電源電圧をその動作電源としかつBSG方式を採るシンクロナスDRAM等において、ライトアンプから相補共通データ線を介してメモリアレイの選択メモリセルに供給される書き込み信号のハイレベル及びロウレベルの到達電位を、所定期間だけそれぞれ第1及び第2の電源電圧電位とし、あるいはセンスアンプに対する第1及び第2コモンソース線の電位を、所定期間だけそれぞれ第1及び第2の電源電圧電位として、ビット線における書き込み信号の実質的な到達振幅を読み出し信号の増幅後の到達振幅よりも大きくして、言わばオーバードライブ書き込みを行うことで、シンクロナスDRAM等の書き込み動作を高速化することができるという効果が得られる。
(2)上記(1)項により、MOSFETの低Vth化の必要性をなくして、シンクロナスDRAM等のフォトマスクの所要数を削減し、その製造工程を簡素化することができるという効果が得られる。
【0092】
(3)上記(1)項〜(2)項において、書き込み信号のハイレベル及びロウレベルの到達電位を、書き込み動作が行われる期間の当初所定期間だけ読み出し信号の到達電位より大きくし、その後所定期間だけ読み出し信号の到達電位と同電位とすることで、ビット線における書き込み信号の振幅が読み出し信号の到達電位より大きくなるのを防止することができるという効果が得られる。
(4)上記(3)項により、シンクロナスDRAMの書き込み動作時における動作電流がいたずらに大きくなるのを防止し、オーバードライブ書き込みによる保持データの破壊を防止することができるという効果が得られる。
【0093】
(5)上記(1)項〜(4)項において、シンクロナスDRAM等のライトアンプに、書き込み動作が行われない所定の期間においてその一方の電極がそれぞれ第1及び第2の電源電圧電位にチャージされ、書き込み動作が行われる期間の当初において所定期間だけその他方の電極がそれぞれ第1及び第2の電源電圧電位とされるブートストラップ容量を設けることで、ビット線における書き込み信号のレベルを比較的容易に設定することができ、その電源変動やプロセスバラツキにともなう変動を抑制することができるという効果が得られる。
(6)上記(1)項〜(4)項において、書き込み信号の実質的な到達振幅を、第1及び第2コモンソース線の電位を選択的に第1又は第2の電源電圧電位とすることにより選択的に大きくすることで、ライトアンプの構成を簡素化してその所要回路素子数を削減することができるという効果が得られる。
(7)上記(1)項〜(6)項により、BSG方式による微細化・低消費電力化を享受しつつ、しかもその低コスト化を阻害することなく、シンクロナスDRAM等の高速化を図ることができるという効果が得られる。
【0094】
(8)上記(1)項〜(7)項のシンクロナスDRAMをコンピュータシステムのフレームメモリ等に応用することで、コンピュータシステムの高速化,低消費電力化ならびに低コスト化を図ることができるという効果が得られる。
【0095】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1において、シンクロナスDRAMは、×8ビット又は×32ビット等、任意のビット構成を採ることができるし、任意数のバンクを備えることができる。また、バンクBNK0〜BNK3のメモリアレイMARYは、その直接周辺回路を含めて複数のマットに分割できるし、いわゆるシェアドセンス方式を採るものであってもよい。さらに、シンクロナスDRAMのブロック構成は、種々の実施形態を採りうるし、起動制御信号,アドレス信号ならびに内部制御信号等の名称及び組み合わせならびにその有効レベル等も、この実施例による制約を受けない。
【0096】
図2において、メモリアレイMARYは、任意数の冗長素子を含むことができる。また、センスアンプSAは、いわゆるダイレクトセンス方式を採ることができるし、コモンソース線CSP及びCSNに対する駆動MOSFETの形態も任意に設定できる。図3,図5ならびに図7において、単位ライトアンプUWA0〜UWA15の具体的構成は、その基本的な論理条件が変わらないことを条件に種々の実施形態を採りうるし、電源電圧の極性及び絶対値ならびにMOSFETの導電型等についても同様である。図4,図6ならびに図8において、クロック信号CLKを含む各起動制御信号,内部制御信号ならびに内部信号等の具体的電位及び時間関係は、この発明に制約を与えない。
【0097】
図9において、コンピュータシステムは、他の各種入出力デバイスを含むことができるし、シンクロナスDRAMも各種メモリに応用できる。コンピュータシステムのブロック構成及びバス構成は、種々の実施形態を採りうる。
【0098】
以上の実施例では、書き込み信号の非反転及び反転信号の実質的な到達電位を拡大することによりオーバードライブ書き込みを実現しているが、特にロウレベル側のマージンが少ない場合は、ハイレベル側のみをオーバードライブしてもよい。さらに、以上の実施例において、シンクロナスDRAMはBSG方式を採るものとしているが、このことは必須条件ではなく、例えば、相補ビット線における読み出し信号の増幅後の到達電位が電源電圧VDDをハイレベルとし接地電位VSSをロウレベルとするCMOSレベルである場合も、相補書き込み信号の到達電位を電源電圧VDDより高いハイレベル又は接地電位VSSより低いロウレベルとすることで、オーバードライブ書き込みを実現してもよい。
【0099】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるシンクロナスDRAMならびにこれをフレームメモリとして含むコンピュータシステムに適用した場合について説明したが、それに限定されるものではなく、例えば、通常のダイナミック型RAMやダイナミック型RAMを基本構成要素とする各種半導体メモリならびにこれを含む各種デジタルシステムにも適用できる。この発明は、少なくともセンスアンプを備える半導体記憶装置ならびにこれを含む装置又はシステムに広く適用できる。
【0100】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、第1及び第2の電源電圧をその動作電源としかつBSG方式を採るシンクロナスDRAM等において、ライトアンプから相補共通データ線を介してメモリアレイの選択メモリセルに供給される書き込み信号のハイレベル及びロウレベルの到達電位を、所定期間だけそれぞれ第1及び第2の電源電圧電位とし、あるいはセンスアンプに対する第1及び第2コモンソース線の電位を、所定期間だけそれぞれ第1及び第2の電源電圧電位とすることで、ビット線における書き込み信号の実質的な到達振幅を読み出し信号の増幅後の到達振幅よりも大きくして言わばオーバードライブ書き込みを行う。これにより、BSG方式による微細化・低消費電力化を享受しつつ、しかもその低コスト化を阻害することなく、BSG方式を採るシンクロナスDRAM等の書き込み動作を高速化することができ、これによってシンクロナスDRAMを含むコンピュータシステム等の高速化を図ることができる。
【図面の簡単な説明】
【図1】この発明が適用されたシンクロナスDRAMの一実施例を示すブロック図である。
【図2】図1のシンクロナスDRAMに含まれるメモリアレイ及びセンスアンプの一実施例を示す部分的な回路図である。
【図3】図1のシンクロナスDRAMに含まれるライトアンプの一実施例を示す部分的な回路図である。
【図4】図3のライトアンプの一実施例を示す信号波形図である。
【図5】この発明が適用されたシンクロナスDRAMに含まれるライトアンプの第2の実施例を示す部分的な回路図である。
【図6】図5のライトアンプの一実施例を示す信号波形図である。
【図7】この発明が適用されたシンクロナスDRAMに含まれるライトアンプの第3の実施例を示す部分的な回路図である。
【図8】図7のライトアンプの一実施例を示す信号波形図である。
【図9】この発明が適用されたシンクロナスDRAMを含むコンピュータシステムの一実施例を示すブロック図である。
【図10】この発明に先立って本願発明者等が開発したシンクロナスDRAMに含まれるライトアンプの一例を示す部分的な回路図である。
【図11】図10のライトアンプの一例を示す信号波形図である。
【符号の説明】
BNK0〜BNK3……バンク、MARY……メモリアレイ、RD……ロウアドレスデコーダ、SA……センスアンプ、CD……カラムアドレスデコーダ、WA……ライトアンプ、MA……メインアンプ、AB……アドレスバッファ、RA……ロウアドレスレジスタ、BA……バンクアドレスレジスタ、BS……バンク選択回路、CC……カラムアドレスカウンタ、IO……データ入出力回路、DS……データ入出力選択回路、VG……内部電圧発生回路、TG……タイミング発生回路、D0〜D15……データ入出力端子、CLK……クロック信号又はその入力端子、CKE……クロックイネーブル信号又はその入力端子、CSB……チップ選択信号又はその入力端子、RASB……ロウアドレスストローブ信号又はその入力端子、CASB……カラムアドレスストローブ信号又はその入力端子、WEB……ライトイネーブル信号又はその入力端子、DQM……データマスク信号又はその入力端子、A0〜A12……アドレス信号又はその入力端子。
W0〜Wm……ワード線、B0*〜Bn*……相補ビット線、Cs……情報蓄積キャパシタ、Qa……アドレス選択MOSFET、YS0〜YSp……ビット線選択信号、CD0*〜CD15*……相補共通データ線。
UWA0〜UWA15……単位ライトアンプ、WDB0〜WDB15……書き込みデータバス。
P1〜PG……PチャンネルMOSFET、N1〜NL……NチャンネルMOSFET、V1〜VN……インバータ、NA1〜NA6……ナンドゲート、NO1〜NO6……ノアゲート、C1〜C2……キャパシタ。
CPU……中央処理装置、SBUS……システムバス、RAM……ランダムアクセスメモリ、SDRAM……シンクロナスDRAM、ROM……リードオンリーメモリ、DPYC……ディスプレイ制御装置、FLM……フレームメモリ、DPY……ディスプレイ装置、PERC……周辺装置コントローラ、KBD……キーボード、EXM……外部記憶装置、POWS……電源装置。
Claims (2)
- 第1及び第2の電源電圧をその動作電源とする半導体記憶装置であって、
ダイナミック型メモリセルが接続された相補ビット線と、
上記相補ビット線に入出力ノードが接続されたセンスアンプと、
上記相補ビット線にカラム選択スイッチを介して接続される共通データ線と、
上記共通データ線に設けられたライトアンプとを備え、
上記センスアンプは、
CMOSラッチ回路を含み、
上記CMOSラッチ回路のPチャネルMOSFET及びNチャネルMOSFETの複数が共通に接続される第1及び第2のコモンソース線に、動作タイミングに対応して上記第1の電源電圧電位より所定値だけ絶対値の小さな第1の内部電圧及び上記第2の電源電圧電位より所定値だけ絶対値の大きな第2の内部電位がそれぞれ供給されることで選択的に動作状態とされ、
増幅出力信号のハイレベルの到達電位を上記第1の内部電圧とし、増幅出力信号のロウレベルの到達電位を上記第2の内部電圧とするものであり、
上記ライトアンプは、
書き込み動作当初に一定の期間発生される第1タイミング信号に対応して上記第1及び第2の電源電圧で動作する第1出力回路と、
上記第1タイミング信号に続いて発生される第2タイミング信号に対応して上記第1及び第2の内部電圧で動作する第2出力回路からなり、
上記第1タイミング信号に対応した第1段階での書き込み信号のハイレベルを上記第1の電源電圧とし、ロウレベルを上記第2の電源電圧とする第1出力動作と、
上記第2タイミング信号に対応した第2段階での書き込み信号のハイレベルを上記第1の内部電圧とし、ロウレベルを上記第2の内部電圧とする第2出力動作とを行うことを特徴とする半導体記憶装置。 - 第1及び第2の電源電圧をその動作電源とする半導体記憶装置であって、
ダイナミック型メモリセルが接続された相補ビット線と、
上記相補ビット線に入出力ノードが接続されたセンスアンプと、
上記相補ビット線にカラム選択スイッチを介して接続される共通データ線と、
上記共通データ線に設けられたライトアンプとを備え、
上記センスアンプは、
CMOSラッチ回路を含み、
上記CMOSラッチ回路のPチャネルMOSFET及びNチャネルMOSFETの複数が共通に接続される第1及び第2のコモンソース線に、動作タイミングに対応して上記第1の電源電圧電位より所定値だけ絶対値の小さな第1の内部電圧及び上記第2の電源電圧電位より所定値だけ絶対値の大きな第2の内部電位がそれぞれ供給されることで選択的に動作状態とされ、
増幅出力信号のハイレベルの到達電位を上記第1の内部電圧とし、増幅出力信号のロウレベルの到達電位を第2の内部電圧とするものであり、
上記ライトアンプは、
第1ブートストラップ容量と、
プリチャージ期間に上記第1ブートストラップ容量の一方の電極の電圧を上記第1の電源電圧とする第1プリチャージMOSFETと、
第2ブートストラップ容量と、
プリチャージ期間に上記第2ブートストラップ容量の一方の電極の電圧を上記第2の電源電圧とする第2プリチャージMOSFETと、
上記プリチャージ期間に上記第1ブートストラップ容量の他方の電極の電圧を上記第2の電源電圧とし、書き込み期間に上記第1の電源電圧に変化させる第1駆動回路と、
上記プリチャージ期間に上記第2ブートストラップ容量の他方の電極の電圧を上記第1の電源電圧にし、書き込み期間に上記第2の電源電圧に変化させる第2駆動回路と、
上記第1の内部電圧を用いて書き込み信号のハイレベルを形成する第1スイッチMOSFETと、
上記第2の内部電圧を用いて書き込み信号のロウレベルを形成する第2スイッチMOSFETとを有し、
書き込み動作開始時には上記第1ブートストラップ容量で形成された第1ブースト電圧を用いて書き込み信号のハイレベルを形成し、上記第2ブートストラップ容量で形成された第2ブースト電圧を用いて書き込み信号のロウレベルを形成し、
書き込み動作開始時から所定期間経過後は上記第1スイッチMOSFETのオン状態により上記書き込み信号のハイレベルを上記第1の内部電圧に変化させ、上記第2スイッチMOSFETのオン状態により上記書き込み信号のロウレベルを上記第2の内部電圧に変化させることを特徴とする半導体記憶装置。
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