JP2003100076A

JP2003100076A - 半導体記憶装置

Info

Publication number: JP2003100076A
Application number: JP2001294627A
Authority: JP
Inventors: Masahisa Iida; 真久飯田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-09-26
Filing date: 2001-09-26
Publication date: 2003-04-04

Abstract

(57)【要約】【課題】ワードドライバにおける、アドレス信号の入
力からワード線駆動までのトランジスタ段数を削減して
信号遅延を低減し、信号線を充放電することによる消費
電流を低減し、さらに、回路のレイアウト面積を縮小す
る。【解決手段】複数のメモリアレイと、メモリアレイに
接続された複数のワード線/ＷＬｎと、ワード線を駆動
する複数のワードドライバ８０１と、ワードドライバを
駆動する複数の信号線/ＷＤ、ＡＤ、/ＡＤとを備える。
ワードドライバはレベルシフト回路を有し、レベルシフ
ト回路は、アドレスの指定に従って制御される、複数の
前記ワードドライバに共通な複数の信号線の入力に応じ
て、指定されたアドレスのワード線を選択する機能を有
する。ワード線は第１の駆動電圧振幅で駆動され、信号
線は、第１の駆動電圧振幅よりも小さい第２の駆動電圧
振幅で駆動される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積装置に
関し、特にダイナミックランダムアクセスメモリ（以下
ＤＲＡＭと略す）のワード線選択回路、ワード線駆動回
路の改良に関する。

【０００２】

【従来の技術】近年ＤＲＡＭには、ますます高速化、高
集積化、低消費電力化が求められている。ＤＲＡＭには
複数のワード線が存在し、それぞれのワード線には複数
のメモリ選択トランジスタと１つのワードドライバが接
続されている。ある特定のワードドライバが選択される
と、ワード線電圧が変移し、ワード線に接続されたすべ
てのメモリ選択トランジスタがアクティブとなって、読
み出し、書き込み動作が開始される。このようにワード
線には複数のメモリ選択トランジスタが接続されてお
り、負荷が大きい。ワードドライバにはワード線を高速
に選択しかつ非選択とする機能が要求され、さらにワー
ドドライバが小レイアウト面積かつ低消費電力に構成さ
れる事が望ましい。

【０００３】図１７に従来のワード線駆動回路を示す。
図１７において、１はレベルシフタ、２は第１段目ドラ
イバ、３は第２段目ドライバである。Ａ１は第１アドレ
スプリデコード信号、Ａ２，/Ａ２は第２アドレスプリ
デコード信号、ＷＤ，/ＷＤはワード線セレクト信号で
ある。/ＷＬ０，/ＷＬ４，/ＷＬ８はワード線、ＶＰＰ
は第１の電源電圧である。

【０００４】第１アドレスプリデコード信号Ａ１は、第
１の電源電圧ＶＰＰよりも相対的に低い第２の電源電圧
ＶＤＤにより駆動される。従って、ワード線セレクト信
号ＷＤ、/ＷＤを第１の電源電圧ＶＰＰで駆動する為
に、レベルシフタ回路１により第１アドレスプリデコー
ド信号Ａ１をレベルシフトする。

【０００５】図１７の例は、メモリ選択トランジスタが
ＰＭＯＳである場合である時に用いるワードドライバ構
成の例であり、ワードドライバによって、選択ワード線
は接地電位に駆動され、非選択のワード線は第２の電源
電圧ＶＤＤよりも高い第１の電源電圧ＶＰＰに保持され
る。

【０００６】ワードドライバ１つに対して１つのデコー
ダ回路を設ける方式では、ワードドライバ１つあたりの
デコード回路レイアウト面積が大きくなる。このため図
１７の例では、アドレス信号を第１と第２のアドレス信
号の２系統に分けて、ある特定のワードドライバが、第
１のアドレス信号と第２のアドレス信号が同時に選択さ
れたときのみにアクティブとなるような変形レベルシフ
ト回路を、第２段目ドライバ３に用いている。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
の構成を用いるとき、第１のアドレスプリデコード信号
Ａ１の入力から、ワード線/ＷＬｎへの出力間に、レベ
ルシフタ２段を含めてトランジスタ段数が多いために、
第１のアドレスプリデコード信号Ａ１の入力から、ワー
ド線/ＷＬｎが駆動されるまでの遅延時間が大きい。ま
た、複数のワードドライバが接続されているために負荷
が大きくなるワード線セレクト信号ＷＤ，/ＷＤ用の信
号線を、第１の電源電圧振幅ＶＰＰで充放電するために
充放電電流が大きくなること、およびレベルシフタ１の
反転動作時に貫通電流が流れることにより、消費電流が
大きくなる問題がある。さらに、レベルシフタ１を組み
込むためにレイアウト面積が増大することも問題であ
る。

【０００８】本発明は、ワードドライバにおける、アド
レス信号の入力から、ワード線駆動トランジスタまでの
トランジスタ段数が削減され、信号遅延時間が小さく、
動作がより高速となった半導体記憶装置を提供すること
を目的とする。

【０００９】また、ワードドライバに結合する信号線を
充放電することによる消費電流を低減した半導体記憶装
置を提供することを目的とする。

【００１０】さらに、ワードドライバに関係する回路規
模を縮小し、レイアウト面積を縮小した半導体記憶装置
を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明による基本構成の
半導体記憶装置は、複数のメモリアレイと、前記メモリ
アレイに接続された複数のワード線と、前記ワード線を
駆動する複数のワードドライバと、前記ワードドライバ
を駆動する複数の信号線とを備える。前記ワードドライ
バはレベルシフト回路を有し、前記レベルシフト回路
は、アドレスの指定に従って制御される、複数の前記ワ
ードドライバに共通な複数の前記信号線の入力に応じ
て、指定されたアドレスの前記ワード線を選択する機能
を有する。前記ワード線は第１の駆動電圧振幅で駆動さ
れ、複数の前記信号線は、前記第１の駆動電圧振幅より
も小さい第２の駆動電圧振幅で駆動される。

【００１２】この構成によれば、信号線への入力から、
ワード線の駆動に至るまでの回路規模が縮小される。す
なわち、ワードドライバ自身にアドレスデコード動作と
レベルシフト動作とを兼用する機能を持たせることで、
ロウデコード回路規模を縮小できる。また、従来第１の
駆動電圧振幅で駆動していた一部の信号線を第２の駆動
電圧振幅で駆動することにより、従来必要であった信号
線用のレベルシフタ回路を省略できる。従って、信号遅
延時間を小さくできるとともに、レイアウト面積を縮小
できる。同時に、全ての信号線を第２の電源電圧振幅で
駆動することにより、消費電力を低減できる。

【００１３】上記基本構成の半導体記憶装置における前
記ワードドライバは、第１の構成として、レベルシフト
回路とインバータにより構成することができる。前記レ
ベルシフト回路の入力部には、複数の前記ワードドライ
バに共通な第１の信号線、第２の信号線、及び前記第２
の信号の逆相信号線が接続され、前記レベルシフト回路
の出力部は前記インバータの入力部に接続される。前記
ワード線は前記インバータの出力によって第１の電源の
電圧振幅で駆動され、前記第１の信号線、前記第２の信
号線及び前記第２の信号の逆相信号線は、前記第１の電
源よりも相対的に低い電圧の第２の電源の電圧振幅で駆
動される。前記レベルシフト回路は前記第１の信号線お
よび前記第２の信号線の電圧レベルに依存して、レベル
シフトされた前記第１の電源の電圧振幅の出力を生成す
る。

【００１４】上記ワードドライバの第１の構成における
レベルシフト回路は、以下に述べるような、第１〜第５
の具体構成とすることができる。

【００１５】第１の具体構成のレベルシフト回路は、以
下のような、第１〜第２のＰ型トランジスタと、第１〜
第３のＮ型トランジスタとを備えた構成である。前記第
１のＰ型トランジスタは、ソースを前記第１の電源に、
ドレインを前記レベルシフト回路の出力を得る第１のノ
ードに、ゲートを第２のノードにそれぞれ接続される。
前記第１のＮ型トランジスタは、ソースを接地電圧に、
ドレインを前記第１のノードに、ゲートを前記第１の信
号線にそれぞれ接続される。前記第２のＰ型トランジス
タは、ソースを前記第１の電源に、ドレインを前記第２
のノードに、ゲートを前記第１のノードにそれぞれ接続
される。前記第２のＮ型トランジスタは、ソースを前記
第１の信号線に、ドレインを前記第２のノードに、ゲー
トを前記第２の信号線にそれぞれ接続される。前記第３
のＮ型トランジスタは、ソースを接地電圧に、ドレイン
を前記第１のノードに、ゲートを前記第２の信号の逆相
信号線にそれぞれ接続される。

【００１６】次に述べる第２もしくは第３の具体構成の
レベルシフト回路によれば、ワード線をオンする、つま
り接地レベルに駆動する時と、ワード線をオフする、つ
まり第１の電源電圧レベルに駆動する時の両方で、ワー
ドドライバのレベルシフト動作を高速化できるために、
高速なワードドライバが実現できる。

【００１７】第２の具体構成のレベルシフト回路は、以
下のような、第１〜第４のＰ型トランジスタと、第１〜
第３のＮ型トランジスタとを備える。前記第１のＰ型ト
ランジスタは、ソースを前記第１の電源に、ドレインを
第３のノードに、ゲートを第２のノードにそれぞれ接続
される。前記第１のＮ型トランジスタは、ソースを接地
電圧に、ドレインを前記レベルシフト回路の出力を得る
第１のノードに、ゲートを前記第１の信号線にそれぞれ
接続される。前記第２のＰ型トランジスタは、ソースを
前記第１の電源に、ドレインを第４のノードに、ゲート
を前記第１のノードにそれぞれ接続される。前記第２の
Ｎ型トランジスタは、ソースを前記第１の信号線に、ド
レインを前記第２のノードに、ゲートを前記第２の信号
線にそれぞれ接続される。前記第３のＮ型トランジスタ
は、ソースを接地電圧に、ドレインを前記第１のノード
に、ゲートを前記第２の信号の逆相信号線にそれぞれ接
続される。前記第３のＰ型トランジスタは、ソースを前
記第３のノードに、ドレインを前記第１のノードに、ゲ
ートを前記第１の信号線にそれぞれ接続される。前記第
４のＰ型トランジスタは、ソースを前記第４のノード
に、ドレインを前記第２のノードに、ゲートを前記第２
の信号線にそれぞれ接続される。

【００１８】第３の具体構成のレベルシフト回路は、以
下のような、第１〜第４のＰ型トランジスタと、第１〜
第３のＮ型トランジスタとを備える。前記第１のＰ型ト
ランジスタは、ソースを第５のノードに、ドレインを前
記レベルシフト回路の出力を得る第１のノードに、ゲー
トを第２のノードにそれぞれ接続される。前記第１のＮ
型トランジスタは、ソースを接地電圧に、ドレインを前
記第１のノードに、ゲートを前記第１の信号線にそれぞ
れ接続される。前記第２のＰ型トランジスタは、ソース
を第６のノードに、ドレインを第２のノードに、ゲート
を前記第１のノードにそれぞれ接続される。前記第２の
Ｎ型トランジスタは、ソースを前記第１の信号線に、ド
レインを前記第２のノードに、ゲートを前記第２の信号
線にそれぞれ接続される。前記第３のＮ型トランジスタ
は、ソースを接地電圧に、ドレインを前記第１のノード
に、ゲートを前記第２の信号の逆相信号線にそれぞれ接
続される。前記第３のＰ型トランジスタは、ソースを前
記第１の電源に、ドレインを前記第５のノードに、ゲー
トを前記第１の信号線にそれぞれ接続される。前記第４
のＰ型トランジスタは、ソースを前記第１の電源に、ド
レインを前記第６のノードに、ゲートを前記第２の信号
線にそれぞれ接続される。

【００１９】第４の具体構成のレベルシフト回路は、以
下のような、第１〜第３のＰ型トランジスタと、第１〜
第３のＮ型トランジスタとを備える。前記第１のＰ型ト
ランジスタは、ソースを前記第１の電源に、ドレインを
前記レベルシフト回路の出力を得る第１のノードに、ゲ
ートを第２のノードにそれぞれ接続される。前記第１の
Ｎ型トランジスタは、ソースを接地電圧に、ドレインを
前記第１のノードに、ゲートを前記第１の信号線にそれ
ぞれ接続される。前記第２のＰ型トランジスタは、ソー
スを前記第１の電源に、ドレインを第７のノードに、ゲ
ートを前記第１のノードにそれぞれ接続される。前記第
２のＮ型トランジスタは、ソースを前記第１の信号線
に、ドレインを前記第２のノードに、ゲートを前記第２
の信号線にそれぞれ接続される。前記第３のＮ型トラン
ジスタは、ソースを接地電圧に、ドレインを前記第１の
ノードに、ゲートを前記第２の信号の逆相信号線にそれ
ぞれ接続される。前記第３のＰ型トランジスタは、ソー
スを前記第７のノードに、ドレインを前記第１の信号線
に、ゲートを前記第２の信号線にそれぞれ接続される。

【００２０】この構成よれば、特にワード線をオンす
る、つまり接地レベルに駆動する時の、ワードドライバ
のレベルシフト動作を高速化できるために、ワード線オ
ン時に高速となるワードドライバが実現できる。

【００２１】第５の具体構成のレベルシフト回路は、以
下のような、第１〜第３のＰ型トランジスタと、第１〜
第３のＮ型トランジスタとを備える。前記第１のＰ型ト
ランジスタは、ソースを前記第１の電源に、ドレインを
第８のノードに、ゲートを第２のノードにそれぞれ接続
される。前記第１のＮ型トランジスタは、ソースを接地
電圧に、ドレインを前記レベルシフト回路の出力を得る
第１のノードに、ゲートを前記第１の信号線にそれぞれ
接続される。前記第２のＰ型トランジスタは、ソースを
前記第１の電源に、ドレインを前記第２のノードに、ゲ
ートを前記第１のノードにそれぞれ接続される。前記第
２のＮ型トランジスタは、ソースを前記第１の信号線
に、ドレインを前記第２のノードに、ゲートを前記第２
の信号線にそれぞれ接続される。前記第３のＮ型トラン
ジスタは、ソースを接地電圧に、ドレインを前記第１の
ノードに、ゲートを前記第２の信号の逆相信号線にそれ
ぞれ接続される。前記第３のＰ型トランジスタは、ソー
スを前記第８のノードに、ドレインを接地電圧に、ゲー
トを前記第１の信号線にそれぞれ接続される。

【００２２】この構成によれば、特にワード線をオフす
る、つまり前記第１の電源電圧レベルに駆動する時の、
ワードドライバのレベルシフト動作を高速化できるため
に、ワード線オフ時に高速となるワードドライバが実現
できる。

【００２３】以上の具体構成のレベルシフト回路におい
て、前記第３のＮ型トランジスタは、デザインルールで
定められる最小のゲート幅でかつ最小のゲート長で構成
されることが好ましい。それにより、非選択の前記ワー
ドドライバの前記第１のノードを接地電位に固定する機
能を充分に果たし、かつワードドライバのレイアウト面
積を最小化できる。

【００２４】上記基本構成の半導体記憶装置における前
記ワードドライバは、第２の構成として、レベルシフト
回路によって構成することができる。前記レベルシフト
回路の入力部には複数の前記ワードドライバに共通な第
１の信号線、第２の信号線及び前記第２の信号の逆相信
号線が接続される。前記レベルシフト回路は、前記第１
の信号線、前記第２の信号線及び前記第２の信号の逆相
信号線によって一意に選択されるアドレスデコード機能
を有する。前記レベルシフト回路の出力部は前記ワード
線に接続され、前記ワード線は第１の電源の電圧振幅で
駆動される。前記第１の信号線、前記第２の信号線及び
前記第２の信号の逆相信号線は、前記第１の電源よりも
相対的に低い電圧の第２の電源の電圧振幅で駆動され
る。

【００２５】この構成によれば、ロウアドレスラッチ回
路、ロウコントロール回路及びロウデコード回路等のロ
ウ系アドレス回路を変更せずに、メモリ選択トランジス
タがＮチャンネルトランジスタである場合のワードドラ
イバとして使用できる。

【００２６】上記いずれかのワードドライバの構成にお
いて、前記第１の信号線と前記第２の信号線、及び前記
第１の信号線と前記第２の信号の逆相信号線の駆動をそ
れぞれ同期させない構成とすることができる。具体的に
は、前記第１の信号線電圧をハイレベルに確定した後
に、前記第２の信号線、前記第２の信号の逆相信号線を
それぞれハイレベル、ローレベルとすることにより前記
ワードドライバを選択し、前記第１の信号線電圧をハイ
レベルに保った状態で、前記第２の信号線及び前記第２
の信号の逆相信号線をそれぞれローレベル、ハイレベル
とすることにより前記ワードドライバを非選択とする構
成とすればよい。

【００２７】この構成によれば、第１の信号線と第２の
信号線、及び第１の信号線と第２の信号の逆相信号線を
同期動作させるためのトランジスタが不要となり、ロー
デコーダ回路構成を簡略化でき、チップ面積を低減する
ことができる。

【００２８】また、前記第１の信号線と前記第２の信号
線、及び前記第１の信号線と前記第２の信号の逆相信号
線の駆動をそれぞれ同期させる構成としてもよい。具体
的には、前記第１の信号線電圧をローレベルとすると同
時に、前記第２の信号線、前記第２の信号の逆相信号線
をそれぞれローレベル、ハイレベルとすることにより前
記ワードドライバを非選択とする。

【００２９】この構成とすれば、ワード線をオフする、
つまり第１の電源電圧レベルに駆動する時の、ワードド
ライバのレベルシフト動作を高速化できるために、ワー
ド線オフ時に高速となるワードドライバが実現できる。

【００３０】上記の構成において、前記第２の電源の電
圧が、前記第１の電源の電圧をチップに搭載された降圧
回路により降圧することによって供給される構成、ある
いは、前記第１の電源の電圧が、前記第２の電源の電圧
をチップに搭載された昇圧回路により昇圧することによ
って供給される構成としてもよい。それにより、専用に
供給する電源数を減らすことができる。

【００３１】また、前記第１の電源の電圧及び前記第２
の電源の電圧が、チップの外部より専用に供給される構
成としてもよい。それにより、専用の昇圧電源回路が不
要となり、チップ面積を低減することができる。

【００３２】また、前記第１の電源が、Ｉ/Ｏ供給電源
と同一である構成としてもよい。それにより、専用に供
給する電源数を減らすことができる。

【００３３】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図面を参照しながら説明す
る。図１は、本発明の第１の実施形態における半導体記
憶装置の構成を用いたＤＲＡＭを搭載したチップの図で
ある。このチップ上には、ＤＲＡＭ１０１とともに、ロ
ジック回路１０２、アナログ回路１０３が配置される。
また、チップ上には複数のパッド１０４が配置され、Ｄ
ＲＡＭ１０１、ロジック回路１０２、アナログ回路１０
３と電気的に接続される。

【００３４】複数のパッド１０４には、ＤＲＡＭ１０１
の第１の電源電圧ＶＰＰと第２の電源電圧ＶＤＤを供給
するパッドが含まれる。第２の電源電圧ＶＤＤは、第１
の電源電圧ＶＰＰよりも相対的に低い電圧が与えられ
る。

【００３５】図２に、ＤＲＡＭ１０１の構成をブロック
図で示す。ＤＲＡＭ１０１は、メモリアレイ２０１、ワ
ードドライバブロック２０２、ロウデコーダ２０３、ロ
ウコントローラ２０４、アドレスラッチ２０５、および
センスアンプブロック２０６からなる。但し、センスア
ンプブロック２０６や、カラム系のデコーダ、コントロ
ーラ等の構成は、一般的なＤＲＡＭの構成と同様である
ため詳細な説明は省略する。メモリアレイ２０１は、複
数のビット線対２０７、複数のワード線２０８、それら
の交点に配置されたＰチャンネルアクセストランジスタ
を用いたメモリセル２０９からなる。複数のワード線２
０８は、ワードドライバブロック２０２に接続される。
また複数のビット線対２０７はセンスアンプブロック２
０６に接続される。また、ワードドライバブロック２０
２は、ロウデコーダ２０３に接続され、ロウデコーダ２
０３はロウコントローラ２０４に接続され、ロウコント
ローラ２０４はアドレスラッチ２０５に接続される。ま
た、ロウコントローラ２０４にはロウアドレスストロー
ブ信号/ＲＡＳが入力され、アドレスラッチ２０５には
ロウアドレスストローブ信号/ＲＡＳ及びロウアドレス
信号Ｘａｄが入力される。

【００３６】図３に、アドレスラッチ２０５の回路構成
を示す。本実施形態において、入力されるロウアドレス
信号Ｘａｄは８ビットで構成され、各ビットの信号Ｘａ
ｄ０〜７は、それぞれＤ−フリップフロップ３０１〜３
０８のＤ端子に入力される。Ｄ−フリップフロップ３０
１〜３０８の出力端子Ｑからは、ロウアドレスラッチ信
号ＡＸ０〜７が出力される。Ｄ−フリップフロップ３０
１〜３０８のＣＫ端子には、ロウアドレスストローブ信
号/ＲＡＳが入力される。

【００３７】図４に、ロウコントローラ２０４の回路図
を示す。ロウコントローラ２０４は、第１〜３のインバ
ータ４００〜４０２、第４〜６のインバータ４１１〜４
１３、第７〜８のインバータ４２２〜４２３、第１〜８
のＮＡＮＤ素子４０３〜４１０、第９〜１６のＮＡＮＤ
素子４１４〜４２１、第１７〜２０のＮＡＮＤ素子４２
８〜４３１、第１〜４のＡＮＤ素子４２４〜４２７で構
成される。

【００３８】第１〜３のインバータ４００〜４０２の入
力にはそれぞれ、ロウアドレスラッチ信号のうちＡＸ２
〜４が入力される。第１のＮＡＮＤ素子４０３には、第
１〜３のインバータ４０１〜４０２の出力が入力され、
第１のＮＡＮＤ素子４０３の出力はロウプリデコード信
号ＸＰＡ０である。第２のＮＡＮＤ素子４０４には、ロ
ウアドレスラッチ信号ＡＸ２、および第２〜３のインバ
ータ４０１〜４０２の出力が入力され、第２のＮＡＮＤ
素子４０４の出力はロウプリデコード信号ＸＰＡ１であ
る。第３のＮＡＮＤ素子４０５には、ロウアドレスラッ
チ信号ＡＸ３、および第１、３のインバータ４００、４
０２の出力が入力され、第３のＮＡＮＤ素子４０５の出
力はロウプリデコード信号ＸＰＡ２である。第４のＮＡ
ＮＤ素子４０６には、ロウアドレスラッチ信号ＡＸ２〜
３、および第３のインバータ４０２の出力が入力され、
第４のＮＡＮＤ素子４０６の出力はロウプリデコード信
号ＸＰＡ３である。第５のＮＡＮＤ素子４０７には、ロ
ウアドレスラッチ信号ＡＸ４、および第１〜２のインバ
ータ４００〜４０１の出力が入力され、第５のＮＡＮＤ
素子４０７の出力はロウプリデコード信号ＸＰＡ４であ
る。第６のＮＡＮＤ素子４０８には、ロウアドレスラッ
チ信号ＡＸ２、ＡＸ４、および第２のインバータ４０１
の出力が入力され、第６のＮＡＮＤ素子４０８の出力は
ロウプリデコード信号ＸＰＡ５である。第７のＮＡＮＤ
素子４０９には、ロウアドレスラッチ信号ＡＸ３、ＡＸ
４、第１のインバータ４００の出力が入力され、第７の
ＮＡＮＤ素子４０９の出力はロウプリデコード信号ＸＰ
Ａ６である。第８のＮＡＮＤ素子４１０には、ロウアド
レスラッチ信号ＡＸ２〜４が入力され、第８のＮＡＮＤ
素子４１０の出力はロウプリデコード信号ＸＰＡ７であ
る。

【００３９】第４〜６のインバータ４１１〜４１３の入
力にはそれぞれ、ロウアドレス信号のうちＡＸ５〜７が
入力される。第９のＮＡＮＤ素子４１４には、第４〜６
のインバータ４１１〜４１３の出力が入力され、第９の
ＮＡＮＤ素子４１４の出力はロウプリデコード信号ＸＰ
Ｂ０である。第１０のＮＡＮＤ素子４１５には、ロウア
ドレスラッチ信号Ａ５、および第５〜６のインバータ４
１２〜４１３の出力が入力され、第１０のＮＡＮＤ素子
４１５の出力はロウプリデコード信号ＸＰＢ１である。
第１１のＮＡＮＤ素子４１６には、ロウアドレスラッチ
信号ＡＸ６、および第４、６のインバータ４１１、４１
３の出力が入力され、第１１のＮＡＮＤ素子４１６の出
力はロウプリデコード信号ＸＰＢ２である。第１２のＮ
ＡＮＤ素子４１７には、ロウアドレスラッチ信号ＡＸ５
〜６、および第６のインバータ４１３の出力が入力さ
れ、第１２のＮＡＮＤ素子４１７の出力はロウプリデコ
ード信号ＸＰＢ３である。第１３のＮＡＮＤ素子４１８
には、ロウアドレスラッチ信号ＡＸ７、および第４〜５
のインバータ４１１〜４１２の出力が入力され、第１３
のＮＡＮＤ素子４１８の出力はロウプリデコード信号Ｘ
ＰＢ４である。第１４のＮＡＮＤ素子４１９には、ロウ
アドレスラッチ信号ＡＸ５、ＡＸ７、および第５のイン
バータ４１２の出力が入力され、第１４のＮＡＮＤ素子
４１９の出力はロウプリデコード信号ＸＰＢ５である。
第１５のＮＡＮＤ素子４２０には、ロウアドレスラッチ
信号ＡＸ６、ＡＸ７、および第４のインバータ４１１の
出力が入力され、第１５のＮＡＮＤ素子４２０の出力は
ロウプリデコード信号ＸＰＢ６である。第１６のＮＡＮ
Ｄ素子４２１には、ロウアドレスラッチ信号ＡＸ５〜７
が入力され、第１６のＮＡＮＤ素子４２１の出力はロウ
プリデコード信号ＸＰＢ７である。

【００４０】第７、８のインバータ４２２〜４２３の入
力にはそれぞれ、ロウアドレスラッチ信号のうちＡＸ
０、ＡＸ１が入力される。第１のＡＮＤ素子４２４に
は、第７〜８のインバータ４２２〜４２３の出力が入力
され、第１のＡＮＤ素子４２４の出力は第１７のＮＡＮ
Ｄ素子４２８に入力される。第２のＡＮＤ素子４２５に
は、ロウアドレスラッチ信号ＡＸ０、および第８のイン
バータ４２３の出力が入力され、第２のＡＮＤ素子４２
５の出力は第１８のＮＡＮＤ素子４２９に入力される。
第３のＡＮＤ素子４２６には、ロウアドレスラッチ信号
ＡＸ１、および第７のインバータ４２２の出力が入力さ
れ、第３のＡＮＤ素子４２６の出力は第１９のＮＡＮＤ
素子４３０に入力される。第４のＡＮＤ素子４２７に
は、ロウアドレスラッチ信号ＡＸ０、ＡＸ１が入力さ
れ、第４のＡＮＤ素子４２７の出力は第２０のＮＡＮＤ
素子４３１に入力される。第１７〜２０のＮＡＮＤ素子
４２８〜４３１にはワード線起動信号ＩＲＡＳが入力さ
れ、第１７〜２０のＮＡＮＤ素子の出力はワード線プリ
デコード信号ＸＰＷ０〜３である。

【００４１】図５に、ワードドライバブロック２０２及
びロウデコーダ２０３の回路図を示す。ワードドライバ
ブロック２０２は、第１〜４のワードドライバユニット
７０１〜７０４から構成される。第１〜４のワードドラ
イバユニット７０１〜７０４にはそれぞれ、ワード線プ
リデコード信号ＸＰＷ０〜３が入力される。第１のワー
ドドライバユニット７０１には、複数のワード線/ＷＬ
（４ｎ）（ｎ=０〜６３）が接続される。第２のワード
ドライバユニット７０２には、複数のワード線/ＷＬ
（４ｎ+１）（ｎ=０〜６３）が接続される。第３のワー
ドドライバユニット７０３には、複数のワード線/ＷＬ
（４ｎ+２）（ｎ=０〜６３）が接続される。第４のワー
ドドライバユニット７０４には、複数のワード線/ＷＬ
（４ｎ+３）（ｎ=０〜６３）が接続される。

【００４２】ロウデコーダ２０３には、ＡＮＤ素子７０
５及びその出力に接続されるインバータ７０６から構成
されるロウデコーダユニットが６４個配置される。ロウ
デコーダユニットのＡＮＤ素子７０５の入力には、ロウ
プリデコード信号ＸＰＡからの１本と、ロウプリデコー
ド信号ＸＰＢからの１本の計２本のプリデコード信号が
入力される。ロウプリデコード信号ＸＰＡ０とＸＰＢ０
が接続されるロウデコーダユニットのＡＮＤ素子７０５
の出力はロウデコード信号ＡＤ０、インバータ７０６の
出力はロウデコード信号/ＡＤ０である。同様に、ロウ
プリデコード信号ＸＰＡ１とＸＰＢ０が接続されるロウ
デコーダユニットの出力はロウデコード信号ＡＤ１、/
ＡＤ１である。このようにＸＰＡを下位として、ロウデ
コード信号はＡＤｎ（ｎ=０〜６３）まで出力される。
このロウデコード信号ＡＤｎ、/ＡＤｎ（ｎ=０〜６３）
はそれぞれ、第１〜４のワードドライバユニット７０１
〜７０４に入力される。

【００４３】図６は、ワードドライバ８０１のレイアウ
ト配置を示した図である。ワードドライバユニット７０
１には、ワード線/ＷＬ（４ｎ）（ｎ=０〜６３）を駆動
する６４個のワードドライバ８０１を含む。同様に、ワ
ードドライバユニット７０２〜７０４には各々、ワード
線/ＷＬ（４ｎ＋１）、ワード線/ＷＬ（４ｎ＋２）、ワ
ード線/ＷＬ（４ｎ＋３）、（ｎ=０〜６３）を駆動する
６４個のワードドライバ８０１を含む。

【００４４】２５６個のワードドライバ８０１は、ワー
ド線/ＷＬ０を駆動するワードドライバ８０１、ワード
線/ＷＬ１を駆動するワードドライバ８０１・・の順の
ように、同一ワード線セレクト信号ＷＤｍ（ｍ=０〜
３）に駆動されるワードドライバ８０１が隣り合わない
ように配置される。

【００４５】図７に、ワードドライバユニット７０１の
回路図を示す（ワードドライバユニット７０３〜７０４
も同様）。ワードドライバユニット７０１は、６４個の
ワードドライバ８０１とインバータ８０２で構成され
る。インバータ８０２は、ワード線プリデコード信号Ｘ
ＰＷが入力され、出力がワード線セレクト信号線/ＷＤ
に供給される。ワードドライバ８０１は、Ｎチャンネル
トランジスタ８０３、Ｐチャンネルトランジスタ８０
４、Ｎチャンネルトランジスタ８０５、Ｐチャンネルト
ランジスタ８０６、およびＮチャンネルトランジスタ８
０７から構成されたレベルシフト回路と、Ｐチャンネル
トランジスタ８０８、およびＮチャンネルトランジスタ
８０９から構成されたインバータとを含む。ＬＶＬ，Ｌ
ＶＲはノード、ＶＰＰは第１の電源電圧である。

【００４６】ワードドライバ８０１のＮチャンネルトラ
ンジスタ８０３のソースは接地電圧に、ドレインはノー
ドＬＶＲに、基板ノードは接地電圧に接続され、ゲート
にはロウデコード信号/ＡＤｎが供給される。Ｐチャン
ネルトランジスタ８０４のソースは第１の電源ＶＰＰ
に、ゲートはノードＬＶＬに、ドレインはノードＬＶＲ
に、基板ノードは第１の電源ＶＰＰに接続される。Ｎチ
ャンネルトランジスタ８０５のソースは接地電圧に、ド
レインはノードＬＶＲに、基板ノードは接地電圧に接続
され、ゲートにはワード線セレクト信号/ＷＤが供給さ
れる。Ｐチャンネルトランジスタ８０６のソースは第１
の電源ＶＰＰに、ゲートはノードＬＶＲに、ドレインは
ノードＬＶＬに、基板ノードは第１の電源ＶＰＰに接続
される。Ｎチャンネルトランジスタ８０７のソースは接
地電圧に、ドレインはワード線セレクト信号/ＷＤに、
基板ノードは接地電圧に接続され、ゲートにはロウデコ
ード信号ＡＤｎが供給される。Ｐチャンネルトランジス
タ８０８のソースは第１の電源ＶＰＰに、ゲートはノー
ドＬＶＲに、ドレインはワード線/ＷＬｎに、基板ノー
ドは第１の電源ＶＰＰに接続される。Ｎチャンネルトラ
ンジスタ８０９のソースは接地電圧に、ゲートはノード
ＬＶＲに、ドレインはワード線/ＷＬｎに、基板ノード
は接地電圧に接続される。トランジスタ８０３〜８０９
には、その他周辺回路トランジスタよりも厚膜のトラン
ジスタが用いられ、高耐圧である。

【００４７】以上のように構成された半導体記憶装置の
動作は、以下の通りである。図８に、第１の実施形態に
おける半導体記憶装置の動作タイミングを示す。本タイ
ミング図を参照しながら説明を行う。

【００４８】まず、ワード線をオンする時の回路動作を
説明する。最初にロウアドレスストローブ信号/ＲＡＳ
の立ち下がりエッジにおいて、ロウアドレス信号Ｘａｄ
が、Ｄフリップフロップ３０１〜３０８にラッチされ、
ロウアドレスラッチ信号ＡＸ０〜７として所定のロウア
ドレスが出力される。

【００４９】次にロウアドレスラッチ信号ＡＸ０〜７を
受けて、ロウコントローラ２０４よりロウプリデコード
信号ＸＰＡ、ＸＰＢが出力される。ロウプリデコード信
号ＸＰＡのうちロウアドレスラッチ信号ＡＸ２〜４で決
まる１本がハイレベルに、その他がローレベルとなる。
同様にロウプリデコード信号ＸＰＢのうちロウアドレス
ラッチ信号５〜７で決まる１本がハイレベルに、その他
がローレベルとなる。続いてロウデコーダ２０３によ
り、ロウプリデコード信号ＸＰＡ、ＸＰＢに応じて、所
定のロウデコード信号ＡＤｎ、/ＡＤｎがそれぞれハイ
レベル、ローレベルになる。このロウデコード信号ＡＤ
ｎ、/ＡＤｎが供給される４つのワードドライバ８０１
の、Ｎチャンネルトランジスタ８０７のゲートが第２の
電圧ＶＤＤの電位まで上昇する。また、Ｎチャンネルト
ランジスタ８０３のゲートが接地電位となり、Ｎチャン
ネルトランジスタ８０３はオフする。一方、ワード線起
動信号ＩＲＡＳがローレベルにあるため、ワード線プリ
デコード信号ＸＰＷ０〜３はローレベルにあり、ワード
線セレクト信号/ＷＤは第２の電源電圧ＶＤＤの電位と
なっている。この際、所定のロウデコード信号ＡＤｎ、
/ＡＤｎによって選択されたワードドライバ８０１に接
続されるワード線は、Ｎチャンネルトランジスタ８０５
がオンでノードＬＶＲがローレベルとなり、Ｐチャンネ
ルトランジスタ８０８がオンとなるために第１の電源電
圧ＶＰＰに保持される。

【００５０】一定時間の遅延後にワード線起動信号ＩＲ
ＡＳがハイレベルとなると、ワード線プリデコード信号
ＸＰＷ０〜３のうちロウアドレスラッチ信号ＡＸ０〜１
で決まる１本がハイレベルに、その他がローレベルとな
る。このハイレベルになるワード線プリデコード信号Ｘ
ＰＷが供給される、選択されたワードドライバ８０１に
おいてのみ、インバータ８０２から出力されるワード線
セレクト信号/ＷＤが、ローレベルとなる。それによ
り、選択されたワードドライバ８０１のＰチャンネルト
ランジスタ８０６、Ｎチャンネルトランジスタ８０７に
電流が流れ、ノードＬＶＬの電圧はＰチャンネルトラン
ジスタ８０６とＮチャンネルトランジスタ８０７の内部
抵抗のレシオ電圧となる。Ｐチャンネルトランジスタ８
０６の内部抵抗がＮチャンネルトランジスタ８０７の内
部抵抗より大きくなるようにトランジスタサイズを設定
することによって、ノードＬＶＬの電圧≒接地電圧とな
ってＰチャンネルトランジスタ８０４がオンし、ノード
ＬＶＲの電圧が第１の電源電圧ＶＰＰとなることによっ
て、Ｎチャンネルトランジスタ８０９がオンし、ワード
線ＷＬｎが接地電圧に放電されワード線がオンになる。

【００５１】このとき、トランジスタ８０３〜８０７で
構成されるレベルシフト回路によって、ＶＤＤレベルの
振幅の入力信号からＶＰＰレベルにレベルシフトされた
出力が得られる。さらに同時に、アドレスに従って制御
されるワード線セレクト信号/ＷＤ、およびロウデコー
ド信号ＡＤｎ、/ＡＤｎに基づいて最終のアドレスデコ
ード動作が行われ、指定されたアドレスのワード線が選
択される。

【００５２】次に、ワード線をオフする時の回路動作を
説明する。ワード線起動信号ＩＲＡＳがローレベルとな
ると、ワード線プリデコード信号ＸＰＷ０〜３のすべて
がローレベルとなり、ワード線セレクト信号/ＷＤは第
２の電源電圧ＶＤＤに充電される。この時選択されたワ
ードドライバ８０１のノードＬＶＬは第２の電源電圧Ｖ
ＤＤからＮチャンネルトランジスタ８０７のしきい値分
だけ低い電圧となってＰチャンネルトランジスタ８０４
がオフする。同時にＮチャンネルトランジスタ８０５が
オンするため、ノードＬＶＲは接地電圧に放電され、Ｐ
チャンネルトランジスタ８０８がオンして、ワード線Ｗ
Ｌｎが第１の電圧ＶＰＰに充電されワード線がオフにな
る。

【００５３】上記動作において、Ｎチャンネルトランジ
スタ８０３に求められる機能は、ワード線セレクト信号
線/ＷＤがローレベルとなってＮチャンネルトランジス
タ８０５がオフした状態で、かつロウデコード信号/Ａ
Ｄｎがハイレベルとなるワードドライバにおいて、ノイ
ズ等によってノードＬＶＲの電位が変動しないように、
ローレベルに保持することであって、ノードＬＶＲを駆
動することではない。このため、Ｎチャンネルトランジ
スタ８０３は、デザインルールで定められる最小のゲー
ト幅でかつ最小のゲート長で構成すれば充分であり、同
時にワードドライバ面積の増大を最小限度に抑えること
ができる。

【００５４】上記のようなワードドライバの構成をとる
ことによって、ワード線セレクト信号/ＷＤとロウデコ
ード信号ＡＤｎ、ワード線セレクト信号/ＷＤとロウデ
コード信号/ＡＤｎは非同期で動作している。つまり、
ワード線セレクト信号/ＷＤとロウデコード信号ＡＤ
ｎ、ワード線セレクト信号/ＷＤとロウデコード信号/Ａ
Ｄｎを同期させるトランジスタが不要であり、ローデコ
ーダ回路が簡略になって、レイアウト面積が低減でき
る。さらに、図１７に示される従来のワードドライバよ
りも小面積、高速、低消費電力のワードドライバを実現
できる。まず、従来例においてワード線セレクト信号Ｗ
Ｄ、/ＷＤを第１の電源電圧ＶＰＰで駆動する為に必要
であったレベルシフタ回路１が不要となり、また各ワー
ドドライバについて１つのＰ型トランジスタ４が不要と
なるので、レイアウト面積を縮小することができる。さ
らに、レベルシフタ回路１が不要となることによって、
ワード線選択プリデコード信号ＸＰＷの入力からワード
線セレクト信号/ＷＤが確定するまでの時間が短縮さ
れ、ワードドライバを高速に駆動できる。また従来、６
４のワードドライバトランジスタが接続されて負荷が大
きなワード線セレクト信号ＷＤ、/ＷＤ用の各信号線
を、第２の電源電圧ＶＤＤよりも高い第１の電源電圧Ｖ
ＰＰで充放電しており消費電力が大きかったが、本実施
の形態では、ワード線セレクト信号/ＷＤ用の信号線１
本を第２の電源電圧ＶＤＤで充放電するため、消費電力
を大きく低減できる。

【００５５】（第２の実施形態）本発明の第２の実施形
態における半導体記憶装置は、第１の実施形態における
ワードドライバ８０１を、図９に示すワードドライバ１
８０１で置き換えた構成を有する。図９には、本実施形
態におけるワードドライバユニット１８００が示され
る。

【００５６】このワードドライバユニット１８００は、
６４個のワードドライバ１８０１と、インバータ１８０
２で構成される。インバータ１８０２には、ワード線プ
リデコード信号ＸＰＷが入力され、その出力がワード線
セレクト信号/ＷＤとなる。

【００５７】ワードドライバ１８０１は、Ｎチャンネル
トランジスタ１８０３、１８０５、１８０７、１８０
９、およびＰチャンネルトランジスタ１８０４、１８０
６、１８０８、１８１０、１８１１から構成される。Ｌ
Ｔ、ＲＴ、ＬＶＬ、ＬＶＲはノードである。

【００５８】Ｎチャンネルトランジスタ１８０３のソー
スは接地電圧に、ドレインはノードＬＶＲに、基板ノー
ドは接地電圧に接続され、ゲートにはロウデコード信号
/ＡＤｎが供給される。Ｐチャンネルトランジスタ１８
０４のソースは第１の電源ＶＰＰに、ゲートはノードＬ
ＶＬに、ドレインはノードＲＴに、基板ノードは第１の
電源ＶＰＰに接続される。Ｎチャンネルトランジスタ１
８０５のソースは接地電圧に、ドレインはノードＬＶＲ
に、基板ノードは接地電圧に接続され、ゲートにはワー
ド線セレクト信号/ＷＤが供給される。Ｐチャンネルト
ランジスタ１８０６のソースは第１の電源ＶＰＰに、ゲ
ートはノードＬＶＲに、ドレインはノードＬＴに、基板
ノードは第１の電源ＶＰＰに接続される。Ｎチャンネル
トランジスタ１８０７のソースは接地電圧に、基板ノー
ドは接地電圧に接続され、ゲートにはロウデコード信号
ＡＤｎが、ドレインにはワード線セレクト信号/ＷＤが
供給される。Ｐチャンネルトランジスタ１８０８のソー
スは第１の電源ＶＰＰに、ゲートはノードＬＶＲに、ド
レインはワード線/ＷＬｎに、基板ノードは第１の電源
ＶＰＰに接続される。Ｎチャンネルトランジスタ１８０
９のソースは接地電圧に、ゲートはノードＬＶＲに、ド
レインはワード線/ＷＬｎに、基板ノードは接地電圧に
接続される。Ｐチャンネルトランジスタ１８１０のソー
スはノードＲＴに、ドレインはノードＬＶＲに、基板ノ
ードは第１の電源ＶＰＰに接続され、ゲートにはワード
線セレクト信号/ＷＤが供給される。Ｐチャンネルトラ
ンジスタ１８１１のソースはノードＬＴに、ドレインは
ノードＬＶＬに、基板ノードは第１の電源ＶＰＰに接続
され、ゲートにはロウデコード信号ＡＤｎが供給され
る。トランジスタ１８０３〜１８１１はその他周辺回路
トランジスタよりも厚膜のトランジスタを用いて構成さ
れ、高耐圧である。

【００５９】上記構成においてワードドライバをオンと
するときの動作を説明する。選択するワードドライバの
ロウデコード信号ＡＤｎ、/ＡＤｎがそれぞれハイレベ
ル、ローレベルになると、このロウデコード信号が供給
される４つのワードドライバ１８０１の、Ｎチャンネル
トランジスタ１８０７、Ｐチャンネルトランジスタ１８
１１のゲートが第２の電圧ＶＤＤの電位まで上昇し、Ｎ
チャンネルトランジスタ１８０３のゲートは接地電位と
なる。この状態において、ワード線起動信号ＩＲＡＳが
ハイレベルになり、ワード線プリデコード信号ＸＰＷ０
〜３のうちロウアドレスラッチ信号ＡＸ０〜１で決まる
１本がハイレベルに、その他がローレベルとなる。この
ワード線プリデコード信号ＸＰＷ０〜３のうちハイレベ
ルになるＸＰＷと結合しているワード線セレクト信号/
ＷＤのみが、ローレベルとなる。この時選択されたワー
ドドライバ１８０１のＰチャンネルトランジスタ１８１
１はオフとなっており内部抵抗が大きいため、ノードＬ
ＶＬの電圧はＮチャンネルトランジスタ１８０７によっ
て急速に接地電圧に放電される。これによってＰチャン
ネルトランジスタ１８０４がオンし、またＰチャンネル
トランジスタ１８１０はオン、Ｎチャンネルトランジス
タ１８０５、Ｎチャンネルトランジスタ１８０３はオフ
であるため、ノードＬＶＲの電圧が第１の電源電圧ＶＰ
Ｐとなる。これにより、Ｎチャンネルトランジスタ１８
０９がオンし、ワード線ＷＬｎが接地電圧に放電され
る。

【００６０】次に、ワード線をオフする時の回路動作を
説明する。ワード線起動信号ＩＲＡＳがローレベルとな
ると、ワード線プリデコード信号ＸＰＷ０〜３のすべて
がローレベルとなり、ワード線セレクト信号/ＷＤは第
１の電源電圧ＶＰＰに充電される。この時選択されたワ
ードドライバ１８０１のノードＬＶＬは第２の電源電圧
ＶＤＤからＮチャンネルトランジスタ１８０７のしきい
値分だけ低い電圧となってＰチャンネルトランジスタ１
８０４がオフする。同時にＰチャンネルトランジスタ１
８１０もオフとなって内部抵抗が大きくなり、ノードＬ
ＶＲの電圧はＮチャンネルトランジスタ１８０５によっ
て急速に接地電圧に放電される。これによりＰチャンネ
ルトランジスタ１８０８がオンして、ワード線ＷＬｎが
第１の電圧ＶＰＰに充電される。

【００６１】以上に示したように、本実施形態によれ
ば、トランジスタ１８０４〜１８１１で構成されるレベ
ルシフト回路の反転動作速度を向上させることができ、
ワードドライバの高速化が図られる。また、通常レベル
シフタ回路では、レベルシフタが反転するようにＰ，Ｎ
トランジスタサイズを設定するという制約があるが、本
構成ではその制約がなくなるため、トランジスタ１８０
４，１８０５及び１８０６，１８０７のサイズ設定の自
由度が大きくなり、レイアウト面積を抑えることができ
る。

【００６２】（第３の実施形態）本発明の第３の実施形
態における半導体記憶装置は、第１の実施形態における
ワードドライバ８１０を、図１０のワードドライバ２８
０１で置き換えた構成を有する。図１０には、本実施形
態におけるワードドライバユニット２８００が示され
る。

【００６３】このワードドライバユニット２８００は、
６４個のワードドライバ２８０１と、インバータ２８０
２で構成される。インバータ２８０２には、ワード線プ
リデコード信号ＸＰＷが入力され、その出力がワード線
セレクト信号/ＷＤとなる。

【００６４】ワードドライバ２８０１は、Ｎチャンネル
トランジスタ２８０３、２８０５、２８０７、２８０
９、およびＰチャンネルトランジスタ２８０４、２８０
６、２８０８、２８１０、２８１１から構成される。Ｌ
Ｔ、ＲＴ、ＬＶＬ、ＬＶＲはノードである。

【００６５】Ｎチャンネルトランジスタ２８０３のソー
スは接地電圧に、ドレインはノードＬＶＲに、基板ノー
ドは接地電圧に接続され、ゲートにはロウデコード信号
/ＡＤｎが供給される。Ｐチャンネルトランジスタ２８
０４のソースはノードＲＴに、ゲートはノードＬＶＬ
に、ドレインはノードＬＶＲに、基板ノードは第１の電
源ＶＰＰに接続される。Ｎチャンネルトランジスタ２８
０５のソースは接地電圧に、ドレインはノードＬＶＲ
に、基板ノードは接地電圧に接続され、ゲートにはワー
ド線セレクト信号/ＷＤが供給される。Ｐチャンネルト
ランジスタ２８０６のソースはノードＬＴに、ゲートは
ノードＬＶＲに、ドレインはノードＬＶＬに、基板ノー
ドは第１の電源ＶＰＰに接続される。Ｎチャンネルトラ
ンジスタ２８０７のソースは接地電圧に、基板ノードは
接地電圧に接続され、ゲートにはロウデコード信号ＡＤ
ｎが、ドレインにはワード線セレクト信号/ＷＤが供給
される。Ｐチャンネルトランジスタ２８０８のソースは
第１の電源ＶＰＰに、ゲートはノードＬＶＲに、ドレイ
ンはワード線/ＷＬｎに、基板ノードは第１の電源ＶＰ
Ｐに接続される。Ｎチャンネルトランジスタ２８０９の
ソースは接地電圧に、ゲートはノードＬＶＲに、ドレイ
ンはワード線/ＷＬｎに、基板ノードは接地電圧に接続
される。Ｐチャンネルトランジスタ２８１０のソースは
第１の電源ＶＰＰに、ドレインはノードＲＴに、基板ノ
ードは第１の電源ＶＰＰに接続され、ゲートにはワード
線セレクト信号/ＷＤが供給される。Ｐチャンネルトラ
ンジスタ２８１１のソースは第１の電源ＶＰＰに、ゲー
トはロウデコード信号ＡＤｎに、ドレインはノードＬＴ
に、基板ノードは第１の電源ＶＰＰに接続される。トラ
ンジスタ２８０３〜２８１１にはその他周辺回路トラン
ジスタよりも厚膜のトランジスタが用いられ、高耐圧で
ある。

【００６６】この構成により、上記の実施形態と同様の
動作原理によって高速なワードドライバを構成できる。

【００６７】（第４の実施形態）本発明の第４の実施形
態における半導体記憶装置は、第１の実施形態における
ワードドライバ８０１を、図１１に示すワードドライバ
３８０１で置き換えた構成を有する。図１１には、本実
施形態におけるワードドライバユニット３８００が示さ
れる。

【００６８】ワードドライバユニット３８００は、６４
個のワードドライバ３８０１と、インバータ３８０２で
構成される。インバータ３８０２には、ワード線プリデ
コード信号ＸＰＷが入力され、その出力がワード線セレ
クト信号線/ＷＤとなる。

【００６９】ワードドライバ３８０１は、Ｎチャンネル
トランジスタ３８０３、３８０５、３８０７、３８０
９、およびＰチャンネルトランジスタ３８０４、３８０
６、３８０８、３８１０から構成される。ＬＴ、ＬＶ
Ｌ、ＬＶＲはノードである。

【００７０】Ｎチャンネルトランジスタ３８０３のソー
スは接地電圧に、ドレインはノードＬＶＲに、基板ノー
ドは接地電圧に接続され、ゲートにはロウデコード信号
/ＡＤｎが供給される。Ｐチャンネルトランジスタ３８
０４のソースは第１の電源ＶＰＰに、ゲートはノードＬ
ＶＬに、ドレインはノードＬＶＲに、基板ノードは第１
の電源ＶＰＰに接続される。Ｎチャンネルトランジスタ
３８０５のソースは接地電圧に、ドレインはノードＬＶ
Ｒに、基板ノードは接地電圧に接続され、ゲートはにワ
ード線セレクト信号/ＷＤが供給される。Ｐチャンネル
トランジスタ３８０６のソースは第１の電源ＶＰＰに、
ゲートはノードＬＶＲに、ドレインはノードＬＶＬに、
基板ノードは第１の電源ＶＰＰに接続される。Ｎチャン
ネルトランジスタ３８０７のソースは接地電圧に、基板
ノードは接地電圧に接続され、ゲートにはロウデコード
信号ＡＤｎが、ドレインにはワード線セレクト信号/Ｗ
Ｄが供給される。Ｐチャンネルトランジスタ３８０８の
ソースは第１の電源ＶＰＰに、ゲートはノードＬＶＲ
に、ドレインはワード線/ＷＬｎに、基板ノードは第１
の電源ＶＰＰに接続される。Ｎチャンネルトランジスタ
３８０９のソースは接地電圧に、ゲートはノードＬＶＲ
に、ドレインはワード線/ＷＬｎに、基板ノードは接地
電圧に接続される。Ｐチャンネルトランジスタ３８１０
のソースはノードＬＴに、ドレインはノードＬＶＬに、
基板ノードは第１の電源ＶＰＰに接続され、ゲートには
ロウデコード信号ＡＤｎが供給される。トランジスタ３
８０３〜３８１０にはその他周辺回路トランジスタより
も厚膜のトランジスタが用いられ、高耐圧である。

【００７１】上記構成においては、第１の実施形態の場
合に比べて１つのトランジスタを追加するだけで、上記
の実施の形態と同様の動作原理によって、特にワード線
オン時にトランジスタ３８０４〜３８１０で構成される
レベルシフト回路の反転動作速度を向上させることがで
き、ワードドライバの高速化が図られる。

【００７２】（第５の実施形態）本発明の第５の実施形
態における半導体記憶装置は、第１の実施形態における
ワードドライバ８０１を、図１２に示すワードドライバ
４８０１で置き換えた構成を有する。図１２には、本実
施形態におけるワードドライバユニット４８００が示さ
れる。

【００７３】ワードドライバユニット４８００は、６４
個のワードドライバ４８０１と、インバータ４８０２で
構成される。インバータ４８０２には、ワード線プリデ
コード信号ＸＰＷが入力され、その出力がワード線セレ
クト信号線/ＷＤとなる。

【００７４】ワードドライバ４８０１は、Ｎチャンネル
トランジスタ４８０３、４８０５、４８０７、４８０
９、およびＰチャンネルトランジスタ４８０４、４８０
６、４８０８、４８１０から構成される。ＲＴ、ＬＶ
Ｌ、ＬＶＲはノードである。

【００７５】Ｎチャンネルトランジスタ４８０３のソー
スは接地電圧に、ドレインはノードＬＶＲに、基板ノー
ドは接地電圧に接続され、ゲートにはロウデコード信号
/ＡＤｎが供給される。Ｐチャンネルトランジスタ４８
０４のソースは第１の電源ＶＰＰに、ゲートはノードＬ
ＶＬに、ドレインはノードＲＴに、基板ノードは第１の
電源ＶＰＰに接続される。Ｎチャンネルトランジスタ４
８０５のソースは接地電圧に、ドレインはノードＬＶＲ
に、基板ノードは接地電圧に接続され、ゲートにはワー
ド線セレクト信号/ＷＤが供給される。Ｐチャンネルト
ランジスタ４８０６のソースは第１の電源ＶＰＰに、ゲ
ートはノードＬＶＲに、ドレインはノードＬＶＬに、基
板ノードは第１の電源ＶＰＰに接続される。Ｎチャンネ
ルトランジスタ４８０７のソースは接地電圧に、基板ノ
ードは接地電圧に接続され、ゲートにはロウデコード信
号ＡＤｎが、ドレインにはワード線セレクト信号/ＷＤ
が供給される。Ｐチャンネルトランジスタ４８０８のソ
ースは第１の電源ＶＰＰに、ゲートはノードＬＶＲに、
ドレインはワード線/ＷＬｎに、基板ノードは第１の電
源ＶＰＰに接続される。Ｎチャンネルトランジスタ４８
０９のソースは接地電圧に、ゲートはノードＬＶＲに、
ドレインはワード線/ＷＬｎに、基板ノードは接地電圧
に接続される。Ｐチャンネルトランジスタ４８１０のソ
ースはノードＲＴに、ドレインはノードＬＶＲに、基板
ノードは第１の電源ＶＰＰに接続され、ゲートにはワー
ド線セレクト信号/ＷＤが供給される。トランジスタ４
８０３〜４８１０にはその他周辺回路トランジスタより
も厚膜のトランジスタが用いられ、高耐圧である。

【００７６】上記構成においては、第１の実施形態の場
合に比べて１つのトランジスタを追加するだけで、上記
実施の形態と同様の動作原理によって、特にワード線オ
フ時にトランジスタ４８０４〜４８１０で構成されるレ
ベルシフト回路の反転動作速度を向上させることがで
き、ワードドライバの高速化が図られる。

【００７７】（第６の実施形態）本発明の第６の実施形
態における半導体記憶装置は、第１〜５の実施形態にお
けるワードドライバからインバータを除去した構成を有
する。

【００７８】第１〜５の実施形態では、メモリ選択トラ
ンジスタがＰチャンネルトランジスタであって、ワード
線ＷＬがハイレベルでオフ、ローレベルでオンとなるよ
うに駆動する構成であった。これに対して、本実施形態
は、メモリ選択トランジスタがＮチャンネルトランジス
タである場合に適用される。

【００７９】具体的には、図７に示した第１の実施形態
におけるＰチャンネルトランジスタ８０８、Ｎチャンネ
ルトランジスタ８０９が除去され、ノードＬＶＲがワー
ド線に直接接続される。また、図９に示した第２の実施
形態におけるＰチャンネルトランジスタ１８０８、Ｎチ
ャンネルトランジスタ１８０９が除去され、ノードＬＶ
Ｒがワード線に直接接続される。また、図１０に示した
第３の実施形態におけるＰチャンネルトランジスタ２８
０８、Ｎチャンネルトランジスタ２８０９が除去され、
ノードＬＶＲがワード線に直接接続される。また、図１
１に示した第４の実施形態におけるＰチャンネルトラン
ジスタ３８０８、Ｎチャンネルトランジスタ３８０９が
除去され、ノードＬＶＲがワード線に直接接続される。
また、図１２に示した第５の実施形態におけるＰチャン
ネルトランジスタ４８０８、Ｎチャンネルトランジスタ
４８０９が除去され、ノードＬＶＲがワード線に直接接
続される。

【００８０】上記構成によって、ロウアドレスラッチ回
路、ロウコントロール回路及びロウデコード回路を変更
せずに、メモリ選択トランジスタがＮチャンネルトラン
ジスタである場合のワードドライバとして使用できる。

【００８１】あるいは、第１〜５の実施形態におけるワ
ードドライバを構成するインバータとワード線の間にさ
らにインバータを介在させた構成としてもよい。それに
より同様に、ロウアドレスラッチ回路、ロウコントロー
ル回路及びロウデコード回路を変更せずに、メモリ選択
トランジスタがＮチャンネルトランジスタである場合の
ワードドライバとして使用できる。

【００８２】（第７の実施形態）本発明の第７の実施形
態における半導体記憶装置は、第１〜６のいずれかの実
施形態における半導体記憶装置に、ワード線セレクト信
号/ＷＤとロウデコード信号ＡＤ，/ＡＤｎのタイミング
の同期を実現する手段を付加した構成を有する。図１３
に、本実施形態におけるワードドライバブロック９００
及びロウデコーダ９０９の回路図を示す。

【００８３】ワードドライバブロック９００は、第１〜
４のワードドライバユニット９０１〜９０４を含む。第
１〜４のワードドライバユニット９０１〜９０４には、
それぞれワード線プリデコード信号ＸＰＷ０〜３が入力
される。第１のワードドライバユニット９０１には複数
のワード線/ＷＬ（４ｎ）（ｎ=０〜６３）が接続され
る。また第２のワードドライバユニット９０２には複数
のワード線/ＷＬ（４ｎ+１）（ｎ=０〜６３）が接続さ
れる。第３のワードドライバユニット９０３には複数の
ワード線/ＷＬ（４ｎ+２）（ｎ=０〜６３）が接続され
る。第４のワードドライバユニット９０４には複数のワ
ード線/ＷＬ（４ｎ+３）（ｎ=０〜６３）が接続され
る。

【００８４】ロウデコーダ９０９には、第１のＡＮＤ素
子９０５、第２のＡＮＤ素子９０６、及びその出力部に
接続されるインバータ９０７から構成されるロウデコー
ダユニットが６４個と、ＯＲ素子９０８とが含まれる。
第１のＡＮＤ素子９０５には、ロウプリデコード信号Ｘ
ＰＡからの１本と、ロウプリデコード信号ＸＰＢからの
１本の計２本のプリデコード信号が入力される。第１の
ＡＮＤ素子９０５の出力は、第２のＡＮＤ素子９０６に
一方の入力として供給される。ワード線プリデコード信
号ＸＰＷ０〜３はＯＲ素子９０８に入力され、ＯＲ素子
９０８の出力は、第２のＡＮＤ素子９０６に他方の入力
として供給される。

【００８５】ロウプリデコード信号ＸＰＡ０とＸＰＢ０
が接続されるロウデコーダユニットの第２のＡＮＤ素子
９０６の出力は、一方でロウデコード信号ＡＤ０とな
り、他方でインバータ９０７を介してロウデコード信号
/ＡＤ０となる。同様に、ロウプリデコード信号ＸＰＡ
１とＸＰＢ０が接続されるロウデコーダユニットの出力
は、ロウデコード信号ＡＤ１、/ＡＤ１である。このよ
うにＸＰＡを下位として、ロウデコード信号はＡＤｎ
（ｎ=０〜６３）まで出力される。このロウデコード信
号ＡＤｎ（ｎ=０〜６３）、/ＡＤｎ（ｎ=０〜６３）は
それぞれ、第１〜４のワードドライバユニット９０１〜
９０４に入力される。

【００８６】以上のように構成された半導体記憶装置に
ついて、動作の説明を行う。図１４は、上記構成を有す
る半導体記憶装置の動作タイミングを示す。

【００８７】まず、ワード線をオンする時の回路動作を
説明する。最初にロウアドレスストローブ信号/ＲＡＳ
の立ち下がりエッジにおいてロウアドレスラッチ信号Ａ
Ｘ０〜７が確定し、ロウプリデコード信号ＸＰＡ、ＸＰ
Ｂが確定する。ロウプリデコード信号ＸＰＡ、ＸＰＢに
よって、選択するワードドライバに接続されるノードＡ
ＤＰがハイレベルとなる。ワード線プリデコード信号Ｘ
ＰＷ０〜３は、すべてローレベルであるため、ロウデコ
ード信号ＡＤｎ、/ＡＤｎはそれぞれローレベル、ハイ
レベルになって、ワード線/ＷＬｎの電位は第１の電源
電圧ＶＰＰに保持される。続いてワード線起動信号ＩＲ
ＡＳがハイレベルとなると、ワード線プリデコード信号
ＸＰＷ０〜３のうちロウアドレスラッチ信号ＡＸ０〜１
で決まる１本がハイレベルに、その他がローレベルとな
る。この時選択されたワード線プリデコード信号ＸＰＷ
に結合されるワード線セレクト信号/ＷＤのみがローレ
ベルとなり、同時に予め選択確定していたノードＡＤＰ
に接続されたロウデコード信号ＡＤｎ、/ＡＤｎがそれ
ぞれハイレベル、ローレベルになることによって、ワー
ド線ＷＬｎが接地電圧に放電される。

【００８８】次に、ワード線をオフする時の回路動作を
説明する。ワード線起動信号ＩＲＡＳがローレベルとな
ると、ワード線プリデコード信号ＸＰＷ０〜３のすべて
がローレベルとなり、ワード線セレクト信号/ＷＤは第
１の電源電圧ＶＰＰに充電され、同時に選択されていた
ロウデコード信号ＡＤｎ、/ＡＤｎがそれぞれローレベ
ル、ハイレベルになることによって、ワード線ＷＬｎが
第１の電源電圧ＶＰＰに充電される。

【００８９】上記構成によって、上記第１〜６の実施形
態の半導体記憶装置において特にワード線ＷＬｎオフ時
のワードドライバを高速に駆動することができる。第１
の実施形態の半導体記憶装置において説明すると、ワー
ド線をオフする（=ワード線を第１の電圧ＶＰＰに充電
する）ためには、ノードＬＶＲを接地電圧に放電してＰ
ＭＯＳトランジスタ８０８をオンさせる必要がある。本
構成ではワード線オフとするとき、ワード線セレクト信
号/ＷＤ及びロウデコード信号/ＡＤｎがハイレベルとな
るため、Ｎチャンネルトランジスタ８０３と８０５が同
時にオンとなり、ノードＬＶＲを急速に接地電圧に放電
できるため、早いタイミングでワード線を第１の電圧Ｖ
ＰＰに充電できる。同様の原理で、第１〜６の実施形態
の半導体記憶装置においてＷＬオフ時のワードドライバ
を高速に駆動することができる。但し、ワード線セレク
ト信号/ＷＤとロウデコード信号ＡＤ，/ＡＤｎのタイミ
ングの同期を実現する手段は図１２に示す手段に限らな
いことを断っておく。

【００９０】（第８の実施形態）図１５は、本発明の第
８の実施形態における半導体記憶装置のチップ図であ
る。図１５において図１の構成と異なる点は、降圧回路
１０５を設けて、第１の電源電圧ＶＰＰを内部で降圧す
ることにより、第２の電源電圧を発生している点であ
り、外部から供給する電圧が第１の電源電圧ＶＰＰ１種
で良い。

【００９１】（第９の実施形態）図１６は、本発明の第
９の実施形態における半導体記憶装置のチップ図であ
る。図１６において図１の構成と異なる点は、昇圧回路
１０６を設けて、第２の電源電圧ＶＤＤを内部で昇圧す
ることにより、第１の電源電圧を発生している点であ
り、外部から供給する電圧が第２の電源電圧ＶＤＤ１種
で良い。

【００９２】なお本発明の構成は上記実施形態に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変更可能であることは言うまでもない。例えば、上
記の実施形態では、本発明による半導体記憶装置と、ロ
ジック回路、およびアナログ回路が、一つのチップ上に
配置される構成としたが、本発明による半導体記憶装置
のみがチップ上に配置される構成であっても良い。ま
た、本発明による半導体記憶装置とロジック回路のみ、
もしくは本発明による半導体記憶装置とアナログ回路の
みの構成とすることもできる。また、ロウアドレスを８
ビットの構成としたが、それ以外の構成であっても良
い。

【００９３】また、第１から第７の実施形態において
は、第１の電源電圧がチップの外部より専用に供給され
る構成としているが、第１の電源電圧ＶＰＰの供給源
が、Ｉ/Ｏ供給電源と同一である構成とすることで、専
用に供給する電源数を減らす事ができる。あるいは、Ｉ
/Ｏ供給電源電圧をチップに搭載された降圧回路によっ
て降圧することにより、第１の電源電圧ＶＰＰを供給す
る構成としてもよい。それにより、第２の電源電圧ＶＤ
Ｄに対して僅かに高い第１の電源電圧ＶＰＰを実現で
き、ＰＭＯＳ選択トランジスタのオフゲート電圧を第２
の電源電圧よりも０．５Ｖ前後高めて、リーク電流を低
減したい時などに用いる事ができる。

【００９４】

【発明の効果】本発明の半導体記憶装置によれば、ワー
ドドライバにおける、アドレス信号の入力から、ワード
線駆動トランジスタまでのトランジスタ段数が削減さ
れ、信号遅延時間を小さくできる。また、ワードドライ
バ自身にアドレスデコード動作とレベルシフト動作とを
兼用する機能を持たせることにより、ロウデコード回路
規模を縮小できる。さらに信号線の駆動電圧振幅をワー
ド線の駆動電圧振幅よりも小さくすることにより、従来
必要であったレベルシフタ回路を省略でき、レイアウト
面積を縮小できる。同時に、消費電力を低減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における半導体記憶
装置の構成を適用したチップの構成図

【図２】図１のチップにおける半導体記憶装置のブロ
ック図

【図３】図２の半導体記憶装置を構成するアドレスラ
ッチの回路図

【図４】図２の半導体記憶装置を構成するロウコント
ローラの回路図

【図５】図２の半導体記憶装置を構成するワードドラ
イバブロック及びロウデコーダの回路図

【図６】図２の半導体記憶装置を構成するワードドラ
イバブロックの配置図

【図７】図２の半導体記憶装置を構成するワードドラ
イバユニットの回路図

【図８】図２の半導体記憶装置のタイミングチャート
図

【図９】本発明の第２の実施形態における半導体記憶
装置を構成するワードドライバユニットの回路図

【図１０】本発明の第３の実施形態における半導体記
憶装置を構成するワードドライバユニットの回路図

【図１１】本発明の第４の実施形態における半導体記
憶装置を構成するワードドライバユニットの回路図

【図１２】本発明の第５の実施形態における半導体記
憶装置を構成するワードドライバユニットの回路図

【図１３】本発明の第７の実施形態における半導体記
憶装置を構成するワードドライバブロック及びロウデコ
ーダの回路図

【図１４】図１３の半導体記憶装置のタイミングチャ
ート図

【図１５】本発明の第８の実施形態における半導体記
憶装置の構成を適用したチップの図

【図１６】本発明の第９の実施形態における半導体記
憶装置の構成を適用したチップの図

【図１７】従来例の半導体記憶装置を構成するワード
ドライバユニットの回路図

【符号の説明】

１レベルシフタ２第１段目ドライバ３第２段目ドライバ４Ｐ型トランジスタ１０１ＤＲＡＭ１０２ロジック回路１０３アナログ回路１０４パッド１０５降圧回路２０１メモリアレイ２０２ワードドライバブロック２０３ロウデコーダ２０４ロウコントローラ２０５アドレスラッチ２０６センスアンプブロック２０７ビット線対２０８ワード線２０９メモリセル３０１〜３０８Ｄフリップフロップ４００〜４０２第１のインバータ４１１〜４１３第２のインバータ４２２〜４２３第３のインバータ４０３〜４１０第１のＮＡＮＤ素子４１４〜４２１第２のＮＡＮＤ素子４２８〜４３１第３のＮＡＮＤ素子４２４〜４２７第１のＡＮＤ素子７０１〜７０４第１〜４のワードドライバユニット７０５ＡＮＤ素子７０６インバータ８０１ワードドライバ８０２インバータ８０３、８０５、８０７、８０９Ｎチャンネルトラン
ジスタ８０４、８０６、８０８Ｐチャンネルトランジスタ９００ワードドライバブロック９０１第１〜４のワードドライバユニット９０５第１のＡＮＤ素子９０６第２のＡＮＤ素子９０７インバータ９０８ＯＲ素子９０９ロウデコーダ１８００ワードドライバユニット１８０１ワードドライバ１８０２インバータ１８０３、１８０５、１８０７、１８０９Ｎチャンネ
ルトランジスタ１８０４、１８０６、１８０８、１８１０、１８１１
Ｐチャンネルトランジスタ２８００ワードドライバユニット２８０１ワードドライバ２８０２インバータ２８０３、２８０５、２８０７、２８０９Ｎチャンネ
ルトランジスタ２８０４、２８０６、２８０８、２８１０、２８１１
Ｐチャンネルトランジスタ３８００ワードドライバユニット３８０１ワードドライバ３８０２インバータ３８０３、３８０５、３８０７、３８０９Ｎチャンネ
ルトランジスタ３８０４、３８０６、３８０８、３８１０Ｐチャンネ
ルトランジスタ４８００ワードドライバユニット４８０１ワードドライバ４８０２インバータ４８０３、４８０５、４８０７、４８０９Ｎチャンネ
ルトランジスタ４８０４、４８０６、４８０８、４８１０Ｐチャンネ
ルトランジスタＡ１第１アドレスプリデコード信号Ａ２、/Ａ２第２アドレスプリデコード信号ＡＤｎ、/ＡＤｎ（ｎ=０〜６３）ロウデコード信号ＡＤＰノードＡＸ０〜７ロウアドレスラッチ信号ＩＲＡＳワード線起動信号ＬＴ，ＬＶＬ，ＬＶＲ，ＲＴノード /ＲＡＳロウアドレスストローブ信号ＶＤＤ第２の電源電圧ＶＰＰ第１の電源電圧 /ＷＤ（ｎ＝０〜２５５）ワード線 /ＷＤ０〜３ワード線セレクト信号Ｘａｄロウアドレス信号ＸＰＡ０〜７ロウプリデコード信号ＸＰＢ０〜７ロウプリデコード信号ＸＰＷ０〜７ワード線選択プリデコード信号

Claims

【特許請求の範囲】

【請求項１】複数のメモリアレイと、前記メモリアレ
イに接続された複数のワード線と、前記ワード線を駆動
する複数のワードドライバと、前記ワードドライバを駆
動する複数の信号線とを備え、前記ワードドライバはレベルシフト回路を有し、前記レ
ベルシフト回路は、アドレスの指定に従って制御され
る、複数の前記ワードドライバに共通な複数の前記信号
線の入力に応じて、指定されたアドレスの前記ワード線
を選択する機能を有し、前記ワード線は第１の駆動電圧
振幅で駆動され、複数の前記信号線は、前記第１の駆動
電圧振幅よりも小さい第２の駆動電圧振幅で駆動される
ことを特徴とする半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置であっ
て、前記ワードドライバはレベルシフト回路とインバー
タによって構成され、前記レベルシフト回路の入力部に
は、複数の前記ワードドライバに共通な第１の信号線、
第２の信号線、及び第２の信号の逆相信号線が接続さ
れ、前記レベルシフト回路の出力部は前記インバータの
入力部に接続され、前記ワード線は前記インバータの出
力によって第１の電源の電圧振幅で駆動され、前記第１
の信号線、前記第２の信号線及び前記第２の信号の逆相
信号線は、前記第１の電源よりも相対的に低い電圧の第
２の電源の電圧振幅で駆動され、前記レベルシフト回路
は前記第１の信号線および前記第２の信号線の電圧レベ
ルに依存して、レベルシフトされた前記第１の電源の電
圧振幅の出力を生成することを特徴とする半導体記憶装
置。
【請求項３】請求項２に記載の半導体記憶装置であっ
て、前記レベルシフト回路は、第１〜第２のＰ型トラン
ジスタと、第１〜第３のＮ型トランジスタとを備え、前記第１のＰ型トランジスタは、ソースを前記第１の電
源に、ドレインを前記レベルシフト回路の出力を得る第
１のノードに、ゲートを第２のノードにそれぞれ接続さ
れ、前記第１のＮ型トランジスタは、ソースを接地電圧
に、ドレインを前記第１のノードに、ゲートを前記第１
の信号線にそれぞれ接続され、前記第２のＰ型トランジ
スタは、ソースを前記第１の電源に、ドレインを前記第
２のノードに、ゲートを前記第１のノードにそれぞれ接
続され、前記第２のＮ型トランジスタは、ソースを前記
第１の信号線に、ドレインを前記第２のノードに、ゲー
トを前記第２の信号線にそれぞれ接続され、前記第３の
Ｎ型トランジスタは、ソースを接地電圧に、ドレインを
前記第１のノードに、ゲートを前記第２の信号の逆相信
号線にそれぞれ接続されたことを特徴とする半導体記憶
装置。
【請求項４】請求項２に記載の半導体記憶装置であっ
て、前記前記レベルシフト回路は、第１〜第４のＰ型ト
ランジスタと、第１〜第３のＮ型トランジスタとを備
え、前記第１のＰ型トランジスタは、ソースを前記第１の電
源に、ドレインを第３のノードに、ゲートを第２のノー
ドにそれぞれ接続され、前記第１のＮ型トランジスタ
は、ソースを接地電圧に、ドレインを前記レベルシフト
回路の出力を得る第１のノードに、ゲートを前記第１の
信号線にそれぞれ接続され、前記第２のＰ型トランジス
タは、ソースを前記第１の電源に、ドレインを第４のノ
ードに、ゲートを前記第１のノードにそれぞれ接続さ
れ、前記第２のＮ型トランジスタは、ソースを前記第１
の信号線に、ドレインを前記第２のノードに、ゲートを
前記第２の信号線にそれぞれ接続され、前記第３のＮ型
トランジスタは、ソースを接地電圧に、ドレインを前記
第１のノードに、ゲートを前記第２の信号の逆相信号線
にそれぞれ接続され、前記第３のＰ型トランジスタは、
ソースを前記第３のノードに、ドレインを前記第１のノ
ードに、ゲートを前記第１の信号線にそれぞれ接続さ
れ、前記第４のＰ型トランジスタは、ソースを前記第４
のノードに、ドレインを前記第２のノードに、ゲートを
前記第２の信号線にそれぞれ接続されたことを特徴とす
る半導体記憶装置。
【請求項５】請求項２に記載の半導体記憶装置であっ
て、前記前記レベルシフト回路は、第１〜第４のＰ型ト
ランジスタと、第１〜第３のＮ型トランジスタとを備
え、前記第１のＰ型トランジスタは、ソースを第５のノード
に、ドレインを前記レベルシフト回路の出力を得る第１
のノードに、ゲートを第２のノードにそれぞれ接続さ
れ、前記第１のＮ型トランジスタは、ソースを接地電圧
に、ドレインを前記第１のノードに、ゲートを前記第１
の信号線にそれぞれ接続され、前記第２のＰ型トランジ
スタは、ソースを第６のノードに、ドレインを第２のノ
ードに、ゲートを前記第１のノードにそれぞれ接続さ
れ、前記第２のＮ型トランジスタは、ソースを前記第１
の信号線に、ドレインを前記第２のノードに、ゲートを
前記第２の信号線にそれぞれ接続され、前記第３のＮ型
トランジスタは、ソースを接地電圧に、ドレインを前記
第１のノードに、ゲートを前記第２の信号の逆相信号線
にそれぞれ接続され、前記第３のＰ型トランジスタは、
ソースを前記第１の電源に、ドレインを前記第５のノー
ドに、ゲートを前記第１の信号線にそれぞれ接続され、
前記第４のＰ型トランジスタは、ソースを前記第１の電
源に、ドレインを前記第６のノードに、ゲートを前記第
２の信号線にそれぞれ接続されたことを特徴とする半導
体記憶装置。
【請求項６】請求項２に記載の半導体記憶装置であっ
て、前記前記レベルシフト回路は、第１〜第３のＰ型ト
ランジスタと、第１〜第３のＮ型トランジスタとを備
え、前記第１のＰ型トランジスタは、ソースを前記第１の電
源に、ドレインを前記レベルシフト回路の出力を得る第
１のノードに、ゲートを第２のノードにそれぞれ接続さ
れ、前記第１のＮ型トランジスタは、ソースを接地電圧
に、ドレインを前記第１のノードに、ゲートを前記第１
の信号線にそれぞれ接続され、前記第２のＰ型トランジ
スタは、ソースを前記第１の電源に、ドレインを第７の
ノードに、ゲートを前記第１のノードにそれぞれ接続さ
れ、前記第２のＮ型トランジスタは、ソースを前記第１
の信号線に、ドレインを前記第２のノードに、ゲートを
前記第２の信号線にそれぞれ接続され、前記第３のＮ型
トランジスタは、ソースを接地電圧に、ドレインを前記
第１のノードに、ゲートを前記第２の信号の逆相信号線
にそれぞれ接続され、前記第３のＰ型トランジスタは、
ソースを前記第７のノードに、ドレインを前記第１の信
号線に、ゲートを前記第２の信号線にそれぞれ接続され
たことを特徴とする半導体記憶装置。
【請求項７】請求項２に記載の半導体記憶装置であっ
て、前記前記レベルシフト回路は、第１〜第３のＰ型ト
ランジスタと、第１〜第３のＮ型トランジスタとを備
え、前記第１のＰ型トランジスタは、ソースを前記第１の電
源に、ドレインを第８のノードに、ゲートを第２のノー
ドにそれぞれ接続され、前記第１のＮ型トランジスタ
は、ソースを接地電圧に、ドレインを前記レベルシフト
回路の出力を得る第１のノードに、ゲートを前記第１の
信号線にそれぞれ接続され、前記第２のＰ型トランジス
タは、ソースを前記第１の電源に、ドレインを前記第２
のノードに、ゲートを前記第１のノードにそれぞれ接続
され、前記第２のＮ型トランジスタは、ソースを前記第
１の信号線に、ドレインを前記第２のノードに、ゲート
を前記第２の信号線にそれぞれ接続され、前記第３のＮ
型トランジスタは、ソースを接地電圧に、ドレインを前
記第１のノードに、ゲートを前記第２の信号の逆相信号
線にそれぞれ接続され、前記第３のＰ型トランジスタ
は、ソースを前記第８のノードに、ドレインを接地電圧
に、ゲートを前記第１の信号線にそれぞれ接続されたこ
とを特徴とする半導体記憶装置。
【請求項８】請求項３から７のいずれか１項に記載の
半導体記憶装置であって、前記第３のＮ型トランジスタ
は、デザインルールで定められる最小のゲート幅でかつ
最小のゲート長で構成されたことを特徴とする半導体記
憶装置。
【請求項９】請求項１に記載の半導体記憶装置であっ
て、前記ワードドライバはレベルシフト回路によって構
成され、前記レベルシフト回路の入力部には複数の前記
ワードドライバに共通な第１の信号線、第２の信号線及
び第２の信号の逆相信号線が接続され、前記レベルシフ
ト回路は、前記第１の信号線、前記第２の信号線及び前
記第２の信号の逆相信号線によって一意に選択されるア
ドレスデコード機能を有し、前記レベルシフト回路の出
力部は前記ワード線に接続され、前記ワード線は第１の
電源の電圧振幅で駆動され、前記第１の信号線、前記第
２の信号線及び前記第２の信号の逆相信号線は、前記第
１の電源よりも相対的に低い電圧の第２の電源の電圧振
幅で駆動されることを特徴とする半導体記憶装置。
【請求項１０】前記第１の信号線と前記第２の信号
線、及び前記第１の信号線と前記第２の信号の逆相信号
線の駆動をそれぞれ同期させないことを特徴とする請求
項１〜９のいずれか１項に記載の半導体記憶装置。
【請求項１１】前記第１の信号線電圧をハイレベルに
確定した後に、前記第２の信号線、前記第２の信号の逆
相信号線をそれぞれハイレベル、ローレベルとすること
により前記ワードドライバを選択し、前記第１の信号線
電圧をハイレベルに保った状態で、前記第２の信号線及
び前記第２の信号の逆相信号線をそれぞれローレベル、
ハイレベルとすることにより前記ワードドライバを非選
択とすることを特徴とする請求項１０に記載の半導体記
憶装置。
【請求項１２】前記第１の信号線と前記第２の信号
線、及び前記第１の信号線と前記第２の信号の逆相信号
線の駆動をそれぞれ同期させることを特徴とする請求項
１〜９のいずれか１項に記載の半導体記憶装置。
【請求項１３】前記第１の信号線電圧をローレベルと
すると同時に、前記第２の信号線、前記第２の信号の逆
相信号線をそれぞれローレベル、ハイレベルとすること
により前記ワードドライバを非選択とすることを特徴と
する請求項１２に記載の半導体記憶装置。
【請求項１４】前記第２の電源の電圧が、前記第１の
電源の電圧をチップに搭載された降圧回路により降圧す
ることによって供給されることを特徴とする請求項１〜
１１のいずれか１項に記載の半導体記憶装置。
【請求項１５】前記第１の電源の電圧が、前記第２の
電源の電圧をチップに搭載された昇圧回路により昇圧す
ることによって供給されることを特徴とする請求項１〜
１１のいずれか１項に記載の半導体記憶装置。
【請求項１６】前記第１の電源の電圧及び前記第２の
電源の電圧が、チップの外部より専用に供給されること
を特徴とする請求項１〜１１のいずれか１項に記載の半
導体記憶装置。
【請求項１７】前記第１の電源が、Ｉ/Ｏ供給電源と
同一であることを特徴とする請求項１〜１１のいずれか
１項に記載の半導体記憶装置。