JPH08255486A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08255486A JPH08255486A JP7057854A JP5785495A JPH08255486A JP H08255486 A JPH08255486 A JP H08255486A JP 7057854 A JP7057854 A JP 7057854A JP 5785495 A JP5785495 A JP 5785495A JP H08255486 A JPH08255486 A JP H08255486A
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】 ワード線の選択と非選択を標準プロセスを用
いながら高速化したスタティックメモリを提供する。 【構成】ワード線ＷＬｘを選択するときは、行デコーダ
ＮＤ１の出力をロウレベルにする。ＱＮ２がオンとなる
ためノードＣｗはロウレベルとなる。従ってＱＰ１はオ
ン、ＱＰ２はオフとなってワード線の電圧はブースト電
圧発生回路の出力電圧ＶＢＳＴになり、ワード線は選択
状態となる。また、ＱＮ２を設けることによって、ブー
スト電圧発生回路の出力端子Ｖｂｏｕｔは、Ｎチャネル
ワードドライバＱＮ１のゲート容量と切り離されるので
昇圧スピードが向上する。さらに、Ｎチャネルワードド
ライバＱＮ１のゲート電圧は、Ｐチャネルトランジスタ
ＱＰ１のゲート電圧より必ず低い。このため、ＱＰ１と
ＱＮ１のレシオが改善するので選択および非選択のスピ
ードが向上する。
いながら高速化したスタティックメモリを提供する。 【構成】ワード線ＷＬｘを選択するときは、行デコーダ
ＮＤ１の出力をロウレベルにする。ＱＮ２がオンとなる
ためノードＣｗはロウレベルとなる。従ってＱＰ１はオ
ン、ＱＰ２はオフとなってワード線の電圧はブースト電
圧発生回路の出力電圧ＶＢＳＴになり、ワード線は選択
状態となる。また、ＱＮ２を設けることによって、ブー
スト電圧発生回路の出力端子Ｖｂｏｕｔは、Ｎチャネル
ワードドライバＱＮ１のゲート容量と切り離されるので
昇圧スピードが向上する。さらに、Ｎチャネルワードド
ライバＱＮ１のゲート電圧は、Ｐチャネルトランジスタ
ＱＰ１のゲート電圧より必ず低い。このため、ＱＰ１と
ＱＮ１のレシオが改善するので選択および非選択のスピ
ードが向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にスタティックＲＡＭ（ランダム・アクセス・メモ
リ）用のワード線選択回路に関する。
特にスタティックＲＡＭ（ランダム・アクセス・メモ
リ）用のワード線選択回路に関する。
【０００２】
【従来の技術】最近システムの低電圧化に伴い、スタテ
ィックＲＡＭ（以下ＳＲＡＭと称す）の低電圧動作およ
び低消費電力がますます望まれている。基本的なＳＲＡ
Ｍのメモリセルにおいては、フリップフロップを構成す
るＮチャネルトランジスタのスレッシュホールド電圧と
トランスファゲートトランジスタのスレッシュホールド
電圧とを加算した電圧以下に電源電圧を下げることは動
作上不可能である。実際には、前述したトランスファゲ
ートトランジスタのソースと基板との間にバックゲート
バイアスが生じ、実効的なスレッシュホールド電圧が上
昇すること、ならびにそれらトランジスタの製造バラツ
キおよび温度特性を考慮しなければならないこと等によ
り、電源電圧の最低保障電圧はさらに大きくせざるを得
ないのが実状である。
ィックＲＡＭ（以下ＳＲＡＭと称す）の低電圧動作およ
び低消費電力がますます望まれている。基本的なＳＲＡ
Ｍのメモリセルにおいては、フリップフロップを構成す
るＮチャネルトランジスタのスレッシュホールド電圧と
トランスファゲートトランジスタのスレッシュホールド
電圧とを加算した電圧以下に電源電圧を下げることは動
作上不可能である。実際には、前述したトランスファゲ
ートトランジスタのソースと基板との間にバックゲート
バイアスが生じ、実効的なスレッシュホールド電圧が上
昇すること、ならびにそれらトランジスタの製造バラツ
キおよび温度特性を考慮しなければならないこと等によ
り、電源電圧の最低保障電圧はさらに大きくせざるを得
ないのが実状である。
【０００３】そのようなＳＲＡＭの低電圧化に適したワ
ード線選択回路として、図７に示すものが従来提案され
ている。ワード線選択回路は、行デコーダ回路とワード
ドライバ回路とブースト電圧発生回路とから構成されて
おり、４回路図示されていているがそれぞれ同一回路な
ので、以下では一回路について説明する。ワードドライ
バ回路は、相互にドレインとゲートとを交差接続しソー
スおよび基板をブースト電圧発生回路に接続したＰチャ
ネルトランジスタＱＰ１，ＱＰ２，ワード線をプルダウ
ンするＮチャネルトランジスタＱＮ６および低スレッシ
ュホールド電圧を有するトランスファゲートトランジス
タＱＮＴ１で構成されている。
ード線選択回路として、図７に示すものが従来提案され
ている。ワード線選択回路は、行デコーダ回路とワード
ドライバ回路とブースト電圧発生回路とから構成されて
おり、４回路図示されていているがそれぞれ同一回路な
ので、以下では一回路について説明する。ワードドライ
バ回路は、相互にドレインとゲートとを交差接続しソー
スおよび基板をブースト電圧発生回路に接続したＰチャ
ネルトランジスタＱＰ１，ＱＰ２，ワード線をプルダウ
ンするＮチャネルトランジスタＱＮ６および低スレッシ
ュホールド電圧を有するトランスファゲートトランジス
タＱＮＴ１で構成されている。
【０００４】次に図７のワード線選択回路の動作を図８
の信号波形図を参照しながら説明する。行デコーダ出力
Φｘがロウレベルのとき、ワード線ＷＬｘは選択状態と
なる。すなわち、Φｘがロウレベルになると、ノードＣ
の電圧は３種類のトランジスタＱＰ２，ＱＮＴ１および
行デコーダのＮチャネルトランジスタ（図示せず、４つ
のトランジスタが縦積みされている）のレシオによって
決まる電圧まで低下する。ブースト電圧発生回路の出力
電圧をＶＢＳＴ，ＱＰ１のスレッシュホールド電圧をＶ
ｔｐとすると、ノードＣの電圧がＶＢＳＴ−｜Ｖｔｐ｜
以下に低下すれば、ＱＰ１がオンしワード線ＷＬｘおよ
びＱＰ２のゲート電圧はＶＢＳＴまで上昇する。
の信号波形図を参照しながら説明する。行デコーダ出力
Φｘがロウレベルのとき、ワード線ＷＬｘは選択状態と
なる。すなわち、Φｘがロウレベルになると、ノードＣ
の電圧は３種類のトランジスタＱＰ２，ＱＮＴ１および
行デコーダのＮチャネルトランジスタ（図示せず、４つ
のトランジスタが縦積みされている）のレシオによって
決まる電圧まで低下する。ブースト電圧発生回路の出力
電圧をＶＢＳＴ，ＱＰ１のスレッシュホールド電圧をＶ
ｔｐとすると、ノードＣの電圧がＶＢＳＴ−｜Ｖｔｐ｜
以下に低下すれば、ＱＰ１がオンしワード線ＷＬｘおよ
びＱＰ２のゲート電圧はＶＢＳＴまで上昇する。
【０００５】ワード線が選択状態から非選択状態に遷移
する場合は、まず行デコーダの出力Φｘが０ＶからＶｃ
ｃまで上昇する。ノードＣは、トランスファゲートトラ
ンジスタＱＮＴ１のスレッシュホールド電圧をＶｔｎｔ
とするとＶｃｃ−Ｖｔｎｔまで上昇する。この結果、Ｑ
Ｎ６がオンしワード線ＷＬｘとＱＰ２のゲート電圧はＱ
Ｐ１とＱＮ６のレシオによって決まる電圧まで低下す
る。ワード線ＷＬｘの電圧がＶＢＳＴ−｜Ｖｔｐ｜以下
に低下すれば、ＱＰ２がオンしノードＣはＶＢＳＴまで
上昇しようとする。このフィードバック作用により、Ｑ
Ｐ１はオフしワード線ＷＬｘは０Ｖまで低下する。
する場合は、まず行デコーダの出力Φｘが０ＶからＶｃ
ｃまで上昇する。ノードＣは、トランスファゲートトラ
ンジスタＱＮＴ１のスレッシュホールド電圧をＶｔｎｔ
とするとＶｃｃ−Ｖｔｎｔまで上昇する。この結果、Ｑ
Ｎ６がオンしワード線ＷＬｘとＱＰ２のゲート電圧はＱ
Ｐ１とＱＮ６のレシオによって決まる電圧まで低下す
る。ワード線ＷＬｘの電圧がＶＢＳＴ−｜Ｖｔｐ｜以下
に低下すれば、ＱＰ２がオンしノードＣはＶＢＳＴまで
上昇しようとする。このフィードバック作用により、Ｑ
Ｐ１はオフしワード線ＷＬｘは０Ｖまで低下する。
【０００６】
【発明が解決しようとする課題】従来のワード線選択回
路の問題点について図７を参照して説明する。ワード線
の選択スピードはＱＰ２対ＱＮＴ１と行デコーダ（ＮＤ
１）の４段縦積みとなっているＮチャネルトランジスタ
（図示せず）とのレシオおよびＰチャネルトランジスタ
ＱＰ１によってほぼ決定される。デコーダの出力とトラ
ンジスタＱＰ２との間にトランスファゲートトランジス
タＱＮＴ１が挿入されているため、本回路ではその分レ
シオが悪化する。これを改善するにはＱＮＴ１を大きく
せざるを得ないが、そうするとワード線選択回路の面積
の増大を招いてしまう。さらに、Ｐチャネルトランジス
タＱＰ１によってワード線を高速に充電するには、その
トランジスタ面積をかなり大きくする必要がある。しか
し、レシオ改善のためにＮチャネルトランジスタＱＮ６
も同時に大きくしなければならず、この結果、チップ面
積が増大してしまう。
路の問題点について図７を参照して説明する。ワード線
の選択スピードはＱＰ２対ＱＮＴ１と行デコーダ（ＮＤ
１）の４段縦積みとなっているＮチャネルトランジスタ
（図示せず）とのレシオおよびＰチャネルトランジスタ
ＱＰ１によってほぼ決定される。デコーダの出力とトラ
ンジスタＱＰ２との間にトランスファゲートトランジス
タＱＮＴ１が挿入されているため、本回路ではその分レ
シオが悪化する。これを改善するにはＱＮＴ１を大きく
せざるを得ないが、そうするとワード線選択回路の面積
の増大を招いてしまう。さらに、Ｐチャネルトランジス
タＱＰ１によってワード線を高速に充電するには、その
トランジスタ面積をかなり大きくする必要がある。しか
し、レシオ改善のためにＮチャネルトランジスタＱＮ６
も同時に大きくしなければならず、この結果、チップ面
積が増大してしまう。
【０００７】次にワード線を非選択の状態にする場合の
問題点について述べる。非選択のスピードを決定する主
要因は前記トランジスタＱＰ１とＱＮ６のレシオである
が、特に低電圧になった場合、レシオを２近くまでもっ
ていかなくてはならない。従って、前記トランジスタＱ
Ｐ１のドライブ能力を上げるためにその面積を大きくす
ると前記トランジスタＱＮ６の面積はＱＰ１の２倍近く
まで大きくなる。また、ワード線をＮチャネルトランジ
スタＱＮ６で高速に放電するためには、ＱＮ６のトラン
ジスタ面積を必然的に大きくしなければならず、ワード
線選択回路の面積増大の要因となっていた。
問題点について述べる。非選択のスピードを決定する主
要因は前記トランジスタＱＰ１とＱＮ６のレシオである
が、特に低電圧になった場合、レシオを２近くまでもっ
ていかなくてはならない。従って、前記トランジスタＱ
Ｐ１のドライブ能力を上げるためにその面積を大きくす
ると前記トランジスタＱＮ６の面積はＱＰ１の２倍近く
まで大きくなる。また、ワード線をＮチャネルトランジ
スタＱＮ６で高速に放電するためには、ＱＮ６のトラン
ジスタ面積を必然的に大きくしなければならず、ワード
線選択回路の面積増大の要因となっていた。
【０００８】第２の問題点として、トランスファゲート
トランジスタＱＮＴ１のスレッシュホールド電圧が大き
くなると、ＱＮ６のゲート電圧が低下してしまうためレ
シオが悪化する。特に２．５Ｖ以下の低電圧動作をさせ
ようとすると、レシオの悪化は深刻な問題となる。従
来、スレッシュホールド電圧を下げるため付加的なイオ
ン注入工程を導入していたがマスク枚数が増えるため、
コストアップとなっていた。
トランジスタＱＮＴ１のスレッシュホールド電圧が大き
くなると、ＱＮ６のゲート電圧が低下してしまうためレ
シオが悪化する。特に２．５Ｖ以下の低電圧動作をさせ
ようとすると、レシオの悪化は深刻な問題となる。従
来、スレッシュホールド電圧を下げるため付加的なイオ
ン注入工程を導入していたがマスク枚数が増えるため、
コストアップとなっていた。
【０００９】第３にブースト電圧発生回路の昇圧スピー
ドが遅くなるという問題がある。Ｐチャネルトランジス
タＱＰ２がオンしているとき、ＱＮ６のゲートはＱＰ２
のチャネル領域を通してブースト電圧発生回路の出力端
子Ｖｂｏｕｔに接続している。
ドが遅くなるという問題がある。Ｐチャネルトランジス
タＱＰ２がオンしているとき、ＱＮ６のゲートはＱＰ２
のチャネル領域を通してブースト電圧発生回路の出力端
子Ｖｂｏｕｔに接続している。
【００１０】Ｖｂｏｕｔには、トランジスタ面積が大き
いワードドライバ回路が多数接続されることになるため
大きな寄生容量がついてしまう。このため、ブースト電
圧発生回路の昇圧スピードは大幅に低下してしまう。
いワードドライバ回路が多数接続されることになるため
大きな寄生容量がついてしまう。このため、ブースト電
圧発生回路の昇圧スピードは大幅に低下してしまう。
【００１１】図９にブースト電圧発生回路の等価回路図
を示す。Ｃｂｓｔはブースト容量、Ｒ１はＣＭＯＳイン
バータのＰチャネルトランジスタのオン抵抗、Ｃ２およ
びＲ２はＶｂｏｕｔからワード線選択回路をみたときの
それぞれ寄生容量および寄生配線抵抗である。
を示す。Ｃｂｓｔはブースト容量、Ｒ１はＣＭＯＳイン
バータのＰチャネルトランジスタのオン抵抗、Ｃ２およ
びＲ２はＶｂｏｕｔからワード線選択回路をみたときの
それぞれ寄生容量および寄生配線抵抗である。
【００１２】初期条件（ｔ＝０）でブースト電圧ＶＢＳ
Ｔ（ｔ）はＶｃｃに充電されているとして、図９の回路
を解くとＶＢＳＴ（ｔ）は（１）式となる。
Ｔ（ｔ）はＶｃｃに充電されているとして、図９の回路
を解くとＶＢＳＴ（ｔ）は（１）式となる。
【００１３】
【００１４】ここで時定数τは、（２）式で与えられ
る。
る。
【００１５】
【００１６】昇圧完了時の電圧ＶＢＳＴは、（１）式で
ｔ＝∞として（３）式が得られる。
ｔ＝∞として（３）式が得られる。
【００１７】
【００１８】すなわち、ＶＢＳＴはＣ２とＣｂｓｔの比
で決定される。（３）式をＣ２／Ｃｂｓｔについて解く
と（４）式を得る。
で決定される。（３）式をＣ２／Ｃｂｓｔについて解く
と（４）式を得る。
【００１９】
【００２０】（４）式より、ＶＢＳＴをＶｃｃの１．５
倍まで昇圧させた場合、Ｃｂｓｔ＝Ｃ２とする必要があ
ることがわかる。この場合、（２）式は次式のように変
形される。
倍まで昇圧させた場合、Ｃｂｓｔ＝Ｃ２とする必要があ
ることがわかる。この場合、（２）式は次式のように変
形される。
【００２１】
【００２２】従って、ブースト電圧発生回路はＮチャネ
ルトランジスタＱＮ６の大きなゲート容量の影響を直接
受けて、昇圧スピードが低下する。図７において、トラ
ンスファゲートトランジスタＱＮＴ１はワードドライバ
回路にブースト電圧が印加される場合に、行デコーダ
（ＮＤ１）のＰチャネルトランジスタ（図示せず）とノ
ードＣとを電気的に分離する役割を有している。すなわ
ち、デコーダ出力とノードＣを直結した場合、ＱＰ２が
オンしたときにノードＣの電圧をブースト電圧ＶＢＳＴ
に昇圧しようとするが、行デコーダのＰチャネルトラン
ジスタのドレインからＶｃｃにバイアスされているＮウ
ェルに向かって電流が流れてしまうので、ＶＢＳＴはＶ
ｃｃにダイオードの順方向電圧を加算した値にクランプ
される。このため、従来は各ワードドライバ回路ごとに
１つのＮチャネルトランスファゲートトランジスタＱＮ
Ｔ１を用いて行デコーダの出力を受けていたためワード
線選択回路の面積が大きくなるという問題があった。
ルトランジスタＱＮ６の大きなゲート容量の影響を直接
受けて、昇圧スピードが低下する。図７において、トラ
ンスファゲートトランジスタＱＮＴ１はワードドライバ
回路にブースト電圧が印加される場合に、行デコーダ
（ＮＤ１）のＰチャネルトランジスタ（図示せず）とノ
ードＣとを電気的に分離する役割を有している。すなわ
ち、デコーダ出力とノードＣを直結した場合、ＱＰ２が
オンしたときにノードＣの電圧をブースト電圧ＶＢＳＴ
に昇圧しようとするが、行デコーダのＰチャネルトラン
ジスタのドレインからＶｃｃにバイアスされているＮウ
ェルに向かって電流が流れてしまうので、ＶＢＳＴはＶ
ｃｃにダイオードの順方向電圧を加算した値にクランプ
される。このため、従来は各ワードドライバ回路ごとに
１つのＮチャネルトランスファゲートトランジスタＱＮ
Ｔ１を用いて行デコーダの出力を受けていたためワード
線選択回路の面積が大きくなるという問題があった。
【００２３】
【課題を解決するための手段】以上の問題点を解決する
ため、本発明による半導体記憶装置は、電源電圧以上に
昇圧するための昇圧回路と、ワード線を駆動するための
ワードドライバ回路と、アドレス入力信号により前記ワ
ードドライバ回路を選択するための行デコーダとを有す
る半導体記憶装置において、相互にドレインとゲートと
を交差接続しそれぞれのソースと基板とを前記昇圧回路
の出力端子に接続した第１および第２のＰチャネルＭＯ
Ｓトランジスタと、ドレインを前記第１のＰチャネルＭ
ＯＳトランジスタのドレインに接続しソースを接地電位
に接続し、ゲートを行デコーダの出力端子に接続した第
１のＮチャネルＭＯＳトランジスタと、ソースを前記行
デコーダの出力端子に接続しドレインを前記第２のＰチ
ャネルＭＯＳトランジスタのドレインに接続しゲートを
電源電圧または制御信号に接続した第２のＮチャネルＭ
ＯＳトランジスタとから構成したことを特徴とする。
ため、本発明による半導体記憶装置は、電源電圧以上に
昇圧するための昇圧回路と、ワード線を駆動するための
ワードドライバ回路と、アドレス入力信号により前記ワ
ードドライバ回路を選択するための行デコーダとを有す
る半導体記憶装置において、相互にドレインとゲートと
を交差接続しそれぞれのソースと基板とを前記昇圧回路
の出力端子に接続した第１および第２のＰチャネルＭＯ
Ｓトランジスタと、ドレインを前記第１のＰチャネルＭ
ＯＳトランジスタのドレインに接続しソースを接地電位
に接続し、ゲートを行デコーダの出力端子に接続した第
１のＮチャネルＭＯＳトランジスタと、ソースを前記行
デコーダの出力端子に接続しドレインを前記第２のＰチ
ャネルＭＯＳトランジスタのドレインに接続しゲートを
電源電圧または制御信号に接続した第２のＮチャネルＭ
ＯＳトランジスタとから構成したことを特徴とする。
【００２４】
【作用】従来のワード線選択回路では、トランスファゲ
ートトランジスタＱＮＴ１が選択および非選択時のレシ
オを悪化させていたが、本発明では行デコーダの出力と
Ｎチャネルドライバのゲート間は直結しているため、選
択・非選択時両方のレシオは大幅に向上する。
ートトランジスタＱＮＴ１が選択および非選択時のレシ
オを悪化させていたが、本発明では行デコーダの出力と
Ｎチャネルドライバのゲート間は直結しているため、選
択・非選択時両方のレシオは大幅に向上する。
【００２５】さらに、従来回路ではブースト電圧発生回
路の出力端子Ｖｂｏｕｔには多数のトランジスタ面積が
大きいＮチャネルドライバが接続しているため、ブース
ト容量Ｃｂｓｔを大きくする必要があるほか、ブースト
電圧を高速に昇圧するのが困難であった。本発明ではＶ
ｂｏｕｔとＮチャネルワードドライバとは、電気的に完
全に切り離されるため、Ｖｂｏｕｔに接続している寄生
容量と寄生配線抵抗は大幅に小さくなり、ブースト容量
を小さくできると同時にブースト電圧発生回路の昇圧ス
ピードを向上することが可能である。
路の出力端子Ｖｂｏｕｔには多数のトランジスタ面積が
大きいＮチャネルドライバが接続しているため、ブース
ト容量Ｃｂｓｔを大きくする必要があるほか、ブースト
電圧を高速に昇圧するのが困難であった。本発明ではＶ
ｂｏｕｔとＮチャネルワードドライバとは、電気的に完
全に切り離されるため、Ｖｂｏｕｔに接続している寄生
容量と寄生配線抵抗は大幅に小さくなり、ブースト容量
を小さくできると同時にブースト電圧発生回路の昇圧ス
ピードを向上することが可能である。
【００２６】次に、本発明ではブースト電圧発生回路の
昇圧および降圧のタイミングと選択・非選択のタイミン
グを最適化しているため、選択および非選択時にＰチャ
ネルトランジスタの相互コンダクタンスが低下する。こ
のため、選択・非選択時のレシオを従来回路に比して改
善することができる。
昇圧および降圧のタイミングと選択・非選択のタイミン
グを最適化しているため、選択および非選択時にＰチャ
ネルトランジスタの相互コンダクタンスが低下する。こ
のため、選択・非選択時のレシオを従来回路に比して改
善することができる。
【００２７】また、従来回路ではＱＮＴ１のゲートは電
源電圧にバイアスされているが、本発明では、行デコー
ダの出力とブースト電圧発生回路とを電気的に分離する
トランスファゲートトランジスタのゲートにデコーダ制
御信号が入力される。こうすることによって、行デコー
ダの数を従来に比して１／４に減らすことが可能とな
り、チップ面積を小さくすることができる。
源電圧にバイアスされているが、本発明では、行デコー
ダの出力とブースト電圧発生回路とを電気的に分離する
トランスファゲートトランジスタのゲートにデコーダ制
御信号が入力される。こうすることによって、行デコー
ダの数を従来に比して１／４に減らすことが可能とな
り、チップ面積を小さくすることができる。
【００２８】
【実施例】次に、図面を参照して本発明の実施例につい
て詳細に説明する。
て詳細に説明する。
【００２９】本発明の第１の実施例を図１に示す。図７
の従来回路と比べてデコード方式は同一であるが、ワー
ドドライバ回路は従来回路よりも選択・非選択のレシオ
において優れている。ワード線を選択するとき、従来の
ワードドライバ回路（図７）においてはＱＮ６とＱＰ１
の入力電圧が同じであるが、本発明のワードドライバ回
路は図１からわかるようにＮチャネルドライバＱＮ１の
入力電圧がＱＰ１の入力電圧より必ず低いので選択レシ
オが従来回路と比べて改善している。また、ワード線を
非選択とするとき、従来回路（図７）ではＱＮ６の入力
電圧はトランスファゲートトランジスタＱＮＴ１のスレ
ッシュホールド電圧をＶｔｎｔとすると、Ｖｃｃ−Ｖｔ
ｎｔとなりＶｃｃより下がってしまうため、ＱＮ６の相
互コンダクタンスが低下する。
の従来回路と比べてデコード方式は同一であるが、ワー
ドドライバ回路は従来回路よりも選択・非選択のレシオ
において優れている。ワード線を選択するとき、従来の
ワードドライバ回路（図７）においてはＱＮ６とＱＰ１
の入力電圧が同じであるが、本発明のワードドライバ回
路は図１からわかるようにＮチャネルドライバＱＮ１の
入力電圧がＱＰ１の入力電圧より必ず低いので選択レシ
オが従来回路と比べて改善している。また、ワード線を
非選択とするとき、従来回路（図７）ではＱＮ６の入力
電圧はトランスファゲートトランジスタＱＮＴ１のスレ
ッシュホールド電圧をＶｔｎｔとすると、Ｖｃｃ−Ｖｔ
ｎｔとなりＶｃｃより下がってしまうため、ＱＮ６の相
互コンダクタンスが低下する。
【００３０】一方、本発明ではＮチャネルドライバＱＮ
１の入力はＶｃｃとなるので電圧の損失は無く、ＱＮ１
の相互コンダクタンスが改善することから非選択レシオ
が向上する。また、非選択時にはＱＮ２のソース電圧は
ＶｃｃとなりＱＮ２はオフ状態となっているため、Ｎチ
ャネルドライバＱＮ１のゲート容量はブースト電圧発生
回路の出力Ｖｂｏｕｔに対してＱＮ２で分離されてい
る。従って、昇圧に対して寄生容量が少なくなるのでブ
ースト電圧発生回路のブースト容量Ｃｂｓｔを大幅に小
さくできるほか、昇圧スピードを上げることができる。
１の入力はＶｃｃとなるので電圧の損失は無く、ＱＮ１
の相互コンダクタンスが改善することから非選択レシオ
が向上する。また、非選択時にはＱＮ２のソース電圧は
ＶｃｃとなりＱＮ２はオフ状態となっているため、Ｎチ
ャネルドライバＱＮ１のゲート容量はブースト電圧発生
回路の出力Ｖｂｏｕｔに対してＱＮ２で分離されてい
る。従って、昇圧に対して寄生容量が少なくなるのでブ
ースト電圧発生回路のブースト容量Ｃｂｓｔを大幅に小
さくできるほか、昇圧スピードを上げることができる。
【００３１】従来のワードドライバ回路には、低スレッ
シュホールド電圧のトランスファゲートトランジスタが
必須であるが本発明では必要がない。選択時に、電源電
圧２．０Ｖでは本発明のワードドライバ回路のスピード
は従来回路と殆ど変わらないが、２．５Ｖ以上ではＰチ
ャネルトランジスタとＮチャネルトランジスタの選択レ
シオを１：２としたときに本発明の方がかなり高速にな
る。さらに、非選択の場合本発明のワードドライバ回路
は従来回路よりも高速であるが、低電圧では特に効果が
著しい。
シュホールド電圧のトランスファゲートトランジスタが
必須であるが本発明では必要がない。選択時に、電源電
圧２．０Ｖでは本発明のワードドライバ回路のスピード
は従来回路と殆ど変わらないが、２．５Ｖ以上ではＰチ
ャネルトランジスタとＮチャネルトランジスタの選択レ
シオを１：２としたときに本発明の方がかなり高速にな
る。さらに、非選択の場合本発明のワードドライバ回路
は従来回路よりも高速であるが、低電圧では特に効果が
著しい。
【００３２】以上述べたように、本発明のＳＲＡＭは、
選択・非選択のスピードが高速化し、チップ面積が小さ
くなりかつ露光プロセスが短縮される。
選択・非選択のスピードが高速化し、チップ面積が小さ
くなりかつ露光プロセスが短縮される。
【００３３】本発明の第２の実施例を図２を参照して説
明する。従来回路には、１つのワードドライバ回路ごと
に１つの行デコーダであるＮＤ１を用いるが、本発明で
は４つのワードドライバ回路ごとに１つの行デコーダで
あるＮＡＮＤを用いる。本発明では、４つのワードドラ
イバ回路の選択・非選択の制御は、Φ１ｒ，Φ１ｒバ
ー，Φ２ｒ，Φ２ｒバー，Φ１ｌ，Φ１ｌバー，Φ２
ｌ，Φ２ｌバーで行う。これらの信号はアドレス遷移検
出回路の信号とアドレス信号とでつくられる。本実施例
では、各ワードドライバ回路毎にＮチャネルトランジス
タＱＮ４を追加しているが、これは各ワードドライバ回
路でワード線を非選択とするのに必要なトランジスタで
ある。
明する。従来回路には、１つのワードドライバ回路ごと
に１つの行デコーダであるＮＤ１を用いるが、本発明で
は４つのワードドライバ回路ごとに１つの行デコーダで
あるＮＡＮＤを用いる。本発明では、４つのワードドラ
イバ回路の選択・非選択の制御は、Φ１ｒ，Φ１ｒバ
ー，Φ２ｒ，Φ２ｒバー，Φ１ｌ，Φ１ｌバー，Φ２
ｌ，Φ２ｌバーで行う。これらの信号はアドレス遷移検
出回路の信号とアドレス信号とでつくられる。本実施例
では、各ワードドライバ回路毎にＮチャネルトランジス
タＱＮ４を追加しているが、これは各ワードドライバ回
路でワード線を非選択とするのに必要なトランジスタで
ある。
【００３４】以下、具体的にワード線の選択・非選択に
ついて図２の回路動作を説明する。図２の４つのワード
ドライバ回路は同一回路でありワード線ＷＬｘｒｊ，Ｗ
ＬｘｒｋおよびＷＬｘｌｊ，ＷＬｘｌｋをそれぞれ駆動
する。従って、以下の説明においてはワード線ＷＬｘｒ
ｊを駆動するワードドライバ回路１についてのみ述べ
る。図３の信号波形図に示すように、行デコーダ出力Φ
ｘｄがロウレベル、Φ１ｒがハイレベルにΦ１ｒバーが
ロウレベルになると、ＱＮ３とＱＮ４がともにオフＱＰ
１がオンとなるのでワード線ＷＬｘｒｊが選択される。
その結果、ワード線はブースト電圧（ＶＢＳＴ＝Ｖｃｃ
＋Ｖｔｎ）となる。次にΦ１ｒをロウレベル、Φ１ｒバ
ーをハイレベルとするとＱＮ４がオン、ＱＰ１がオフと
なるのでワード線ＷＬｘｒｊが非選択となる。 本発明
のワード線は、１つの行デコーダで４つのワードドライ
バ回路を制御するので行デコーダの面積を大幅に縮小で
きる。
ついて図２の回路動作を説明する。図２の４つのワード
ドライバ回路は同一回路でありワード線ＷＬｘｒｊ，Ｗ
ＬｘｒｋおよびＷＬｘｌｊ，ＷＬｘｌｋをそれぞれ駆動
する。従って、以下の説明においてはワード線ＷＬｘｒ
ｊを駆動するワードドライバ回路１についてのみ述べ
る。図３の信号波形図に示すように、行デコーダ出力Φ
ｘｄがロウレベル、Φ１ｒがハイレベルにΦ１ｒバーが
ロウレベルになると、ＱＮ３とＱＮ４がともにオフＱＰ
１がオンとなるのでワード線ＷＬｘｒｊが選択される。
その結果、ワード線はブースト電圧（ＶＢＳＴ＝Ｖｃｃ
＋Ｖｔｎ）となる。次にΦ１ｒをロウレベル、Φ１ｒバ
ーをハイレベルとするとＱＮ４がオン、ＱＰ１がオフと
なるのでワード線ＷＬｘｒｊが非選択となる。 本発明
のワード線は、１つの行デコーダで４つのワードドライ
バ回路を制御するので行デコーダの面積を大幅に縮小で
きる。
【００３５】本発明の第３および第４の実施例につい
て、図４，５および６を参照して説明する。図４は本発
明の第３および第４の実施例を示すブロック図、図５は
図４をゲートレベルで書いた回路図、図６は図４および
５の回路の信号波形図を表す。初めにリセット信号Ａφ
をハイレベルにセットしておく。ワード線ＷＬを選択す
る直前に、ワード線の選択イネーブル信号Φｘｅをロウ
レベルとすると、ＱＰ４とＱＮ５で構成されるインバー
タの入力Φｐはハイレベルとなる。このとき、Ｐチャネ
ルトランジスタＱＰ３はオンとなるのでブースト電圧発
生回路の出力端子ＶｂｏｕｔはＶｃｃにプリチャージさ
れる。一方、ワードドライバ回路の選択・非選択制御信
号Φｘｅ１、Φｘｅ１バーはそれぞれロウレベルおよび
ハイレベルであるので、ワード線ＷＬはロウレベルの状
態になっている。
て、図４，５および６を参照して説明する。図４は本発
明の第３および第４の実施例を示すブロック図、図５は
図４をゲートレベルで書いた回路図、図６は図４および
５の回路の信号波形図を表す。初めにリセット信号Ａφ
をハイレベルにセットしておく。ワード線ＷＬを選択す
る直前に、ワード線の選択イネーブル信号Φｘｅをロウ
レベルとすると、ＱＰ４とＱＮ５で構成されるインバー
タの入力Φｐはハイレベルとなる。このとき、Ｐチャネ
ルトランジスタＱＰ３はオンとなるのでブースト電圧発
生回路の出力端子ＶｂｏｕｔはＶｃｃにプリチャージさ
れる。一方、ワードドライバ回路の選択・非選択制御信
号Φｘｅ１、Φｘｅ１バーはそれぞれロウレベルおよび
ハイレベルであるので、ワード線ＷＬはロウレベルの状
態になっている。
【００３６】次にワード線を選択するためにΦｘｅをハ
イレベルとすると、Φｘｅ１がハイレベル、Φｘｅ１バ
ーがロウレベルとなる。従って、ＱＰ１がオンとなりワ
ード線ＷＬが選択される。それとともに、図６のＶｂｏ
ｕｔに示すように遅延τ１後に、ブースト容量に昇圧さ
れたブースト電圧が発生し、ＱＰ１を通してブースト電
圧がワード線に印加される。
イレベルとすると、Φｘｅ１がハイレベル、Φｘｅ１バ
ーがロウレベルとなる。従って、ＱＰ１がオンとなりワ
ード線ＷＬが選択される。それとともに、図６のＶｂｏ
ｕｔに示すように遅延τ１後に、ブースト容量に昇圧さ
れたブースト電圧が発生し、ＱＰ１を通してブースト電
圧がワード線に印加される。
【００３７】次にワード線を非選択とするために、Φｘ
ｅをロウレベルに設定する。図５の選択遅延回路および
図６のΦｂ信号から容易にわかるように、Ｖｂｏｕｔは
遅延せずに電源電圧Ｖｃｃに戻り始め、これと連動して
ワード線ＷＬの電圧も低下し始める。一方、図５の非選
択遅延回路および図６のΦｘｅ１、Φｘｅ１バーからわ
かるようにΦｘｅが低下し始めてからτ２後に、Φｘｅ
１、Φｘｅ１バーはそれぞれロウレベルおよびハイレベ
ルになる。従って、ＱＮ２がオフＱＮ６がオンとなるた
め、ワード線は０Ｖへと戻る。
ｅをロウレベルに設定する。図５の選択遅延回路および
図６のΦｂ信号から容易にわかるように、Ｖｂｏｕｔは
遅延せずに電源電圧Ｖｃｃに戻り始め、これと連動して
ワード線ＷＬの電圧も低下し始める。一方、図５の非選
択遅延回路および図６のΦｘｅ１、Φｘｅ１バーからわ
かるようにΦｘｅが低下し始めてからτ２後に、Φｘｅ
１、Φｘｅ１バーはそれぞれロウレベルおよびハイレベ
ルになる。従って、ＱＮ２がオフＱＮ６がオンとなるた
め、ワード線は０Ｖへと戻る。
【００３８】本実施例では選択する際、昇圧する直前に
ワードドライバ回路を選択してレシオを改善した。この
ようにすると、ＰチャネルトランジスタＱＰ１、ＱＰ２
のゲート・ソース間電圧は昇圧する前のＶｃｃとなり、
昇圧電圧を印加するよりも低くなる。従って、ＱＰ１、
ＱＰ２の相互コンダクタンスは低下するため、レシオを
改善することができる。適切な遅延値は回路によってそ
れぞれ異なるが、通常τ１、τ２とも数ｎｓｅｃであ
る。また、図６のＶｂｓｔおよびＷＬの信号波形図に示
すように非選択の際にもワード線ＷＬを非選択する直前
に、ブースト電圧発生回路の出力電圧ＶＢＳＴを電源電
圧Ｖｃｃまで下げておく。こうすることによって選択の
場合についてすでに述べたように、非選択レシオが改善
できるのでＮチャネルドライバのトランジスタ面積が減
少でき、その結果チップ面積を小さくすることができ
る。
ワードドライバ回路を選択してレシオを改善した。この
ようにすると、ＰチャネルトランジスタＱＰ１、ＱＰ２
のゲート・ソース間電圧は昇圧する前のＶｃｃとなり、
昇圧電圧を印加するよりも低くなる。従って、ＱＰ１、
ＱＰ２の相互コンダクタンスは低下するため、レシオを
改善することができる。適切な遅延値は回路によってそ
れぞれ異なるが、通常τ１、τ２とも数ｎｓｅｃであ
る。また、図６のＶｂｓｔおよびＷＬの信号波形図に示
すように非選択の際にもワード線ＷＬを非選択する直前
に、ブースト電圧発生回路の出力電圧ＶＢＳＴを電源電
圧Ｖｃｃまで下げておく。こうすることによって選択の
場合についてすでに述べたように、非選択レシオが改善
できるのでＮチャネルドライバのトランジスタ面積が減
少でき、その結果チップ面積を小さくすることができ
る。
【００３９】
【発明の効果】以上説明したように本発明は、Ｎチャネ
ルワードドライバのゲートを行デコーダから直接ドライ
ブすることが可能なので、選択および非選択のレシオが
改善される。従って、選択および非選択の動作スピード
が改善するとともに、チップ面積を小さくすることがで
きる。さらに従来必要であった低スレッシュホールド電
圧を有するトランジスタが不要となることから、露光プ
ロセスも削減することが可能である。
ルワードドライバのゲートを行デコーダから直接ドライ
ブすることが可能なので、選択および非選択のレシオが
改善される。従って、選択および非選択の動作スピード
が改善するとともに、チップ面積を小さくすることがで
きる。さらに従来必要であった低スレッシュホールド電
圧を有するトランジスタが不要となることから、露光プ
ロセスも削減することが可能である。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】図２に示す回路の動作を説明するための信号の
波形図である。
波形図である。
【図４】本発明の第３および第４の実施例を示すブロッ
ク図である。
ク図である。
【図５】図４に示す各ブロックをより詳細に説明するた
めのゲートレベルでの回路図である。
めのゲートレベルでの回路図である。
【図６】図５に示す回路図の動作を説明するための信号
波形図である。
波形図である。
【図７】従来のワード線選択回路図である。
【図８】図７に示す回路動作を説明するための信号の波
形図である。
形図である。
【図９】ブースト電圧発生回路を大まかに近似した等価
回路図である。
回路図である。
ＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４ Ｐチャネルトラン
ジスタ ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４，ＱＮ５，ＱＮ６
Ｎチャネルトランジスタ ＱＮＴ１ 低スレッシュホールド電圧を有するＮチャ
ネルトランジスタ Ｒ１ ＣＭＯＳインバータのＰチャネルトランジスタ
側のオン抵抗 Ｒ２ ブースト電圧発生回路の出力端子からみた寄生
抵抗 Ｃｂｓｔ ブースト電圧発生回路を構成するブースト
容量 Ｃ２ ブースト電圧発生回路の出力端子からみた寄生
容量 ＮＤ１，ＮＤ２，ＮＤ３ ＮＡＮＤ ＮＲ１，ＮＯＲ２ ＮＯＲ ＷＬ，ＷＬｘ，ＷＬｘｒｊ，ＷＬｘｒｋ，ＷＬｘｌｊ，
ＷＬｘｌｋ ワード線 Ａφ リセット信号 Φ１ｒ，Φ１ｒバー，Φ２ｒ，Φ２ｒバー，Φ１ｌ，Φ
１ｌバー，Φ２ｌ，Φ２ｌバー，Φｘｄ，Φｘｅ，Φｘ
ｅ１，Φｘｅ１バー ワード線ドライバの選択・非選
択信号 Ｃ，Ｃｗ，Ｃｘ１，Ｃｘ２ ワード線選択回路のノー
ド
ジスタ ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４，ＱＮ５，ＱＮ６
Ｎチャネルトランジスタ ＱＮＴ１ 低スレッシュホールド電圧を有するＮチャ
ネルトランジスタ Ｒ１ ＣＭＯＳインバータのＰチャネルトランジスタ
側のオン抵抗 Ｒ２ ブースト電圧発生回路の出力端子からみた寄生
抵抗 Ｃｂｓｔ ブースト電圧発生回路を構成するブースト
容量 Ｃ２ ブースト電圧発生回路の出力端子からみた寄生
容量 ＮＤ１，ＮＤ２，ＮＤ３ ＮＡＮＤ ＮＲ１，ＮＯＲ２ ＮＯＲ ＷＬ，ＷＬｘ，ＷＬｘｒｊ，ＷＬｘｒｋ，ＷＬｘｌｊ，
ＷＬｘｌｋ ワード線 Ａφ リセット信号 Φ１ｒ，Φ１ｒバー，Φ２ｒ，Φ２ｒバー，Φ１ｌ，Φ
１ｌバー，Φ２ｌ，Φ２ｌバー，Φｘｄ，Φｘｅ，Φｘ
ｅ１，Φｘｅ１バー ワード線ドライバの選択・非選
択信号 Ｃ，Ｃｗ，Ｃｘ１，Ｃｘ２ ワード線選択回路のノー
ド
Claims (4)
- 【請求項１】 電源電圧以上に昇圧するための昇圧回路
と、ワード線を駆動するためのワードドライバ回路と、
アドレス入力信号により前記ワードドライバ回路を選択
するための行デコーダとを有する半導体記憶装置におい
て、相互にドレインとゲートとを交差接続しそれぞれの
ソースと基板とを前記昇圧回路の出力端子に接続した第
１および第２のＰチャネルＭＯＳトランジスタと、ドレ
インを前記第１のＰチャネルＭＯＳトランジスタのドレ
インに接続しソースを接地電位に接続し、ゲートを行デ
コーダの出力端子に接続した第１のＮチャネルＭＯＳト
ランジスタと、ソースを前記行デコーダの出力端子に接
続しドレインを前記第２のＰチャネルＭＯＳトランジス
タのドレインに接続しゲートを電源電圧または制御信号
に接続した第２のＮチャネルＭＯＳトランジスタとから
構成したことを特徴とする半導体記憶装置。 - 【請求項２】 電源電圧以上に昇圧するための昇圧回路
と、ワード線を駆動するためのワードドライバ回路と、
アドレス入力信号により前記ワードドライバ回路を選択
するための行デコーダとを有する半導体記憶装置におい
て、相互にドレインとゲートとを交差接続しそれぞれの
ソースと基板とを前記昇圧回路の出力端子に接続した第
１および第２のＰチャネルＭＯＳトランジスタと、ドレ
インを前記第１のＰチャネルＭＯＳトランジスタのドレ
インに接続しソースを接地電位に接続し、ゲートを行デ
コーダの出力端子に接続した第１のＮチャネルＭＯＳト
ランジスタと、ソースを前記行デコーダの出力端子に接
続しドレインを前記第２のＰチャネルＭＯＳトランジス
タのドレインに接続しゲートを電源電圧または制御信号
に接続した第２のＮチャネルＭＯＳトランジスタと、ソ
ースが接地電位に接続しドレインが前記第１のＰチャネ
ルＭＯＳトランジスタのドレインに接続しゲートが電源
電圧または前記制御信号の反転信号に接続した第３のＮ
チャネルＭＯＳトランジスタとから構成したことを特徴
とする半導体記憶装置。 - 【請求項３】 請求項１および２に記載の半導体記憶装
置において、前記第１のＰチャネルトランジスタのドレ
インに接続したワード線を前記第１のＰチャネルＭＯＳ
トランジスタを介して充電開始した後の所定時間内に前
記昇圧回路の出力電圧が昇圧することを特徴とする半導
体記憶装置。 - 【請求項４】 請求項１および２に記載の半導体記憶装
置において、前記ワード線が前記第１のＮチャネルトラ
ンジスタを介して放電を開始した後の所定時間内に前記
第１のＰチャネルトランジスタを非導通とすることを特
徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057854A JP2720812B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体記憶装置 |
| US08/614,152 US5737275A (en) | 1995-03-17 | 1996-03-12 | Word line selection circuit for static random access memory |
| KR1019960007134A KR100216165B1 (ko) | 1995-03-17 | 1996-03-16 | 반도체 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7057854A JP2720812B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255486A true JPH08255486A (ja) | 1996-10-01 |
| JP2720812B2 JP2720812B2 (ja) | 1998-03-04 |
Family
ID=13067582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7057854A Expired - Lifetime JP2720812B2 (ja) | 1995-03-17 | 1995-03-17 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5737275A (ja) |
| JP (1) | JP2720812B2 (ja) |
| KR (1) | KR100216165B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100076A (ja) * | 2001-09-26 | 2003-04-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2005108267A (ja) * | 2002-11-12 | 2005-04-21 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリの制御装置 |
| JP2011138570A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | ワード線駆動回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7200050B2 (en) | 2003-05-26 | 2007-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory unit and semiconductor device |
| JP2005174426A (ja) * | 2003-12-09 | 2005-06-30 | Micron Technology Inc | 選択可能メモリワード線の不活性化 |
| KR100762679B1 (ko) * | 2006-02-09 | 2007-10-01 | 삼성에스디아이 주식회사 | 레벨 쉬프터 |
| JP2007293933A (ja) * | 2006-04-21 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4984759B2 (ja) * | 2006-09-05 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP5262454B2 (ja) * | 2008-09-01 | 2013-08-14 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| US9135971B2 (en) * | 2013-01-30 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company Limited | Boosted read write word line |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267201A (en) * | 1990-04-06 | 1993-11-30 | Mosaid, Inc. | High voltage boosted word line supply charge pump regulator for DRAM |
| JPH07111826B2 (ja) * | 1990-09-12 | 1995-11-29 | 株式会社東芝 | 半導体記憶装置 |
-
1995
- 1995-03-17 JP JP7057854A patent/JP2720812B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-12 US US08/614,152 patent/US5737275A/en not_active Expired - Lifetime
- 1996-03-16 KR KR1019960007134A patent/KR100216165B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100076A (ja) * | 2001-09-26 | 2003-04-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2005108267A (ja) * | 2002-11-12 | 2005-04-21 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリの制御装置 |
| JP2011138570A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | ワード線駆動回路 |
| US8270247B2 (en) | 2009-12-25 | 2012-09-18 | Kabushiki Kaisha Toshiba | Word line driving circuit and semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5737275A (en) | 1998-04-07 |
| KR960035643A (ko) | 1996-10-24 |
| KR100216165B1 (ko) | 1999-08-16 |
| JP2720812B2 (ja) | 1998-03-04 |
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Legal Events
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|---|---|---|---|
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