JP3532721B2 - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置とそのビット線バイアス回路として使用される
定電圧発生回路に係り、例えばＥＰＲＯＭ（紫外線消去
・再書込み可能な読み出し専用メモリ）やＥＥＰＲＯＭ
（電気的消去・再書込み可能な読み出し専用メモリ）等
に適用される。
記憶装置とそのビット線バイアス回路として使用される
定電圧発生回路に係り、例えばＥＰＲＯＭ（紫外線消去
・再書込み可能な読み出し専用メモリ）やＥＥＰＲＯＭ
（電気的消去・再書込み可能な読み出し専用メモリ）等
に適用される。
【０００２】
【従来の技術】一般に、ＥＰＲＯＭとか一括消去型（フ
ラッシュタイプ）のＥＥＰＲＯＭにおいては、メモリセ
ルに接続されているビット線とビット線負荷回路との間
に読み出し時のビット線電位をクランプするためのＭＯ
Ｓトランジスタが挿入され、このＭＯＳトランジスタの
ゲートに定電圧発生回路からバイアス電圧が供給されて
おり、この定電圧発生回路は一般にビット線バイアス回
路と呼ばれている。
ラッシュタイプ）のＥＥＰＲＯＭにおいては、メモリセ
ルに接続されているビット線とビット線負荷回路との間
に読み出し時のビット線電位をクランプするためのＭＯ
Ｓトランジスタが挿入され、このＭＯＳトランジスタの
ゲートに定電圧発生回路からバイアス電圧が供給されて
おり、この定電圧発生回路は一般にビット線バイアス回
路と呼ばれている。
【０００３】図１は、ビット線バイアス回路を備えたＥ
ＰＲＯＭの一例の一部（読み出し回路系）を示してい
る。図１に示すＥＰＲＯＭは、メモリセルアレイ１１
と、メモリセルアレイ１１のワード線に接続され、これ
らワード線を選択するロウデコーダ１２と、メモリセル
アレイ１１のビット線に接続され、メモリセルを選択す
るカラム選択スイッチ１３と、上記ロウデコーダ１２に
接続されたロウプリデコーダ１４と、カラム選択スイッ
チ１３を導通制御するカラムデコーダ１５と、選択され
たメモリセルから読み出されたデータをダミーセルから
読み出されたデータと比較して検知、増幅するセンスア
ンプ回路１６と、センスアンプ回路１６の一対の入力端
とカラム選択スイッチ１３との間に設けられたエンハン
スメント型のビット線電位クランプ用のＭＯＳトランジ
スタ１７およびダミービット線電位クランプ用のＭＯＳ
トランジスタ１８と、定電圧発生回路１９とを有し、上
記ＭＯＳトランジスタ１７、１８のゲートには、制御信
号ＳＷに応じてバイアス電圧を生成する上記定電圧発生
回路１９の出力端が接続されている。
ＰＲＯＭの一例の一部（読み出し回路系）を示してい
る。図１に示すＥＰＲＯＭは、メモリセルアレイ１１
と、メモリセルアレイ１１のワード線に接続され、これ
らワード線を選択するロウデコーダ１２と、メモリセル
アレイ１１のビット線に接続され、メモリセルを選択す
るカラム選択スイッチ１３と、上記ロウデコーダ１２に
接続されたロウプリデコーダ１４と、カラム選択スイッ
チ１３を導通制御するカラムデコーダ１５と、選択され
たメモリセルから読み出されたデータをダミーセルから
読み出されたデータと比較して検知、増幅するセンスア
ンプ回路１６と、センスアンプ回路１６の一対の入力端
とカラム選択スイッチ１３との間に設けられたエンハン
スメント型のビット線電位クランプ用のＭＯＳトランジ
スタ１７およびダミービット線電位クランプ用のＭＯＳ
トランジスタ１８と、定電圧発生回路１９とを有し、上
記ＭＯＳトランジスタ１７、１８のゲートには、制御信
号ＳＷに応じてバイアス電圧を生成する上記定電圧発生
回路１９の出力端が接続されている。
【０００４】上記制御信号ＳＷとして、例えばＥＰＲＯ
Ｍの外部から供給されるチップイネーブル信号／ＣＥ
（／は反転信号を意味する）に応じてＥＰＲＯＭの内部
で生成されたチップイネーブル信号が用いられる。
Ｍの外部から供給されるチップイネーブル信号／ＣＥ
（／は反転信号を意味する）に応じてＥＰＲＯＭの内部
で生成されたチップイネーブル信号が用いられる。
【０００５】上記センスアンプ回路１６は、上記メモリ
セルアレイ１１から読出されたデータをリファレンス電
位（ダミーセルからの読み出し電位）と比較して検出す
る差動型のセンスアンプを含む。
セルアレイ１１から読出されたデータをリファレンス電
位（ダミーセルからの読み出し電位）と比較して検出す
る差動型のセンスアンプを含む。
【０００６】上記メモリセルアレイ１１は、それぞれ積
層ゲート構造を有する複数のメモリセル（ＥＰＲＯＭセ
ル）が行列状（マトリクス状）に配列されており、各メ
モリセルのソースは例えば接地電位に接続されている。
層ゲート構造を有する複数のメモリセル（ＥＰＲＯＭセ
ル）が行列状（マトリクス状）に配列されており、各メ
モリセルのソースは例えば接地電位に接続されている。
【０００７】図２は、図１の要部を具体的に示してお
り、図１中と同一部分には同一符号を付している。読み
出し電源電位Ｖddが与えられるＶddノードと接地電位Ｖ
ssが与えられる接地ノードとの間には、負荷回路（Ｌ）
２２、ビット線電位クランプ用のトランジスタ１７、エ
ンハンスメント型のカラム選択スイッチ用のトランジス
タ２３およびメモリセル２４が直列に接続されている。
り、図１中と同一部分には同一符号を付している。読み
出し電源電位Ｖddが与えられるＶddノードと接地電位Ｖ
ssが与えられる接地ノードとの間には、負荷回路（Ｌ）
２２、ビット線電位クランプ用のトランジスタ１７、エ
ンハンスメント型のカラム選択スイッチ用のトランジス
タ２３およびメモリセル２４が直列に接続されている。
【０００８】同様に、前記Ｖddノードと接地ノードとの
間には、負荷回路（Ｌ）２５、ダミービット線電位クラ
ンプ用のトランジスタ１８、エンハンスメント型のダミ
ーカラム選択スイッチ用のトランジスタ２６およびダミ
ーセルとしての定電流源２７が直列に接続されている。
間には、負荷回路（Ｌ）２５、ダミービット線電位クラ
ンプ用のトランジスタ１８、エンハンスメント型のダミ
ーカラム選択スイッチ用のトランジスタ２６およびダミ
ーセルとしての定電流源２７が直列に接続されている。
【０００９】前記負荷回路（Ｌ）２２とトランジスタ１
７との接続ノードおよび前記負荷回路（Ｌ）２５とトラ
ンジスタ１８との接続ノードは、前記センスアンプ回路
１６に含まれているセンスアンプ２１の一対の入力端に
対応して接続されている。
７との接続ノードおよび前記負荷回路（Ｌ）２５とトラ
ンジスタ１８との接続ノードは、前記センスアンプ回路
１６に含まれているセンスアンプ２１の一対の入力端に
対応して接続されている。
【００１０】前記トランジスタ１７、１８のゲートには
前記定電圧発生回路１９から出力されるバイアス電圧Ｖ
biasが供給され、前記トランジスタ２３のゲートには前
記カラムデコーダ１５のデコード出力（カラム選択信
号）Ｙが供給され、前記トランジスタ２６のゲートには
ダミーカラム選択信号Ｙ´が供給され、前記メモリセル
２４の制御ゲートに連なるワード線には前記ロウデコー
ダ１２の出力信号Ｘが供給される。
前記定電圧発生回路１９から出力されるバイアス電圧Ｖ
biasが供給され、前記トランジスタ２３のゲートには前
記カラムデコーダ１５のデコード出力（カラム選択信
号）Ｙが供給され、前記トランジスタ２６のゲートには
ダミーカラム選択信号Ｙ´が供給され、前記メモリセル
２４の制御ゲートに連なるワード線には前記ロウデコー
ダ１２の出力信号Ｘが供給される。
【００１１】前記メモリセルは、記憶データの内容
“１”、“０”に応じてビット線の電位を保持し、また
は、放電して低下させる。また、ダミーセルとしての定
電流源２７は、読み出し時にダミーセル側ビット線の電
荷を所定量だけ放電させて電位を低下させる。
“１”、“０”に応じてビット線の電位を保持し、また
は、放電して低下させる。また、ダミーセルとしての定
電流源２７は、読み出し時にダミーセル側ビット線の電
荷を所定量だけ放電させて電位を低下させる。
【００１２】図３は、図２中のビット線の電圧と負荷電
流、オンセル電流との関係の一例を示している。上記負
荷電流は、ビット線電位の変化に対するビット線負荷電
流の変化特性を示している。また、オンセル電流は、ビ
ット線に接続されているメモリセルがオン状態の場合に
ビット線電位の変化に対してメモリセルに流れるセル電
流の変化特性を示している。
流、オンセル電流との関係の一例を示している。上記負
荷電流は、ビット線電位の変化に対するビット線負荷電
流の変化特性を示している。また、オンセル電流は、ビ
ット線に接続されているメモリセルがオン状態の場合に
ビット線電位の変化に対してメモリセルに流れるセル電
流の変化特性を示している。
【００１３】読み出し時における上記２つの特性曲線の
交点に相当するビット線電位が“Ｌ”レベルであり、上
記負荷電流が零となるビット線電位（＝Ｖbias−Ｖtn）
（ここで、Ｖtnは基板バイアス効果を含めたＮＭＯＳト
ランジスタの閾値電圧）が“Ｈ”レベルである。
交点に相当するビット線電位が“Ｌ”レベルであり、上
記負荷電流が零となるビット線電位（＝Ｖbias−Ｖtn）
（ここで、Ｖtnは基板バイアス効果を含めたＮＭＯＳト
ランジスタの閾値電圧）が“Ｈ”レベルである。
【００１４】なお、ＥＰＲＯＭの読み出し時には、前記
定電圧発生回路の出力電圧をある一定レベル以下に設定
している。その理由を以下に述べる。 （１）読み出し時のメモリセルに対する誤書込み（所
謂、ソフトライト現象）を避ける。
定電圧発生回路の出力電圧をある一定レベル以下に設定
している。その理由を以下に述べる。 （１）読み出し時のメモリセルに対する誤書込み（所
謂、ソフトライト現象）を避ける。
【００１５】ＥＰＲＯＭでは、書込み時／読み出し時と
もにメモリセルのドレインからソースに電流（セル電
流）を流す。従って、読み出し時において、定電圧発生
回路の出力電圧が必要以上に高いと、メモリセルのドレ
インに印加される電圧も高くなり、このドレイン電圧が
高いほどセル電流も多くなる。読み出し時に上記ドレイ
ン電圧が高すぎると、データを読み出す度にメモリセル
の浮遊ゲートに電子が注入される（メモリセルに対して
徐々に書込みが行なわれる）ので、長期間のうちにメモ
リセルの閾値電圧が高くなり、メモリセルが本来はオン
状態であったとしてもオフ状態に変化し、メモリセルの
記憶データが誤判定される。
もにメモリセルのドレインからソースに電流（セル電
流）を流す。従って、読み出し時において、定電圧発生
回路の出力電圧が必要以上に高いと、メモリセルのドレ
インに印加される電圧も高くなり、このドレイン電圧が
高いほどセル電流も多くなる。読み出し時に上記ドレイ
ン電圧が高すぎると、データを読み出す度にメモリセル
の浮遊ゲートに電子が注入される（メモリセルに対して
徐々に書込みが行なわれる）ので、長期間のうちにメモ
リセルの閾値電圧が高くなり、メモリセルが本来はオン
状態であったとしてもオフ状態に変化し、メモリセルの
記憶データが誤判定される。
【００１６】そこで、読み出し時には、メモリセルのド
レイン電圧を十分に低く（通常、１Ｖ以下に）設定する
ことにより、メモリセルの記憶データの信頼性を保証す
る。 （２）読み出し時におけるビット線電位の振幅変化幅を
絞ることにより、読み出し速度の高速化を図る。
レイン電圧を十分に低く（通常、１Ｖ以下に）設定する
ことにより、メモリセルの記憶データの信頼性を保証す
る。 （２）読み出し時におけるビット線電位の振幅変化幅を
絞ることにより、読み出し速度の高速化を図る。
【００１７】ところで、前記定電圧発生回路は、例えば
図１２を参照して後述するような構成が提案されてお
り、前記制御信号ＳＷがディスエーブル（非活性）状態
の時に出力電圧が“Ｈ”レベル（Ｖdd）になり、チップ
イネーブル信号がイネーブル（活性）状態の時に出力電
圧が所定レベルになる。このような定電圧発生回路を使
用した場合を例にとって、図２の回路の動作について説
明する。
図１２を参照して後述するような構成が提案されてお
り、前記制御信号ＳＷがディスエーブル（非活性）状態
の時に出力電圧が“Ｈ”レベル（Ｖdd）になり、チップ
イネーブル信号がイネーブル（活性）状態の時に出力電
圧が所定レベルになる。このような定電圧発生回路を使
用した場合を例にとって、図２の回路の動作について説
明する。
【００１８】まず、チップイネーブル信号が非活性状態
の場合、制御信号ＳＷは“Ｌ”レベルであり、定電圧発
生回路１９から出力されるバイアス電圧ＶbiasはＶddで
ある。従って、トランジスタ１７，１８はオン状態であ
り、トランジスタ１７とトランジスタ２３の間の配線ｌ
１およびトランジスタ１８とトランジスタ２５の間の配
線ｌ２はＶddノードから負荷２２、２５を介して充電さ
れる。
の場合、制御信号ＳＷは“Ｌ”レベルであり、定電圧発
生回路１９から出力されるバイアス電圧ＶbiasはＶddで
ある。従って、トランジスタ１７，１８はオン状態であ
り、トランジスタ１７とトランジスタ２３の間の配線ｌ
１およびトランジスタ１８とトランジスタ２５の間の配
線ｌ２はＶddノードから負荷２２、２５を介して充電さ
れる。
【００１９】この状態において、メモリセルに記憶され
たデータを読み出すためにチップイネーブル信号が活性
化されると、ロウデコーダ１２およびカラムデコーダ１
５の出力信号に応じてトランジスタ２３，２６が導通さ
れるとともにメモリセル２４が選択される。
たデータを読み出すためにチップイネーブル信号が活性
化されると、ロウデコーダ１２およびカラムデコーダ１
５の出力信号に応じてトランジスタ２３，２６が導通さ
れるとともにメモリセル２４が選択される。
【００２０】この時、前記配線ｌ１，ｌ２は既に充電さ
れているので、メモリセル２４の記憶データは、メモリ
セル２４が選択されると直ちに読み出され、センスアン
プ２１によって検知、増幅される。従って、高速にデー
タを読み出すことができる。
れているので、メモリセル２４の記憶データは、メモリ
セル２４が選択されると直ちに読み出され、センスアン
プ２１によって検知、増幅される。従って、高速にデー
タを読み出すことができる。
【００２１】図１２は、本願出願人の出願（特願平７−
２３２５１０号）に係る定電圧発生回路の基本構成を示
す。この定電圧発生回路は、ＭＯＳトランジスタとして
エンハンスメント型のみが使用されており、ディプレッ
ション型のＭＯＳトランジスタを使用しないので、閾値
電圧を低く設定するためにチャネル領域へ不純物を注入
するための専用マスクを必要とせず、製造工程が少なく
て済む。
２３２５１０号）に係る定電圧発生回路の基本構成を示
す。この定電圧発生回路は、ＭＯＳトランジスタとして
エンハンスメント型のみが使用されており、ディプレッ
ション型のＭＯＳトランジスタを使用しないので、閾値
電圧を低く設定するためにチャネル領域へ不純物を注入
するための専用マスクを必要とせず、製造工程が少なく
て済む。
【００２２】この定電圧発生回路において、カレントミ
ラー回路を構成するＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと称す）Ｐ１，Ｐ２の各ソー
スはＶddノードに接続されている。これらＰＭＯＳトラ
ンジスタＰ１，Ｐ２のゲートは共通接続されるととも
に、ＰＭＯＳトランジスタＰ１のドレインに接続されて
いる。ＰＭＯＳトランジスタＰ１，Ｐ２の各ドレイン
は、ＮＭＯＳトランジスタＮ１，Ｎ２の各ドレインに接
続され、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートは共
通接続されるとともに、ＰＭＯＳトランジスタＰ２のド
レインに接続されている。
ラー回路を構成するＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと称す）Ｐ１，Ｐ２の各ソー
スはＶddノードに接続されている。これらＰＭＯＳトラ
ンジスタＰ１，Ｐ２のゲートは共通接続されるととも
に、ＰＭＯＳトランジスタＰ１のドレインに接続されて
いる。ＰＭＯＳトランジスタＰ１，Ｐ２の各ドレイン
は、ＮＭＯＳトランジスタＮ１，Ｎ２の各ドレインに接
続され、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートは共
通接続されるとともに、ＰＭＯＳトランジスタＰ２のド
レインに接続されている。
【００２３】前記ＮＭＯＳトランジスタＮ１のソースは
接地され、ＮＭＯＳトランジスタＮ２のソースはＮＭＯ
ＳトランジスタＮ３のゲートとドレインとが接続されて
いるノードｎ１に接続おり、このＮＭＯＳトランジスタ
Ｎ３のソースは接地されている。
接地され、ＮＭＯＳトランジスタＮ２のソースはＮＭＯ
ＳトランジスタＮ３のゲートとドレインとが接続されて
いるノードｎ１に接続おり、このＮＭＯＳトランジスタ
Ｎ３のソースは接地されている。
【００２４】前記ＰＭＯＳトランジスタＰ２のドレイン
とＮＭＯＳトランジスタＮ２のゲートおよびドレインが
接続されたノードｎ０よりバイアス電圧Ｖbiasとなる電
圧Ｖｏが出力される。前記ＮＭＯＳトランジスタＮ１は
定電流源を構成し、ＮＭＯＳトランジスタＮ２，Ｎ３は
負荷回路を構成している。
とＮＭＯＳトランジスタＮ２のゲートおよびドレインが
接続されたノードｎ０よりバイアス電圧Ｖbiasとなる電
圧Ｖｏが出力される。前記ＮＭＯＳトランジスタＮ１は
定電流源を構成し、ＮＭＯＳトランジスタＮ２，Ｎ３は
負荷回路を構成している。
【００２５】図１３は、図１２の回路の一具体例であ
り、図１２中と同一部分には同一符号を付す。図１３に
おいて、ＰＭＯＳトランジスタＰ１，Ｐ２の各ソースと
Ｖddノードとの間にはそれぞれＰＭＯＳトランジスタＰ
３，Ｐ４が接続されている。ＰＭＯＳトランジスタＰ４
のゲートは接地され、ＰＭＯＳトランジスタＰ３のゲー
トには制御信号ＳＷがインバータ回路ＩＶを介して供給
されている。
り、図１２中と同一部分には同一符号を付す。図１３に
おいて、ＰＭＯＳトランジスタＰ１，Ｐ２の各ソースと
Ｖddノードとの間にはそれぞれＰＭＯＳトランジスタＰ
３，Ｐ４が接続されている。ＰＭＯＳトランジスタＰ４
のゲートは接地され、ＰＭＯＳトランジスタＰ３のゲー
トには制御信号ＳＷがインバータ回路ＩＶを介して供給
されている。
【００２６】前記ＰＭＯＳトランジスタＰ１およびＮＭ
ＯＳトランジスタＮ１の接続ノードと接地ノードとの間
にはＮＭＯＳトランジスタＮ５が接続されている。この
ＮＭＯＳトランジスタＮ５のゲートには前記インバータ
回路ＩＶを介して制御信号ＳＷが供給されている。
ＯＳトランジスタＮ１の接続ノードと接地ノードとの間
にはＮＭＯＳトランジスタＮ５が接続されている。この
ＮＭＯＳトランジスタＮ５のゲートには前記インバータ
回路ＩＶを介して制御信号ＳＷが供給されている。
【００２７】一方、前記ノードｎ０と接地間には、ＮＭ
ＯＳトランジスタＮ６，Ｎ７が直列接続されている。Ｎ
ＭＯＳトランジスタＮ６のゲートは前記ノードｎ１に接
続され、ＮＭＯＳトランジスタＮ７のゲートには前記制
御信号ＳＷが供給されている。ＮＭＯＳトランジスタＮ
６とＮＭＯＳトランジスタＮ７の接続ノードには、前記
ＮＭＯＳトランジスタＮ３のソースが接続されている。
ＯＳトランジスタＮ６，Ｎ７が直列接続されている。Ｎ
ＭＯＳトランジスタＮ６のゲートは前記ノードｎ１に接
続され、ＮＭＯＳトランジスタＮ７のゲートには前記制
御信号ＳＷが供給されている。ＮＭＯＳトランジスタＮ
６とＮＭＯＳトランジスタＮ７の接続ノードには、前記
ＮＭＯＳトランジスタＮ３のソースが接続されている。
【００２８】次に、図１３の回路の動作について図１４
に示す波形図を参照しながら説明する。チップイネーブ
ル信号が非活性状態の場合、制御信号ＳＷは“Ｌ”レベ
ルである。この時、インバータ回路ＩＶの出力信号は
“Ｈ”レベルであるので、ＰＭＯＳトランジスタＰ３は
オフ状態、ＮＭＯＳトランジスタＮ５はオン状態とな
る。このため、ＰＭＯＳトランジスタＰ２もオン状態と
なる。この時、“Ｌ”レベルの制御信号ＳＷが供給され
るＮＭＯＳトランジスタＮ７はオフ状態であるので、Ｎ
ＭＯＳトランジスタＮ２，Ｎ３，Ｎ６はオフ状態であ
る。
に示す波形図を参照しながら説明する。チップイネーブ
ル信号が非活性状態の場合、制御信号ＳＷは“Ｌ”レベ
ルである。この時、インバータ回路ＩＶの出力信号は
“Ｈ”レベルであるので、ＰＭＯＳトランジスタＰ３は
オフ状態、ＮＭＯＳトランジスタＮ５はオン状態とな
る。このため、ＰＭＯＳトランジスタＰ２もオン状態と
なる。この時、“Ｌ”レベルの制御信号ＳＷが供給され
るＮＭＯＳトランジスタＮ７はオフ状態であるので、Ｎ
ＭＯＳトランジスタＮ２，Ｎ３，Ｎ６はオフ状態であ
る。
【００２９】従って、ノードｎ０の電圧、即ち、バイア
ス電圧Ｖbiasは、常時オン状態のＰＭＯＳトランジスタ
Ｐ４およびオン状態のＰＭＯＳトランジスタＰ２により
電源電圧Ｖddとされる。
ス電圧Ｖbiasは、常時オン状態のＰＭＯＳトランジスタ
Ｐ４およびオン状態のＰＭＯＳトランジスタＰ２により
電源電圧Ｖddとされる。
【００３０】一方、チップイネーブル信号が活性化され
た場合、制御信号ＳＷは“Ｈ”レベルになる。すると、
ＮＭＯＳトランジスタＮ７がオン状態となり、ＮＭＯＳ
トランジスタＮ２，Ｎ３，Ｎ６によってノードｎ０を接
地電位に引き落とす。
た場合、制御信号ＳＷは“Ｈ”レベルになる。すると、
ＮＭＯＳトランジスタＮ７がオン状態となり、ＮＭＯＳ
トランジスタＮ２，Ｎ３，Ｎ６によってノードｎ０を接
地電位に引き落とす。
【００３１】前記ＮＭＯＳトランジスタＮ６はノードｎ
０を瞬時に接地電位に引き落とす（ノードｎ０の電位の
遷移速度を高速化する）ために設けられている。ＮＭＯ
ＳトランジスタＮ６がない場合、ＮＭＯＳトランジスタ
Ｎ２，Ｎ３の抵抗により、高速動作が不可能となる。上
記動作により、チップイネーブル信号が活性化された場
合にバイアス電圧Ｖbiasは電源電圧Ｖddから急速に低下
する。
０を瞬時に接地電位に引き落とす（ノードｎ０の電位の
遷移速度を高速化する）ために設けられている。ＮＭＯ
ＳトランジスタＮ６がない場合、ＮＭＯＳトランジスタ
Ｎ２，Ｎ３の抵抗により、高速動作が不可能となる。上
記動作により、チップイネーブル信号が活性化された場
合にバイアス電圧Ｖbiasは電源電圧Ｖddから急速に低下
する。
【００３２】また、制御信号ＳＷが“Ｈ”レベルになる
と、インバータ回路ＩＶの出力信号は“Ｌ”レベルとな
るので、ＰＭＯＳトランジスタＰ３はオン状態、ＮＭＯ
ＳトランジスタＮ５はオフ状態となる。このため、ＰＭ
ＯＳトランジスタＰ１，Ｐ２はオン状態となりカレント
ミラー動作する。回路が定常状態になると、ＮＭＯＳト
ランジスタＮ１は定電流源として動作し、バイアス電圧
Ｖbiasは１．７Ｖとなり、この電圧は電源電圧Ｖddに依
存しない。即ち、この定電圧発生回路はバイアス電圧Ｖ
biasを１．７Ｖに保持する。
と、インバータ回路ＩＶの出力信号は“Ｌ”レベルとな
るので、ＰＭＯＳトランジスタＰ３はオン状態、ＮＭＯ
ＳトランジスタＮ５はオフ状態となる。このため、ＰＭ
ＯＳトランジスタＰ１，Ｐ２はオン状態となりカレント
ミラー動作する。回路が定常状態になると、ＮＭＯＳト
ランジスタＮ１は定電流源として動作し、バイアス電圧
Ｖbiasは１．７Ｖとなり、この電圧は電源電圧Ｖddに依
存しない。即ち、この定電圧発生回路はバイアス電圧Ｖ
biasを１．７Ｖに保持する。
【００３３】さらに、前記制御信号ＳＷが“Ｌ”レベル
になると、前述したようにＰＭＯＳトランジスタＰ３、
ＮＭＯＳトランジスタＮ７はオフ状態、ＮＭＯＳトラン
ジスタＮ５はオン状態となり、バイアス電圧Ｖbiasは電
源電圧Ｖddとなる。
になると、前述したようにＰＭＯＳトランジスタＰ３、
ＮＭＯＳトランジスタＮ７はオフ状態、ＮＭＯＳトラン
ジスタＮ５はオン状態となり、バイアス電圧Ｖbiasは電
源電圧Ｖddとなる。
【００３４】なお、上記ＥＰＲＯＭにおいて、所定のタ
イミングでビット線、ダミービット線相互を短絡して両
者の電位を平衡化（イコライズ）するイコライズ回路を
付加することにより、読み出し動作の高速化を達成する
ことが可能である。
イミングでビット線、ダミービット線相互を短絡して両
者の電位を平衡化（イコライズ）するイコライズ回路を
付加することにより、読み出し動作の高速化を達成する
ことが可能である。
【００３５】また、Ｖddノードとカラム選択スイッチと
の間にビット線チャージ用のエンハンスメント型のＮチ
ャネルトランジスタを挿入し、同様に、Ｖddノードとダ
ミーカラム選択スイッチとの間にダミービット線チャー
ジ用のエンハンスメント型のＮチャネルトランジスタを
挿入し、それぞれのゲートに前記定電圧発生回路の出力
電圧を印加するようにしてもよい。
の間にビット線チャージ用のエンハンスメント型のＮチ
ャネルトランジスタを挿入し、同様に、Ｖddノードとダ
ミーカラム選択スイッチとの間にダミービット線チャー
ジ用のエンハンスメント型のＮチャネルトランジスタを
挿入し、それぞれのゲートに前記定電圧発生回路の出力
電圧を印加するようにしてもよい。
【００３６】ところで、前記した図１２および図１３の
定電圧発生回路は、動作上、２つの安定点を持ってい
る。第１の安定点は、前述したようにトランジスタＮ１
およびＰ２がそれぞれオン状態、Ｖｏ＝２Ｖtnである。
第２の安定点は、Ｉ1 ＝Ｉ2 ＝０の場合（回路の起動
時）にＶｏ＜ＶtnかつＶ１（ＰＭＯＳトランジスタＰ２
のゲート電圧）＞Ｖdd−Ｖtp（ＶtpはＰＭＯＳトランジ
スタの閾値電圧）であると、トランジスタＮ１およびＰ
２がオン状態にならないまま（つまり、トランジスタＮ
１およびＰ２がそれぞれオフ状態）、Ｖｏ＝０Ｖで安定
状態になる。
定電圧発生回路は、動作上、２つの安定点を持ってい
る。第１の安定点は、前述したようにトランジスタＮ１
およびＰ２がそれぞれオン状態、Ｖｏ＝２Ｖtnである。
第２の安定点は、Ｉ1 ＝Ｉ2 ＝０の場合（回路の起動
時）にＶｏ＜ＶtnかつＶ１（ＰＭＯＳトランジスタＰ２
のゲート電圧）＞Ｖdd−Ｖtp（ＶtpはＰＭＯＳトランジ
スタの閾値電圧）であると、トランジスタＮ１およびＰ
２がオン状態にならないまま（つまり、トランジスタＮ
１およびＰ２がそれぞれオフ状態）、Ｖｏ＝０Ｖで安定
状態になる。
【００３７】そこで、本来目的とする第１の安定点が得
られるように、回路動作の開始時にＶｏ＝Ｖdd、Ｖ１＝
０Ｖとなるようにバイアスを設定している。即ち、定電
圧発生回路の非活性状態（ＥＰＲＯＭチップの非選択状
態）では、制御信号ＳＷが“Ｌ”レベル、インバータ回
路の出力信号が“Ｈ”レベル、トランジスタＮ５がオン
状態、トランジスタＰ２がオン状態、トランジスタＮ７
がオフ状態である。この状態で、回路の活性化時（起動
時）に制御信号ＳＷが“Ｈ”レベルに反転すると、Ｖｏ
はＶddから２Ｖtnへ向かって遷移し、回路の活性状態で
はビット線電位ＶBLがＶｏ−Ｖtnになる。
られるように、回路動作の開始時にＶｏ＝Ｖdd、Ｖ１＝
０Ｖとなるようにバイアスを設定している。即ち、定電
圧発生回路の非活性状態（ＥＰＲＯＭチップの非選択状
態）では、制御信号ＳＷが“Ｌ”レベル、インバータ回
路の出力信号が“Ｈ”レベル、トランジスタＮ５がオン
状態、トランジスタＰ２がオン状態、トランジスタＮ７
がオフ状態である。この状態で、回路の活性化時（起動
時）に制御信号ＳＷが“Ｈ”レベルに反転すると、Ｖｏ
はＶddから２Ｖtnへ向かって遷移し、回路の活性状態で
はビット線電位ＶBLがＶｏ−Ｖtnになる。
【００３８】上記したように定電圧発生回路の非活性状
態でのＶｏ（＝Ｖdd）が回路の活性状態でのＶｏ（＝２
Ｖtn）よりも高くなると、定電圧発生回路の活性化直後
にビット線の過充電が生じるようになる。
態でのＶｏ（＝Ｖdd）が回路の活性状態でのＶｏ（＝２
Ｖtn）よりも高くなると、定電圧発生回路の活性化直後
にビット線の過充電が生じるようになる。
【００３９】即ち、ビット線電位ＶBLは、定常状態では
直流的にＶｏ＝２Ｖtnになるが、過渡的な状態では交流
的にＶｏ＞２Ｖtnになる瞬間が存在する。このような過
渡的な状態でのＶｏによりビット線電位ＶBLが定常時の
電位（Ｖｏ−Ｖtn−α）よりも高くなる現象がビット線
の過充電である。この時の動作波形を図１５に示す。
直流的にＶｏ＝２Ｖtnになるが、過渡的な状態では交流
的にＶｏ＞２Ｖtnになる瞬間が存在する。このような過
渡的な状態でのＶｏによりビット線電位ＶBLが定常時の
電位（Ｖｏ−Ｖtn−α）よりも高くなる現象がビット線
の過充電である。この時の動作波形を図１５に示す。
【００４０】図１５は、図１３の定電圧発生回路の活性
化直後におけるビット線電圧の経時変化の様子を示して
いる。ビット線充電時間に対して定電圧発生回路の出力
電圧が安定するまでの時間が長いと、前記したような過
充電が生じ易い。
化直後におけるビット線電圧の経時変化の様子を示して
いる。ビット線充電時間に対して定電圧発生回路の出力
電圧が安定するまでの時間が長いと、前記したような過
充電が生じ易い。
【００４１】しかし、上記過充電が生じると、次の点
（１）、（２）が問題になる。 （１）ソフトライト現象の発生。 定電圧発生回路は、前記したようにソフトライト現象を
抑制するために、読み出し時におけるビット線電位を一
定レベル以下にクランプさせる目的を持つが、過充電が
生じると、一時的にでもビット線電位が高くなり過ぎ、
選択されたメモリセルに対する誤書込みをまねいてしま
う。
（１）、（２）が問題になる。 （１）ソフトライト現象の発生。 定電圧発生回路は、前記したようにソフトライト現象を
抑制するために、読み出し時におけるビット線電位を一
定レベル以下にクランプさせる目的を持つが、過充電が
生じると、一時的にでもビット線電位が高くなり過ぎ、
選択されたメモリセルに対する誤書込みをまねいてしま
う。
【００４２】（２）読み出し速度（アクセスタイム）の
低下。 過充電が生じると、読み出し時におけるビット線電荷の
放電時間を余分に必要とするので、読み出し速度（アク
セスタイム）が低下する。
低下。 過充電が生じると、読み出し時におけるビット線電荷の
放電時間を余分に必要とするので、読み出し速度（アク
セスタイム）が低下する。
【００４３】
【発明が解決しようとする課題】上記したような従来の
定電圧発生回路は、非活性状態での出力電圧Ｖｏ（＝Ｖ
dd）が活性状態でのＶｏ（＝２Ｖtn）よりも高いので、
活性化直後に過渡的にビット線の過充電が生じ、ソフト
ライト現象の発生や読み出し速度の低下が生じるという
問題があった。
定電圧発生回路は、非活性状態での出力電圧Ｖｏ（＝Ｖ
dd）が活性状態でのＶｏ（＝２Ｖtn）よりも高いので、
活性化直後に過渡的にビット線の過充電が生じ、ソフト
ライト現象の発生や読み出し速度の低下が生じるという
問題があった。
【００４４】本発明は、上記課題を解決するためになさ
れたものであり、定電圧発生回路制御信号の活性化直後
の過渡的なビット線の過充電を防止し、ソフトライト現
象の発生や読み出し速度の低下を防止し得る不揮発性半
導体記憶装置のビット線バイアス回路用の定電圧発生回
路を提供することを目的とする。
れたものであり、定電圧発生回路制御信号の活性化直後
の過渡的なビット線の過充電を防止し、ソフトライト現
象の発生や読み出し速度の低下を防止し得る不揮発性半
導体記憶装置のビット線バイアス回路用の定電圧発生回
路を提供することを目的とする。
【００４５】
【課題を解決するための手段】本発明の定電圧発生回路
は、ソースが第１の電源ノードに接続され、ゲートおよ
びドレインが第１のノードに接続された第１のＰＭＯＳ
トランジスタと、ソースが前記第１の電源ノードに接続
され、ゲートが前記第１のノードに接続され、ドレイン
が出力ノードである第２のノードに接続され、上記第１
のＰＭＯＳトランジスタとともにカレントミラー回路を
形成する第２のＰＭＯＳトランジスタと、ドレインが前
記第１のノードに接続され、ゲートが前記第２のノード
に接続され、ソースが第２の電源ノードに接続された定
電流源を構成する第１のＮＭＯＳトランジスタと、ドレ
インおよびゲートが前記第２のノードに接続され、ソー
スが第３のノードに接続された第２のＮＭＯＳトランジ
スタと、前記第３のノードと前記第２の電源ノードとの
間に接続された能動素子あるいは抵抗素子と、制御信号
入力の非活性状態では前記第２のノードを前記第２の電
源ノードのレベルに設定するとともに前記カレントミラ
ー回路を非活性状態に制御し、制御信号入力が活性化し
た時に前記第２のノードのレベル設定を解除し、前記カ
レントミラー回路を活性化させるように制御する制御回
路とを具備することを特徴とする。
は、ソースが第１の電源ノードに接続され、ゲートおよ
びドレインが第１のノードに接続された第１のＰＭＯＳ
トランジスタと、ソースが前記第１の電源ノードに接続
され、ゲートが前記第１のノードに接続され、ドレイン
が出力ノードである第２のノードに接続され、上記第１
のＰＭＯＳトランジスタとともにカレントミラー回路を
形成する第２のＰＭＯＳトランジスタと、ドレインが前
記第１のノードに接続され、ゲートが前記第２のノード
に接続され、ソースが第２の電源ノードに接続された定
電流源を構成する第１のＮＭＯＳトランジスタと、ドレ
インおよびゲートが前記第２のノードに接続され、ソー
スが第３のノードに接続された第２のＮＭＯＳトランジ
スタと、前記第３のノードと前記第２の電源ノードとの
間に接続された能動素子あるいは抵抗素子と、制御信号
入力の非活性状態では前記第２のノードを前記第２の電
源ノードのレベルに設定するとともに前記カレントミラ
ー回路を非活性状態に制御し、制御信号入力が活性化し
た時に前記第２のノードのレベル設定を解除し、前記カ
レントミラー回路を活性化させるように制御する制御回
路とを具備することを特徴とする。
【００４６】なお、前記制御回路は、さらに、制御信号
入力の非活性状態では前記第１のノードを前記第２の電
源ノードのレベルに設定し、制御信号入力が活性化した
時に前記第１のノードのレベル設定を解除してそのレベ
ルを緩やかに変化させるように制御することが望まし
い。
入力の非活性状態では前記第１のノードを前記第２の電
源ノードのレベルに設定し、制御信号入力が活性化した
時に前記第１のノードのレベル設定を解除してそのレベ
ルを緩やかに変化させるように制御することが望まし
い。
【００４７】
【００４８】
【発明の実施の態様】以下、本発明の実施の態様につい
て図面を参照して説明する。図１は、本発明に係る不揮
発性半導体メモリの第１の実施の形態に係るＥＰＲＯＭ
の一部（読み出し回路系）を示している。図２は、図１
の要部を具体的に示している。図３は、図２中のビット
線の電圧と負荷電流、セル電流の関係の一例を示してい
る。
て図面を参照して説明する。図１は、本発明に係る不揮
発性半導体メモリの第１の実施の形態に係るＥＰＲＯＭ
の一部（読み出し回路系）を示している。図２は、図１
の要部を具体的に示している。図３は、図２中のビット
線の電圧と負荷電流、セル電流の関係の一例を示してい
る。
【００４９】図１および図２に示すＥＰＲＯＭにおい
て、メモリセルアレイ１１は、それぞれ積層ゲート構造
を有する複数のメモリセル（ＥＰＲＯＭセル）が行列状
（マトリクス状）に配列されており、各メモリセルのソ
ースは例えば接地電位Ｖssに接続されている。そして、
メモリセルアレイ１１の同一行に配置された複数のメモ
リセルのゲートに共通にワード線が接続されている。ま
た、メモリセルアレイ１１の同一列に配置された複数の
メモリセルのドレインに共通にビット線ＢＬが接続され
ている。
て、メモリセルアレイ１１は、それぞれ積層ゲート構造
を有する複数のメモリセル（ＥＰＲＯＭセル）が行列状
（マトリクス状）に配列されており、各メモリセルのソ
ースは例えば接地電位Ｖssに接続されている。そして、
メモリセルアレイ１１の同一行に配置された複数のメモ
リセルのゲートに共通にワード線が接続されている。ま
た、メモリセルアレイ１１の同一列に配置された複数の
メモリセルのドレインに共通にビット線ＢＬが接続され
ている。
【００５０】また、前記メモリセルアレイ１１のワード
線およびビット線には、アドレス信号Ａddに応じて１つ
のメモリセルを選択するためにワード線選択駆動用のロ
ウデコーダ１２およびカラム選択スイッチ１３が対応し
て接続されており、これらロウデコーダ１２、カラム選
択スイッチ１３にはロウプリデコーダ１４、カラムデコ
ーダ１５が接続されている。
線およびビット線には、アドレス信号Ａddに応じて１つ
のメモリセルを選択するためにワード線選択駆動用のロ
ウデコーダ１２およびカラム選択スイッチ１３が対応し
て接続されており、これらロウデコーダ１２、カラム選
択スイッチ１３にはロウプリデコーダ１４、カラムデコ
ーダ１５が接続されている。
【００５１】前記カラム選択スイッチ１３とセンスアン
プ回路１６の一対のセンス入力端との間にはエンハンス
メント型のビット線電位クランプ用のトランジスタ１７
およびダミービット線電位クランプ用のトランジスタ１
８が接続されている。これらトランジスタ１７，１８の
ゲートには、制御信号ＳＷに応じて所定のバイアス電圧
Ｖbiasを生成する定電圧発生回路１９の出力端が接続さ
れている。前記制御信号ＳＷとして、例えばＥＰＲＯＭ
の外部から供給されるチップイネーブル信号／ＣＥに応
じてＥＰＲＯＭの内部で生成されたチップイネーブル信
号が用いられる。
プ回路１６の一対のセンス入力端との間にはエンハンス
メント型のビット線電位クランプ用のトランジスタ１７
およびダミービット線電位クランプ用のトランジスタ１
８が接続されている。これらトランジスタ１７，１８の
ゲートには、制御信号ＳＷに応じて所定のバイアス電圧
Ｖbiasを生成する定電圧発生回路１９の出力端が接続さ
れている。前記制御信号ＳＷとして、例えばＥＰＲＯＭ
の外部から供給されるチップイネーブル信号／ＣＥに応
じてＥＰＲＯＭの内部で生成されたチップイネーブル信
号が用いられる。
【００５２】前記センスアンプ回路１６は、前記メモリ
セルアレイ１１から読出されたデータをリファレンス電
位（ダミーセルからの読み出し電位）と比較して検出す
る差動型のセンスアンプや書込み制御回路などを含む。
そして、センスアンプ回路１６には入出力回路２０が接
続されており、センスアンプ回路１６によって検出され
たデータが入出力回路２０を介して出力されるととも
に、入力された書き込みデータが入出力回路２０を介し
てセンスアンプ回路１６に供給される。
セルアレイ１１から読出されたデータをリファレンス電
位（ダミーセルからの読み出し電位）と比較して検出す
る差動型のセンスアンプや書込み制御回路などを含む。
そして、センスアンプ回路１６には入出力回路２０が接
続されており、センスアンプ回路１６によって検出され
たデータが入出力回路２０を介して出力されるととも
に、入力された書き込みデータが入出力回路２０を介し
てセンスアンプ回路１６に供給される。
【００５３】図２において、読み出し電源電位Ｖddが与
えられるＶddノードと接地電位Ｖssが与えられる接地ノ
ードとの間には、負荷回路（Ｌ）２２、ビット線電位ク
ランプ用のトランジスタ１７、エンハンスメント型のカ
ラム選択スイッチ用のトランジスタ２３およびメモリセ
ル２４が直列に接続されている。
えられるＶddノードと接地電位Ｖssが与えられる接地ノ
ードとの間には、負荷回路（Ｌ）２２、ビット線電位ク
ランプ用のトランジスタ１７、エンハンスメント型のカ
ラム選択スイッチ用のトランジスタ２３およびメモリセ
ル２４が直列に接続されている。
【００５４】同様に、前記Ｖddノードと接地ノードとの
間には、負荷回路（Ｌ）２５、ダミービット線電位クラ
ンプ用のトランジスタ１８、エンハンスメント型のダミ
ーカラム選択スイッチ用のトランジスタ２６およびダミ
ーセルとしての定電流源２７が直列に接続されている。
間には、負荷回路（Ｌ）２５、ダミービット線電位クラ
ンプ用のトランジスタ１８、エンハンスメント型のダミ
ーカラム選択スイッチ用のトランジスタ２６およびダミ
ーセルとしての定電流源２７が直列に接続されている。
【００５５】前記負荷回路（Ｌ）２２および２５は、ゲ
ート・ドレイン相互が接続されたエンハンスメント型Ｐ
チャネルトランジスタ、あるいはゲートがＶssノードに
接続されたエンハンスメント型Ｐチャネルトランジス
タ、あるいはゲート・ドレイン相互が接続されたエンハ
ンスメント型Ｎチャネルトランジスタが用いられる。
ート・ドレイン相互が接続されたエンハンスメント型Ｐ
チャネルトランジスタ、あるいはゲートがＶssノードに
接続されたエンハンスメント型Ｐチャネルトランジス
タ、あるいはゲート・ドレイン相互が接続されたエンハ
ンスメント型Ｎチャネルトランジスタが用いられる。
【００５６】そして、前記負荷回路（Ｌ）２２とトラン
ジスタ１７との接続ノードおよび前記負荷回路（Ｌ）２
５とトランジスタ１８との接続ノードは、前記センスア
ンプ回路１６に含まれているセンスアンプ２１の一対の
入力端に対応して接続されている。
ジスタ１７との接続ノードおよび前記負荷回路（Ｌ）２
５とトランジスタ１８との接続ノードは、前記センスア
ンプ回路１６に含まれているセンスアンプ２１の一対の
入力端に対応して接続されている。
【００５７】前記トランジスタ１７、１８のゲートには
前記定電圧発生回路１９から出力されるバイアス電圧Ｖ
biasが供給され、前記トランジスタ２３のゲートには前
記カラムデコーダ１５のデコード出力（カラム選択信
号）Ｙが供給され、前記トランジスタ２６のゲートには
ダミーカラム選択信号Ｙ´が供給され、前記メモリセル
２４の制御ゲートに連なるワード線には前記ロウデコー
ダ１２の出力信号Ｘが供給される。
前記定電圧発生回路１９から出力されるバイアス電圧Ｖ
biasが供給され、前記トランジスタ２３のゲートには前
記カラムデコーダ１５のデコード出力（カラム選択信
号）Ｙが供給され、前記トランジスタ２６のゲートには
ダミーカラム選択信号Ｙ´が供給され、前記メモリセル
２４の制御ゲートに連なるワード線には前記ロウデコー
ダ１２の出力信号Ｘが供給される。
【００５８】前記メモリセルは、記憶データの内容
“１”、“０”に応じてビット線の電位を保持し、また
は、放電して低下させる。また、ダミーセルとしての定
電流源２７は、読み出し時にダミーセル側ビット線の電
荷を所定量だけ放電させて電位を低下させる。
“１”、“０”に応じてビット線の電位を保持し、また
は、放電して低下させる。また、ダミーセルとしての定
電流源２７は、読み出し時にダミーセル側ビット線の電
荷を所定量だけ放電させて電位を低下させる。
【００５９】前記定電圧発生回路１９は、トランジスタ
としてエンハンスメント型のＭＯＳトランジスタのみが
使用されて構成されており、本発明では、例えばＥＰＲ
ＯＭチップのイネーブル制御信号が非活性状態の場合に
は接地電位を出力し、前記チップイネーブル制御信号が
活性状態になると電源電圧より低い一定電圧を出力して
前記ＭＯＳトランジスタ１７、１８を導通させるように
構成されている。
としてエンハンスメント型のＭＯＳトランジスタのみが
使用されて構成されており、本発明では、例えばＥＰＲ
ＯＭチップのイネーブル制御信号が非活性状態の場合に
は接地電位を出力し、前記チップイネーブル制御信号が
活性状態になると電源電圧より低い一定電圧を出力して
前記ＭＯＳトランジスタ１７、１８を導通させるように
構成されている。
【００６０】図４は、図１中の定電圧発生回路１９の一
例を示す。この定電圧発生回路は、図１２を参照して前
述した定電圧発生回路と比べて、基本構成は同じである
が、定電圧発生回路の活性／非活性状態を制御するため
の制御回路３０が異なる。
例を示す。この定電圧発生回路は、図１２を参照して前
述した定電圧発生回路と比べて、基本構成は同じである
が、定電圧発生回路の活性／非活性状態を制御するため
の制御回路３０が異なる。
【００６１】即ち、図４において、第１のＰＭＯＳトラ
ンジスタＰ１は、第１の電源ノード（以下、電源ノード
Ａと記す）にソースが接続され、ゲートおよびドレイン
が第１のノードｎ１に接続されている。第２のＰＭＯＳ
トランジスタＰ２は、ソースが前記電源ノードＡに接続
され、ゲートが前記第１のノードｎ１に接続され、ドレ
インが出力ノードである第２のノードｎ２に接続され、
上記第１のＰＭＯＳトランジスタＰ１とともにカレント
ミラー回路ＣＭを形成する。
ンジスタＰ１は、第１の電源ノード（以下、電源ノード
Ａと記す）にソースが接続され、ゲートおよびドレイン
が第１のノードｎ１に接続されている。第２のＰＭＯＳ
トランジスタＰ２は、ソースが前記電源ノードＡに接続
され、ゲートが前記第１のノードｎ１に接続され、ドレ
インが出力ノードである第２のノードｎ２に接続され、
上記第１のＰＭＯＳトランジスタＰ１とともにカレント
ミラー回路ＣＭを形成する。
【００６２】第１のＮＭＯＳトランジスタＮ１は、ドレ
インが前記第１のノードｎ１に接続され、ゲートが前記
第２のノードｎ２に接続され、ソースが第２の電源ノー
ド（以下、接地ノードと記す）に接続されており、前記
カレントミラー回路ＣＭの定電流源を構成する。第２の
ＮＭＯＳトランジスタＮ２は、ドレインおよびゲートが
前記第２のノードｎ２に接続され、ソースが第３のノー
ドｎ３に接続されている。
インが前記第１のノードｎ１に接続され、ゲートが前記
第２のノードｎ２に接続され、ソースが第２の電源ノー
ド（以下、接地ノードと記す）に接続されており、前記
カレントミラー回路ＣＭの定電流源を構成する。第２の
ＮＭＯＳトランジスタＮ２は、ドレインおよびゲートが
前記第２のノードｎ２に接続され、ソースが第３のノー
ドｎ３に接続されている。
【００６３】上記第３のノードｎ３と接地ノードとの間
には、能動素子あるいは抵抗素子が接続されている。本
例では、上記能動素子として、第３のＮＭＯＳトランジ
スタＮ３のドレイン・ゲート相互が前記第３のノードｎ
３に接続され、そのソースが接地されている。上記ＮＭ
ＯＳトランジスタＮ２，Ｎ３は負荷回路を構成する。
には、能動素子あるいは抵抗素子が接続されている。本
例では、上記能動素子として、第３のＮＭＯＳトランジ
スタＮ３のドレイン・ゲート相互が前記第３のノードｎ
３に接続され、そのソースが接地されている。上記ＮＭ
ＯＳトランジスタＮ２，Ｎ３は負荷回路を構成する。
【００６４】制御回路３０は、定電圧発生回路の活性／
非活性状態を制御するための制御信号ＳＷを受け、制御
信号入力の非活性状態では前記第１のノードｎ１および
前記第２のノードｎ２をそれぞれ接地ノードのレベル
（接地電位）に設定するとともに前記カレントミラー回
路ＣＭを非活性状態に制御し、制御信号入力が活性化し
た時に前記第１のノードｎ１のレベル設定を解除してそ
のレベルを緩やかに変化させるように制御するとともに
前記第２のノードｎ２のレベル設定を解除し、前記カレ
ントミラー回路ＣＭを活性化させるように構成されてい
る。前記制御信号ＳＷは、ＥＰＲＯＭの外部から入力す
るチップイネーブル制御信号に応じてＥＰＲＯＭ内部で
生成される信号である。
非活性状態を制御するための制御信号ＳＷを受け、制御
信号入力の非活性状態では前記第１のノードｎ１および
前記第２のノードｎ２をそれぞれ接地ノードのレベル
（接地電位）に設定するとともに前記カレントミラー回
路ＣＭを非活性状態に制御し、制御信号入力が活性化し
た時に前記第１のノードｎ１のレベル設定を解除してそ
のレベルを緩やかに変化させるように制御するとともに
前記第２のノードｎ２のレベル設定を解除し、前記カレ
ントミラー回路ＣＭを活性化させるように構成されてい
る。前記制御信号ＳＷは、ＥＰＲＯＭの外部から入力す
るチップイネーブル制御信号に応じてＥＰＲＯＭ内部で
生成される信号である。
【００６５】前記制御回路３０の一具体例は、制御信号
入力ＳＷを反転した反転信号／ＳＷを生成するインバー
タ回路３１と、電源電圧Ｖddが供給される電源供給ノー
ドと前記電源ノードＡとの間にソース・ドレイン間が接
続され、ゲートに前記反転信号／ＳＷが供給される第３
のＰＭＯＳトランジスタＰ３と、前記第１のノードｎ１
と接地ノードとの間に接続され、ゲートに前記反転信号
／ＳＷが供給される第４のＮＭＯＳトランジスタＮ４
と、前記第２のノードｎ２と接地ノードとの間にドレイ
ン・ソース間が接続され、ゲートに前記反転信号／ＳＷ
が供給される第５のＮＭＯＳトランジスタＮ５と、前記
第１のノードｎ１と接地ノードとの間に接続された第１
の容量Ｃ１とを具備する。
入力ＳＷを反転した反転信号／ＳＷを生成するインバー
タ回路３１と、電源電圧Ｖddが供給される電源供給ノー
ドと前記電源ノードＡとの間にソース・ドレイン間が接
続され、ゲートに前記反転信号／ＳＷが供給される第３
のＰＭＯＳトランジスタＰ３と、前記第１のノードｎ１
と接地ノードとの間に接続され、ゲートに前記反転信号
／ＳＷが供給される第４のＮＭＯＳトランジスタＮ４
と、前記第２のノードｎ２と接地ノードとの間にドレイ
ン・ソース間が接続され、ゲートに前記反転信号／ＳＷ
が供給される第５のＮＭＯＳトランジスタＮ５と、前記
第１のノードｎ１と接地ノードとの間に接続された第１
の容量Ｃ１とを具備する。
【００６６】さらに、前記第２のノードｎ２と接地ノー
ドとの間にドレイン・ソース間が接続され、ゲートに前
記第３のノードｎ３の信号が供給される第６のＮＭＯＳ
トランジスタＮ６を具備することが望ましい。
ドとの間にドレイン・ソース間が接続され、ゲートに前
記第３のノードｎ３の信号が供給される第６のＮＭＯＳ
トランジスタＮ６を具備することが望ましい。
【００６７】上記構成の定電圧発生回路において、制御
信号入力ＳＷが“Ｌ”レベルの状態（非活性状態）で
は、反転信号／ＳＷによりＰＭＯＳトランジスタＰ３が
オフ、ＮＭＯＳトランジスタＮ４がオン、ＮＭＯＳトラ
ンジスタＮ５がオン状態に制御される。これにより、カ
レントミラー回路ＣＭが非活性状態になり、第１のノー
ドｎ１、第２のノードｎ２のレベルはそれぞれ接地電位
に設定されている。
信号入力ＳＷが“Ｌ”レベルの状態（非活性状態）で
は、反転信号／ＳＷによりＰＭＯＳトランジスタＰ３が
オフ、ＮＭＯＳトランジスタＮ４がオン、ＮＭＯＳトラ
ンジスタＮ５がオン状態に制御される。これにより、カ
レントミラー回路ＣＭが非活性状態になり、第１のノー
ドｎ１、第２のノードｎ２のレベルはそれぞれ接地電位
に設定されている。
【００６８】制御信号入力ＳＷが“Ｈ”レベルになる
（活性化する）と、反転信号／ＳＷによりＰＭＯＳトラ
ンジスタＰ３がオン、ＮＭＯＳトランジスタＮ４がオ
フ、反転信号／ＳＷによりＮＭＯＳトランジスタＮ５が
オフ状態に制御され、第１のノードｎ１および第２のノ
ードｎ２のレベル設定が解除される。
（活性化する）と、反転信号／ＳＷによりＰＭＯＳトラ
ンジスタＰ３がオン、ＮＭＯＳトランジスタＮ４がオ
フ、反転信号／ＳＷによりＮＭＯＳトランジスタＮ５が
オフ状態に制御され、第１のノードｎ１および第２のノ
ードｎ２のレベル設定が解除される。
【００６９】この時、第１のノードｎ１の電位がゲート
に与えられるＰＭＯＳトランジスタＰ１，Ｐ２に電流が
流れ始め、第２のノードｎ２の電位がＶtnより高くなる
と、第２のノードｎ２の電位がゲートに与えられるＮＭ
ＯＳトランジスタＮ１に電流が流れ始めるので、前記カ
レントミラー回路ＣＭが活性化される。
に与えられるＰＭＯＳトランジスタＰ１，Ｐ２に電流が
流れ始め、第２のノードｎ２の電位がＶtnより高くなる
と、第２のノードｎ２の電位がゲートに与えられるＮＭ
ＯＳトランジスタＮ１に電流が流れ始めるので、前記カ
レントミラー回路ＣＭが活性化される。
【００７０】この場合、第１のノードｎ１と接地ノード
との間に接続された第１の容量Ｃ１は、回路の活性化直
後に充電が行われることにより第１のノードｎ１のレベ
ル上昇を緩やかに変化させるように制御する作用を有す
る。
との間に接続された第１の容量Ｃ１は、回路の活性化直
後に充電が行われることにより第１のノードｎ１のレベ
ル上昇を緩やかに変化させるように制御する作用を有す
る。
【００７１】この作用により、第２のノードｎ２の電位
がＶtnより高くなるまで第１のノードｎ１のレベル上昇
が低く抑制される。この第１のノードｎ１の電位が低い
ほど、ＰＭＯＳトランジスタＰ２の駆動能力（第２のノ
ードｎ２に対する充電能力）が高くなって第２のノード
ｎ２に多くの電流を流すので、第２のノードｎ２の電位
の立上がりが速くなる。
がＶtnより高くなるまで第１のノードｎ１のレベル上昇
が低く抑制される。この第１のノードｎ１の電位が低い
ほど、ＰＭＯＳトランジスタＰ２の駆動能力（第２のノ
ードｎ２に対する充電能力）が高くなって第２のノード
ｎ２に多くの電流を流すので、第２のノードｎ２の電位
の立上がりが速くなる。
【００７２】なお、図４中のＮＭＯＳトランジスタＮ６
は、回路の活性化直後におけるＮＭＯＳトランジスタＮ
２，Ｎ３の動作抵抗が大きくてそれらにＰＭＯＳトラン
ジスタＰ２から流れる電流が少ないので、ＰＭＯＳトラ
ンジスタＰ２からの充電電流を第２のノードｎ２に多く
流すために挿入されており、この作用により第２のノー
ドｎ２の電位を速く立ち上げる役割を有する。
は、回路の活性化直後におけるＮＭＯＳトランジスタＮ
２，Ｎ３の動作抵抗が大きくてそれらにＰＭＯＳトラン
ジスタＰ２から流れる電流が少ないので、ＰＭＯＳトラ
ンジスタＰ２からの充電電流を第２のノードｎ２に多く
流すために挿入されており、この作用により第２のノー
ドｎ２の電位を速く立ち上げる役割を有する。
【００７３】なお、第１の容量の容量値Ｃ１と前記第２
のノードｎ２の寄生容量である第２の容量の容量値Ｃ２
との関係がＣ１《Ｃ２であると、回路の活性化直後に第
２のノードｎ２の電位ＶｏがＶtnより高くなる前に第１
のノードｎ１の電位Ｖ１がＶdd−｜Ｖtp｜まで速く到達
してしまい、ＰＭＯＳトランジスタＰ１，Ｐ２がオフに
なり、前記したような所望の動作が得られなくなるおそ
れがある。
のノードｎ２の寄生容量である第２の容量の容量値Ｃ２
との関係がＣ１《Ｃ２であると、回路の活性化直後に第
２のノードｎ２の電位ＶｏがＶtnより高くなる前に第１
のノードｎ１の電位Ｖ１がＶdd−｜Ｖtp｜まで速く到達
してしまい、ＰＭＯＳトランジスタＰ１，Ｐ２がオフに
なり、前記したような所望の動作が得られなくなるおそ
れがある。
【００７４】また、前記Ｃ１とＣ２との関係がＣ２《Ｃ
１であると、第１のノードｎ１の電位が安定するまでの
間に第２のノードｎ２の電位が所望の出力電圧より高く
なり過ぎるおそれがある。
１であると、第１のノードｎ１の電位が安定するまでの
間に第２のノードｎ２の電位が所望の出力電圧より高く
なり過ぎるおそれがある。
【００７５】従って、前記Ｃ１とＣ２との関係は、第１
のＰＭＯＳトランジスタＰ１の相互コンダクタンスｇｍ
１と第２のＰＭＯＳトランジスタＰ２の相互コンダクタ
ンスｇｍ２との比率にほぼ等しい（Ｃ１：Ｃ２＝ｇｍ
１：ｇｍ２）ことが望ましい。
のＰＭＯＳトランジスタＰ１の相互コンダクタンスｇｍ
１と第２のＰＭＯＳトランジスタＰ２の相互コンダクタ
ンスｇｍ２との比率にほぼ等しい（Ｃ１：Ｃ２＝ｇｍ
１：ｇｍ２）ことが望ましい。
【００７６】このような条件（Ｃ１：Ｃ２＝ｇｍ１：ｇ
ｍ２）を満たした場合には、回路の活性化直後に、第２
のノードｎ２の電位および第１のノードｎ１の電位はほ
ぼ同じ波形で立ち上がるようになる。つまり、ＰＭＯＳ
トランジスタＰ１が（Ｖg −｜Ｖtp｜）の二乗に比例し
て第１のノードｎ１の電位を立ち上げるのと同様の特性
でＰＭＯＳトランジスタＰ２が第２のノードｎ２の電位
を立ち上げる。この立ち上げ速度は、ＰＭＯＳトランジ
スタＰ２の負荷特性に依存し、定電流負荷の場合と比べ
て十分に速い。
ｍ２）を満たした場合には、回路の活性化直後に、第２
のノードｎ２の電位および第１のノードｎ１の電位はほ
ぼ同じ波形で立ち上がるようになる。つまり、ＰＭＯＳ
トランジスタＰ１が（Ｖg −｜Ｖtp｜）の二乗に比例し
て第１のノードｎ１の電位を立ち上げるのと同様の特性
でＰＭＯＳトランジスタＰ２が第２のノードｎ２の電位
を立ち上げる。この立ち上げ速度は、ＰＭＯＳトランジ
スタＰ２の負荷特性に依存し、定電流負荷の場合と比べ
て十分に速い。
【００７７】また、上記したような条件（Ｃ１：Ｃ２＝
ｇｍ１：ｇｍ２）を満たした場合には、電源ノイズを受
けた時に第１のノードｎ１の電位と第２のノードｎ２の
電位が同相で変動することになるので、ノイズマージン
が拡大するという利点も期待できる。
ｇｍ１：ｇｍ２）を満たした場合には、電源ノイズを受
けた時に第１のノードｎ１の電位と第２のノードｎ２の
電位が同相で変動することになるので、ノイズマージン
が拡大するという利点も期待できる。
【００７８】また、前記制御信号入力の非活性状態で第
１のノードｎ１および第２のノードｎ２をそれぞれ接地
電位に設定するためのＮＭＯＳトランジスタＮ４、Ｎ５
の相互コンダクタンス比をＣ２：Ｃ１にほぼ等しく設定
した場合には、本回路が非活性状態となってからのｎ
１、ｎ２の電位変化（時定数）を同じとする効果が得ら
れ、ノイズの影響で本回路が一時的に非活性状態となっ
たとしても、再び活性化された時の安定動作が得られる
という利点も期待できる。もし、ＮＭＯＳトランジスタ
Ｎ１、Ｎ２の動きにアンバランスがあると、ノイズの影
響でもう一つの安定状態に嵌まり込んでしまうおそれが
ある。
１のノードｎ１および第２のノードｎ２をそれぞれ接地
電位に設定するためのＮＭＯＳトランジスタＮ４、Ｎ５
の相互コンダクタンス比をＣ２：Ｃ１にほぼ等しく設定
した場合には、本回路が非活性状態となってからのｎ
１、ｎ２の電位変化（時定数）を同じとする効果が得ら
れ、ノイズの影響で本回路が一時的に非活性状態となっ
たとしても、再び活性化された時の安定動作が得られる
という利点も期待できる。もし、ＮＭＯＳトランジスタ
Ｎ１、Ｎ２の動きにアンバランスがあると、ノイズの影
響でもう一つの安定状態に嵌まり込んでしまうおそれが
ある。
【００７９】即ち、上記実施の形態による定電圧発生回
路によれば、速度を犠牲にすることなく、簡単な回路構
成で制御信号入力の非活性状態の時に出力をロウプリチ
ャージ状態に設定することが可能になった。これによ
り、制御信号入力の活性化直後のビット線の過充電に対
する対策が不必要になり、従来の性能を損なうことなし
に読み出し回路の大幅な簡略化が可能になった。
路によれば、速度を犠牲にすることなく、簡単な回路構
成で制御信号入力の非活性状態の時に出力をロウプリチ
ャージ状態に設定することが可能になった。これによ
り、制御信号入力の活性化直後のビット線の過充電に対
する対策が不必要になり、従来の性能を損なうことなし
に読み出し回路の大幅な簡略化が可能になった。
【００８０】なお、前記したようなカレントミラー回路
ＣＭの活性状態では、ＰＭＯＳトランジスタＰ１，Ｐ２
は前記ＮＭＯＳトランジスタＮ１に流れる電流Ｉ１およ
びＮＭＯＳトランジスタＮ２，Ｎ３に流れる電流Ｉ２を
制御する。ＰＭＯＳトランジスタＰ１，Ｐ２の相互コン
ダンクタンスｇｍの比が１：２である場合、電流Ｉ１，
Ｉ２の比も１：２になる。
ＣＭの活性状態では、ＰＭＯＳトランジスタＰ１，Ｐ２
は前記ＮＭＯＳトランジスタＮ１に流れる電流Ｉ１およ
びＮＭＯＳトランジスタＮ２，Ｎ３に流れる電流Ｉ２を
制御する。ＰＭＯＳトランジスタＰ１，Ｐ２の相互コン
ダンクタンスｇｍの比が１：２である場合、電流Ｉ１，
Ｉ２の比も１：２になる。
【００８１】出力電圧Ｖｏは、上記ＮＭＯＳトランジス
タＮ２，Ｎ３の負荷特性と電流Ｉ２とにより決定され、
この出力電圧Ｖｏを正確に制御するためには、電流Ｉ１
の制御が重要となる。
タＮ２，Ｎ３の負荷特性と電流Ｉ２とにより決定され、
この出力電圧Ｖｏを正確に制御するためには、電流Ｉ１
の制御が重要となる。
【００８２】図５は、図４に示す回路において、ＰＭＯ
ＳトランジスタＰ１，Ｐ２の相互コンダンクタンスｇｍ
の比を１：１に設定した場合における各トランジスタの
負荷特性を示している。
ＳトランジスタＰ１，Ｐ２の相互コンダンクタンスｇｍ
の比を１：１に設定した場合における各トランジスタの
負荷特性を示している。
【００８３】出力電圧Ｖｏは、ＰＭＯＳトランジスタＰ
２に流れる電流量Ｉ２と直列接続されたＮＭＯＳトラン
ジスタＮ２，Ｎ３の負荷特性によって定まるが、設計
上、負荷特性の傾きは極力無限大となるようにする。こ
の時、ノードｎ２の出力電圧Ｖｏはほぼ２Ｖtn、ノード
ｎ１の電圧Ｖ１はほぼＶtnである。
２に流れる電流量Ｉ２と直列接続されたＮＭＯＳトラン
ジスタＮ２，Ｎ３の負荷特性によって定まるが、設計
上、負荷特性の傾きは極力無限大となるようにする。こ
の時、ノードｎ２の出力電圧Ｖｏはほぼ２Ｖtn、ノード
ｎ１の電圧Ｖ１はほぼＶtnである。
【００８４】これらの電圧はカレントミラー回路ＣＭが
動作している間は一定である。従って、ノードｎ２また
はノードｎ１の電圧をＮＭＯＳトランジスタＮ１のゲー
トに供給することにより、ＮＭＯＳトランジスタＮ１に
より定電流源を構成することができる。
動作している間は一定である。従って、ノードｎ２また
はノードｎ１の電圧をＮＭＯＳトランジスタＮ１のゲー
トに供給することにより、ＮＭＯＳトランジスタＮ１に
より定電流源を構成することができる。
【００８５】また、この回路の動作範囲はＰＭＯＳトラ
ンジスタＰ２が五極管領域で動作することが条件である
ので、次の式が成立する。 Ｖdd−Ｖｏ≧Ｖdd−Ｖ１＋｜Ｖtp｜＞０ Ｖdd≧２Ｖtn＋２｜Ｖtp｜ Ｖｏ＝２Ｖtn＋α、Ｖ１＝Ｖdd−｜Ｖtp｜ 電源電圧Ｖddが例えば３．３Ｖであり、Ｖtn＝０．６
Ｖ、｜Ｖtp｜＝０．７Ｖとすると、この回路は、電源電
圧Ｖddが２．６Ｖ程度まで動作することができ、Ｖdd≧
２．６Ｖで出力電圧Ｖｏが一定となるので、この出力す
る電圧Ｖｏをバイアス電圧Ｖbiasとして供給する。
ンジスタＰ２が五極管領域で動作することが条件である
ので、次の式が成立する。 Ｖdd−Ｖｏ≧Ｖdd−Ｖ１＋｜Ｖtp｜＞０ Ｖdd≧２Ｖtn＋２｜Ｖtp｜ Ｖｏ＝２Ｖtn＋α、Ｖ１＝Ｖdd−｜Ｖtp｜ 電源電圧Ｖddが例えば３．３Ｖであり、Ｖtn＝０．６
Ｖ、｜Ｖtp｜＝０．７Ｖとすると、この回路は、電源電
圧Ｖddが２．６Ｖ程度まで動作することができ、Ｖdd≧
２．６Ｖで出力電圧Ｖｏが一定となるので、この出力す
る電圧Ｖｏをバイアス電圧Ｖbiasとして供給する。
【００８６】この回路では、上記のように外部電源に依
存せずに一定電圧を保持するノードｎ２の出力電圧Ｖｏ
の電位をＮＭＯＳトランジスタＮ１のゲートにフィード
バックすることにより、簡単な構成によりカレントミラ
ー回路ＣＭの定電流源を構成している。
存せずに一定電圧を保持するノードｎ２の出力電圧Ｖｏ
の電位をＮＭＯＳトランジスタＮ１のゲートにフィード
バックすることにより、簡単な構成によりカレントミラ
ー回路ＣＭの定電流源を構成している。
【００８７】図６は、図４の定電圧発生回路の変形例を
示す。図６の回路は、前述した図４の回路と比べて、Ｎ
ＭＯＳトランジスタＮ１のゲートの接続位置がＮＭＯＳ
トランジスタＮ３のゲート・ドレインに変更されている
点が異なり、その他は同じであるので、図４中と同一符
号を付してその説明を省略する。
示す。図６の回路は、前述した図４の回路と比べて、Ｎ
ＭＯＳトランジスタＮ１のゲートの接続位置がＮＭＯＳ
トランジスタＮ３のゲート・ドレインに変更されている
点が異なり、その他は同じであるので、図４中と同一符
号を付してその説明を省略する。
【００８８】図６の定電圧発生回路の動作は、図４の定
電圧発生回路の動作と基本的に同様であり、定常状態に
おける出力電圧Ｖｏ（バイアス電圧Ｖbias）はほぼ１．
７Ｖとなるが、図４の定電圧発生回路の活性状態での動
作と比較して、ＮＭＯＳトランジスタＮ１のゲートに印
加される電位が低いのでＮＭＯＳトランジスタＮ１がオ
ンするタイミングが遅くなり、第１のノードｎ１の電位
Ｖ１の立上がりが速くなる。
電圧発生回路の動作と基本的に同様であり、定常状態に
おける出力電圧Ｖｏ（バイアス電圧Ｖbias）はほぼ１．
７Ｖとなるが、図４の定電圧発生回路の活性状態での動
作と比較して、ＮＭＯＳトランジスタＮ１のゲートに印
加される電位が低いのでＮＭＯＳトランジスタＮ１がオ
ンするタイミングが遅くなり、第１のノードｎ１の電位
Ｖ１の立上がりが速くなる。
【００８９】なお、前記したような定電圧発生回路の活
性化直後の過渡的なビット線の過充電を防止し、ソフト
ライト現象の発生や読み出し速度の低下を防止するため
の対策は、前記したような定電圧発生回路を工夫する以
外にも、以下に述べるような手段（１）、（２）、
（３）を選択的に採用することが可能である。
性化直後の過渡的なビット線の過充電を防止し、ソフト
ライト現象の発生や読み出し速度の低下を防止するため
の対策は、前記したような定電圧発生回路を工夫する以
外にも、以下に述べるような手段（１）、（２）、
（３）を選択的に採用することが可能である。
【００９０】（１）図１２を参照して前述したような基
本構成を有する定電圧発生回路を使用し、定電圧発生回
路の活性化によりその出力電圧が安定するまでの間、カ
ラム選択信号Ｙのレベルが“Ｌ”から“Ｈ”に立ち上が
る動作を遅延させるように構成する。但し、このような
遅延タイミングを設定するためには、例えばカラムデコ
ーダの入力側あるいは出力側に信号遅延回路を挿入する
必要があり、回路構成が複雑になる。また、カラム選択
信号Ｙが立ち上がるまでの遅延タイミングの設定が困難
であり、カラム選択信号Ｙの立ち上がりが遅れ過ぎる
と、アクセスタイムの低下をまねくことになる。
本構成を有する定電圧発生回路を使用し、定電圧発生回
路の活性化によりその出力電圧が安定するまでの間、カ
ラム選択信号Ｙのレベルが“Ｌ”から“Ｈ”に立ち上が
る動作を遅延させるように構成する。但し、このような
遅延タイミングを設定するためには、例えばカラムデコ
ーダの入力側あるいは出力側に信号遅延回路を挿入する
必要があり、回路構成が複雑になる。また、カラム選択
信号Ｙが立ち上がるまでの遅延タイミングの設定が困難
であり、カラム選択信号Ｙの立ち上がりが遅れ過ぎる
と、アクセスタイムの低下をまねくことになる。
【００９１】（２）図１２を参照して前述したような基
本構成を有する定電圧発生回路を使用し、定電圧発生回
路の活性化によりその出力電圧が安定するまでの間（つ
まり、ＶｏがＶddから２Ｖtnまで低下する間）にはビッ
ト線から接地ノードにリーク電流を流すように電流リー
ク回路を構成する。但し、定電圧発生回路の出力電圧が
安定するまでの間のタイミングの設定が困難であり、ビ
ット線からリーク電流を流す期間が長くなり過ぎると、
アクセスタイムの低下をまねくことになる。
本構成を有する定電圧発生回路を使用し、定電圧発生回
路の活性化によりその出力電圧が安定するまでの間（つ
まり、ＶｏがＶddから２Ｖtnまで低下する間）にはビッ
ト線から接地ノードにリーク電流を流すように電流リー
ク回路を構成する。但し、定電圧発生回路の出力電圧が
安定するまでの間のタイミングの設定が困難であり、ビ
ット線からリーク電流を流す期間が長くなり過ぎると、
アクセスタイムの低下をまねくことになる。
【００９２】（３）図１２を参照して前述したような基
本構成を有する定電圧発生回路を使用し、その電源とし
てＥＰＲＯＭの内部に設けられる電源降圧回路の出力電
圧（内部降圧電圧）を供給するように構成する。
本構成を有する定電圧発生回路を使用し、その電源とし
てＥＰＲＯＭの内部に設けられる電源降圧回路の出力電
圧（内部降圧電圧）を供給するように構成する。
【００９３】図７（ａ）、（ｂ）は、前記（１）の手段
を実現する構成の一例およびそれに関連する動作波形の
一例を示している。図７（ａ）において、７１は定電圧
発生回路の出力電圧Ｖbiasが入力し、このＶbias入力が
安定化した後に制御信号を出力する遅延回路である。７
２は上記遅延回路７１の出力電圧とカラムデコーダの出
力信号（カラム選択信号Ｙ）との論理積をとり、カラム
選択スイッチ用のＭＯＳトランジスタ２３のゲートに供
給するＡＮＤ回路である。
を実現する構成の一例およびそれに関連する動作波形の
一例を示している。図７（ａ）において、７１は定電圧
発生回路の出力電圧Ｖbiasが入力し、このＶbias入力が
安定化した後に制御信号を出力する遅延回路である。７
２は上記遅延回路７１の出力電圧とカラムデコーダの出
力信号（カラム選択信号Ｙ）との論理積をとり、カラム
選択スイッチ用のＭＯＳトランジスタ２３のゲートに供
給するＡＮＤ回路である。
【００９４】図７（ａ）に示した回路を適用した不揮発
性半導体メモリは、図１に示したように、複数の不揮発
性のメモリセルがマトリクス状に配置されたメモリセル
アレイと、前記メモリセルアレイのビット線に接続さ
れ、メモリセルを選択するカラム選択スイッチと、選択
された前記メモリセルから読み出されたデータをダミー
セルから読み出されたデータと比較して検知、増幅する
センスアンプ回路と、前記センスアンプ回路と前記カラ
ム選択スイッチとの間に設けられたＭＯＳトランジスタ
と、このＭＯＳトランジスタのゲートにビット線バイア
ス電圧を供給するために設けられ、制御信号に応じて活
性化されるビット線バイアス回路と、前記ビット線バイ
アス回路の活性化によりその出力電圧が安定するまでの
間、前記カラム選択スイッチを制御するためのカラム選
択信号の立上りタイミングを遅延させる遅延制御回路
（図７（ａ）に示したような回路）とを具備する。
性半導体メモリは、図１に示したように、複数の不揮発
性のメモリセルがマトリクス状に配置されたメモリセル
アレイと、前記メモリセルアレイのビット線に接続さ
れ、メモリセルを選択するカラム選択スイッチと、選択
された前記メモリセルから読み出されたデータをダミー
セルから読み出されたデータと比較して検知、増幅する
センスアンプ回路と、前記センスアンプ回路と前記カラ
ム選択スイッチとの間に設けられたＭＯＳトランジスタ
と、このＭＯＳトランジスタのゲートにビット線バイア
ス電圧を供給するために設けられ、制御信号に応じて活
性化されるビット線バイアス回路と、前記ビット線バイ
アス回路の活性化によりその出力電圧が安定するまでの
間、前記カラム選択スイッチを制御するためのカラム選
択信号の立上りタイミングを遅延させる遅延制御回路
（図７（ａ）に示したような回路）とを具備する。
【００９５】図７（ａ）中の遅延回路７１は、例えば図
８（ａ）、（ｂ）に示すように構成される。図８（ａ）
に示す遅延回路においては、ＮＭＯＳトランジスタＮ１
１のゲートにＶbias入力が入力し、このＮＭＯＳトラン
ジスタＮ１１のソースとＶssノードとの間にはドレイン
・ゲート相互が接続されたＮＭＯＳトランジスタＮ１２
が接続されている。そして、Ｖddノードと前記ＮＭＯＳ
トランジスタＮ１１のドレインとの間には、ドレイン・
ゲート相互が接続されたＰＭＯＳトランジスタＰ１１の
ソース・ドレイン間が接続されており、上記ＰＭＯＳト
ランジスタＰ１１と共にカレントミラー回路を構成する
ＰＭＯＳトランジスタＰ１２は、ソースがＶddノードに
接続され、ゲートが前記ＰＭＯＳトランジスタＰ１１の
ゲートに接続されている。上記ＰＭＯＳトランジスタＰ
１２のソースとＶssノードとの間には抵抗素子Ｒが接続
されており、上記ＰＭＯＳトランジスタＰ１２と抵抗素
子Ｒとの接続ノードに例えば二段のインバータ回路ＩＶ
１、ＩＶ２が接続されている。
８（ａ）、（ｂ）に示すように構成される。図８（ａ）
に示す遅延回路においては、ＮＭＯＳトランジスタＮ１
１のゲートにＶbias入力が入力し、このＮＭＯＳトラン
ジスタＮ１１のソースとＶssノードとの間にはドレイン
・ゲート相互が接続されたＮＭＯＳトランジスタＮ１２
が接続されている。そして、Ｖddノードと前記ＮＭＯＳ
トランジスタＮ１１のドレインとの間には、ドレイン・
ゲート相互が接続されたＰＭＯＳトランジスタＰ１１の
ソース・ドレイン間が接続されており、上記ＰＭＯＳト
ランジスタＰ１１と共にカレントミラー回路を構成する
ＰＭＯＳトランジスタＰ１２は、ソースがＶddノードに
接続され、ゲートが前記ＰＭＯＳトランジスタＰ１１の
ゲートに接続されている。上記ＰＭＯＳトランジスタＰ
１２のソースとＶssノードとの間には抵抗素子Ｒが接続
されており、上記ＰＭＯＳトランジスタＰ１２と抵抗素
子Ｒとの接続ノードに例えば二段のインバータ回路ＩＶ
１、ＩＶ２が接続されている。
【００９６】図８（ｂ）に示す遅延回路においては、Ｖ
ddノードとＶssノードとの間にＮＭＯＳトランジスタＮ
１３と抵抗素子Ｒ１が直列に接続されて構成されたソー
スフォロア回路にバイアス電圧Ｖbiasが入力する。そし
て、このソースフォロア回路の出力はＮＭＯＳトランジ
スタＮ１４のゲートに入力し、このＮＭＯＳトランジス
タＮ１４のソースはＶssノードに接続されている。そし
て、Ｖddノードと前記ＮＭＯＳトランジスタＮ１３のド
レインとの間には、ドレイン・ゲート相互が接続された
ＰＭＯＳトランジスタＰ１１のソース・ドレイン間が接
続されており、上記ＰＭＯＳトランジスタＰ１１と共に
カレントミラー回路を構成するＰＭＯＳトランジスタＰ
１２は、ソースがＶddノードに接続され、ゲートが前記
ＰＭＯＳトランジスタＰ１１のゲートに接続されてい
る。上記ＰＭＯＳトランジスタＰ１２のソースとＶssノ
ードとの間には抵抗素子Ｒ２が接続されており、上記Ｐ
ＭＯＳトランジスタＰ１２と抵抗素子Ｒ２との接続ノー
ドに例えば二段のインバータ回路ＩＶ１、ＩＶ２が接続
されている。
ddノードとＶssノードとの間にＮＭＯＳトランジスタＮ
１３と抵抗素子Ｒ１が直列に接続されて構成されたソー
スフォロア回路にバイアス電圧Ｖbiasが入力する。そし
て、このソースフォロア回路の出力はＮＭＯＳトランジ
スタＮ１４のゲートに入力し、このＮＭＯＳトランジス
タＮ１４のソースはＶssノードに接続されている。そし
て、Ｖddノードと前記ＮＭＯＳトランジスタＮ１３のド
レインとの間には、ドレイン・ゲート相互が接続された
ＰＭＯＳトランジスタＰ１１のソース・ドレイン間が接
続されており、上記ＰＭＯＳトランジスタＰ１１と共に
カレントミラー回路を構成するＰＭＯＳトランジスタＰ
１２は、ソースがＶddノードに接続され、ゲートが前記
ＰＭＯＳトランジスタＰ１１のゲートに接続されてい
る。上記ＰＭＯＳトランジスタＰ１２のソースとＶssノ
ードとの間には抵抗素子Ｒ２が接続されており、上記Ｐ
ＭＯＳトランジスタＰ１２と抵抗素子Ｒ２との接続ノー
ドに例えば二段のインバータ回路ＩＶ１、ＩＶ２が接続
されている。
【００９７】図９は、前記（２）の手段を実現する構成
の一例であるビット線電流リーク回路を示している。図
９において、Ｎ２１はビット線と接地ノードとの間に接
続されたリーク電流源用のＮＭＯＳトランジスタであ
る。９０は前記定電圧発生回路の出力電圧Ｖbiasが入力
し、このＶbias入力が安定するまでの期間に前記リーク
電流源用のＮＭＯＳトランジスタＮ２１をオン駆動する
ための制御信号を出力する駆動回路である。この駆動回
路９０の一例は、ＶddノードとＶssノードとの間に、ゲ
ートにＶbiasが入力するＮＭＯＳトランジスタＮ２２と
ゲートにＶdd電位が与えられるＮＭＯＳトランジスタＮ
２３とが直列に接続されてなる。
の一例であるビット線電流リーク回路を示している。図
９において、Ｎ２１はビット線と接地ノードとの間に接
続されたリーク電流源用のＮＭＯＳトランジスタであ
る。９０は前記定電圧発生回路の出力電圧Ｖbiasが入力
し、このＶbias入力が安定するまでの期間に前記リーク
電流源用のＮＭＯＳトランジスタＮ２１をオン駆動する
ための制御信号を出力する駆動回路である。この駆動回
路９０の一例は、ＶddノードとＶssノードとの間に、ゲ
ートにＶbiasが入力するＮＭＯＳトランジスタＮ２２と
ゲートにＶdd電位が与えられるＮＭＯＳトランジスタＮ
２３とが直列に接続されてなる。
【００９８】図９に示した回路を適用した不揮発性半導
体メモリは、図１に示したように、複数の不揮発性のメ
モリセルがマトリクス状に配置されたメモリセルアレイ
と、前記メモリセルアレイのビット線に接続され、メモ
リセルを選択するカラム選択スイッチと、選択された前
記メモリセルから読み出されたデータをダミーセルから
読み出されたデータと比較して検知、増幅する増幅回路
と、前記増幅回路と前記カラム選択スイッチとの間に設
けられたＭＯＳトランジスタと、前記ＭＯＳトランジス
タのゲートにビット線バイアス電圧を供給するために設
けられ、制御信号に応じて活性化されるビット線バイア
ス回路と、前記ビット線バイアス回路の活性化によりそ
の出力電圧が安定するまでの間に前記ビット線から接地
ノードにリーク電流を流す電流リーク回路（図９に示し
たような回路）とを具備する。
体メモリは、図１に示したように、複数の不揮発性のメ
モリセルがマトリクス状に配置されたメモリセルアレイ
と、前記メモリセルアレイのビット線に接続され、メモ
リセルを選択するカラム選択スイッチと、選択された前
記メモリセルから読み出されたデータをダミーセルから
読み出されたデータと比較して検知、増幅する増幅回路
と、前記増幅回路と前記カラム選択スイッチとの間に設
けられたＭＯＳトランジスタと、前記ＭＯＳトランジス
タのゲートにビット線バイアス電圧を供給するために設
けられ、制御信号に応じて活性化されるビット線バイア
ス回路と、前記ビット線バイアス回路の活性化によりそ
の出力電圧が安定するまでの間に前記ビット線から接地
ノードにリーク電流を流す電流リーク回路（図９に示し
たような回路）とを具備する。
【００９９】図１０は、前記（３）の手段を実現する構
成の一例を示している。図１０において、１００は外部
から入力する電源電圧Ｖccを降下させて内部降圧電圧Ｖ
ddを生成し、この内部降圧電圧Ｖddを前記定電圧発生回
路の電源として供給する電源降圧回路である。
成の一例を示している。図１０において、１００は外部
から入力する電源電圧Ｖccを降下させて内部降圧電圧Ｖ
ddを生成し、この内部降圧電圧Ｖddを前記定電圧発生回
路の電源として供給する電源降圧回路である。
【０１００】図１０に示した回路を適用した不揮発性半
導体メモリは、図１に示したように、複数の不揮発性の
メモリセルがマトリクス状に配置されたメモリセルアレ
イと、前記メモリセルアレイのビット線に接続され、メ
モリセルを選択するカラム選択スイッチと、選択された
前記メモリセルから読み出されたデータをダミーセルか
ら読み出されたデータと比較して検知、増幅する増幅回
路と、前記増幅回路と前記カラム選択スイッチとの間に
設けられたＭＯＳトランジスタと、前記ＭＯＳトランジ
スタのゲートにビット線バイアス電圧を供給するために
設けられ、制御信号に応じて活性化されるビット線バイ
アス回路と、外部から入力する電源電圧を降下させて内
部降圧電圧を生成し、この内部降圧電圧を前記ビット線
バイアス回路の電源として供給する電源降圧回路（図１
０中の符号１００で示される回路）とを具備する。
導体メモリは、図１に示したように、複数の不揮発性の
メモリセルがマトリクス状に配置されたメモリセルアレ
イと、前記メモリセルアレイのビット線に接続され、メ
モリセルを選択するカラム選択スイッチと、選択された
前記メモリセルから読み出されたデータをダミーセルか
ら読み出されたデータと比較して検知、増幅する増幅回
路と、前記増幅回路と前記カラム選択スイッチとの間に
設けられたＭＯＳトランジスタと、前記ＭＯＳトランジ
スタのゲートにビット線バイアス電圧を供給するために
設けられ、制御信号に応じて活性化されるビット線バイ
アス回路と、外部から入力する電源電圧を降下させて内
部降圧電圧を生成し、この内部降圧電圧を前記ビット線
バイアス回路の電源として供給する電源降圧回路（図１
０中の符号１００で示される回路）とを具備する。
【０１０１】図１１（ａ）は、図１０中の電源降圧回路
１００の一例を示す回路図である。この電源降圧回路
は、一方の入力端に所定の基準電位ＶR が入力し、他方
の入力端に帰還電圧ＶB が入力する差動増幅器１１１
と、この差動増幅器１１１の出力端と他方の入力端との
間に接続され、前記基準電位ＶR よりもエンハンスメン
ト型Ｎチャネルトランジスタ１段分の閾値Ｖtnだけ高い
制御電圧ＶA を生成するように上記差動増幅器１１１に
より制御される帰還回路１１２と、ゲートに前記制御電
圧ＶA が与えられ、Ｖddノードと降圧出力ノードとの間
にドレイン・ソース間が接続されたエンハンスメント型
ＰＭＯＳトランジスタ１１３とからなる。
１００の一例を示す回路図である。この電源降圧回路
は、一方の入力端に所定の基準電位ＶR が入力し、他方
の入力端に帰還電圧ＶB が入力する差動増幅器１１１
と、この差動増幅器１１１の出力端と他方の入力端との
間に接続され、前記基準電位ＶR よりもエンハンスメン
ト型Ｎチャネルトランジスタ１段分の閾値Ｖtnだけ高い
制御電圧ＶA を生成するように上記差動増幅器１１１に
より制御される帰還回路１１２と、ゲートに前記制御電
圧ＶA が与えられ、Ｖddノードと降圧出力ノードとの間
にドレイン・ソース間が接続されたエンハンスメント型
ＰＭＯＳトランジスタ１１３とからなる。
【０１０２】前記帰還回路１１２は、ソースがＶddノー
ドに接続されたエンハンスメント型Ｐチャネルトランジ
スタＰ４１と、このＰチャネルトランジスタＰ４１のド
レインと接地電位との間に直列に接続され、ドレイン・
ゲート相互が接続されたエンハンスメント型のＮチャネ
ルトランジスタＮ４１および２個の高抵抗Ｒ３、Ｒ４と
を有し、上記２個の高抵抗Ｒ３、Ｒ４の直列接続ノード
の電圧を前記差動増幅器１１１の他方の入力端に帰還さ
せる。なお、前記ＰチャネルトランジスタＰ４１とＮチ
ャネルトランジスタＮ４１との直列接続ノードから制御
電圧ＶA が取り出されている。
ドに接続されたエンハンスメント型Ｐチャネルトランジ
スタＰ４１と、このＰチャネルトランジスタＰ４１のド
レインと接地電位との間に直列に接続され、ドレイン・
ゲート相互が接続されたエンハンスメント型のＮチャネ
ルトランジスタＮ４１および２個の高抵抗Ｒ３、Ｒ４と
を有し、上記２個の高抵抗Ｒ３、Ｒ４の直列接続ノード
の電圧を前記差動増幅器１１１の他方の入力端に帰還さ
せる。なお、前記ＰチャネルトランジスタＰ４１とＮチ
ャネルトランジスタＮ４１との直列接続ノードから制御
電圧ＶA が取り出されている。
【０１０３】ここで、上記電源降圧回路の動作を説明す
る。差動増幅器１１１は、ＶR ＞ＶB の時には“Ｌ”レ
ベルを出力し、ＶR ＜ＶBの時には“Ｈ”レベルを出力
する。ＰチャネルトランジスタＰ４１は、ゲート入力が
“Ｌ”レベルの時にはオンになり、ゲート入力が“Ｈ”
レベルの時にはオフになる。このＰチャネルトランジス
タＰ４１がオンの時には前記ＶA およびＶBがプルアッ
プされ、このＰチャネルトランジスタＰ４１がオフの時
には前記ＶAおよびＶB がプルダウンされる。このよう
な動作により、ＶB ＝ＶR となるように帰還制御が行わ
れる。なお、前記高抵抗Ｒ３、Ｒ４を流れる電流は僅か
であり、ＮチャネルトランジスタＮ４１のチャネル幅を
十分に大きく設定しておけば、ＶA ＝ＶR ＋Ｖtnとなっ
て安定する。そして、降圧出力ノードの内部降圧電圧Ｖ
ddint として、ＶA −Ｖtn、つまり、ＶR が得られる。
る。差動増幅器１１１は、ＶR ＞ＶB の時には“Ｌ”レ
ベルを出力し、ＶR ＜ＶBの時には“Ｈ”レベルを出力
する。ＰチャネルトランジスタＰ４１は、ゲート入力が
“Ｌ”レベルの時にはオンになり、ゲート入力が“Ｈ”
レベルの時にはオフになる。このＰチャネルトランジス
タＰ４１がオンの時には前記ＶA およびＶBがプルアッ
プされ、このＰチャネルトランジスタＰ４１がオフの時
には前記ＶAおよびＶB がプルダウンされる。このよう
な動作により、ＶB ＝ＶR となるように帰還制御が行わ
れる。なお、前記高抵抗Ｒ３、Ｒ４を流れる電流は僅か
であり、ＮチャネルトランジスタＮ４１のチャネル幅を
十分に大きく設定しておけば、ＶA ＝ＶR ＋Ｖtnとなっ
て安定する。そして、降圧出力ノードの内部降圧電圧Ｖ
ddint として、ＶA −Ｖtn、つまり、ＶR が得られる。
【０１０４】図１１（ｂ）は、図１１（ａ）に示した電
源降圧回路の変形例を示す回路図である。この電源降圧
回路は、図１１（ａ）の電源降圧回路と比べて、Ｎチャ
ネルトランジスタＮ４１およびＰＭＯＳトランジスタ１
１３が省略されたものであり、原理的には図１１（ａ）
の回路と同様な動作が行われる。
源降圧回路の変形例を示す回路図である。この電源降圧
回路は、図１１（ａ）の電源降圧回路と比べて、Ｎチャ
ネルトランジスタＮ４１およびＰＭＯＳトランジスタ１
１３が省略されたものであり、原理的には図１１（ａ）
の回路と同様な動作が行われる。
【０１０５】尚、本発明は、上記実施の形態に係るＥＰ
ＲＯＭに限定されるものではなく、ＮＡＮＤ型、ＮＯＲ
型などのＥＥＰＲＯＭなどにも適用することが可能であ
り、発明の要旨を変えない範囲において種々変形が可能
である。
ＲＯＭに限定されるものではなく、ＮＡＮＤ型、ＮＯＲ
型などのＥＥＰＲＯＭなどにも適用することが可能であ
り、発明の要旨を変えない範囲において種々変形が可能
である。
【０１０６】
【発明の効果】以上、詳述したように本発明によれば、
チップサイズの大型化およびコストの増大を抑え得ると
ともに、アクセスの高速化を図ることが可能な不揮発性
半導体記憶装置の定電圧発生回路を提供できる。
チップサイズの大型化およびコストの増大を抑え得ると
ともに、アクセスの高速化を図ることが可能な不揮発性
半導体記憶装置の定電圧発生回路を提供できる。
【図１】本発明に係る不揮発性半導体メモリの第１の実
施の形態に係るＥＰＲＯＭの一例の一部を示す回路図。
施の形態に係るＥＰＲＯＭの一例の一部を示す回路図。
【図２】図１の要部を具体的に示す回路図。
【図３】図２中のビット線電位クランプ用のトランジス
タの負荷特性の一例を示す特性図。
タの負荷特性の一例を示す特性図。
【図４】図１中のビット線バイアス回路に適用される本
発明の定電圧発生回路の第１の実施例を示す回路図。
発明の定電圧発生回路の第１の実施例を示す回路図。
【図５】図４に示す回路においてＰＭＯＳトランジスタ
Ｐ１，Ｐ２の相互コンダンクタンスｇｍの比を１：１に
設定した場合における各トランジスタの負荷特性を示す
特性図。
Ｐ１，Ｐ２の相互コンダンクタンスｇｍの比を１：１に
設定した場合における各トランジスタの負荷特性を示す
特性図。
【図６】図４の定電圧発生回路の変形例を示す回路図。
【図７】本発明の不揮発性半導体記憶装置の他の例で使
用されるカラム選択遅延回路を示す回路図。
用されるカラム選択遅延回路を示す回路図。
【図８】図７中の遅延回路の異なる具体例を示す回路
図。
図。
【図９】本発明の不揮発性半導体記憶装置のさらに他の
例の一部に係るビット線電流リーク回路を示す回路図。
例の一部に係るビット線電流リーク回路を示す回路図。
【図１０】図９中の遅延回路の相異なる具体例を示す回
路図。
路図。
【図１１】本発明の不揮発性半導体記憶装置のさらに他
の例で使用される電源降圧回路の相異なる具体例を示す
回路図。
の例で使用される電源降圧回路の相異なる具体例を示す
回路図。
【図１２】本願出願人の出願に係る従来の定電圧発生回
路の基本的構成を示す回路図。
路の基本的構成を示す回路図。
【図１３】図１２の回路の一具体例を示す回路図。
【図１４】図１３の回路の動作例を示す波形図。
【図１５】図１３の定電圧発生回路の活性化直後におけ
るビット線電圧の経時変化の様子を示す特性図。
るビット線電圧の経時変化の様子を示す特性図。
１１…メモリセルアレイ、
１２…ロウデコーダ、
１３…カラム選択スイッチ、
１４…ロウプリデコーダ、
１５…カラムデコーダ、
１６…センスアンプ回路、
１７，１８…ビット線電位クランプ用のＭＯＳトランジ
スタ、 １９…定電圧発生回路、 ２０…入出力回路、 ２１…センスアンプ、 ２３…カラム選択スイッチ用のＭＯＳトランジスタ、 ２４…メモリセル、 ２６…ダミーカラム選択スイッチ用のＭＯＳトランジス
タ、 ２７…ダミーセル用定電流源、 ３０…制御回路、 ３１…インバータ回路、 Ｎ１〜Ｎ７…ＮＭＯＳトランジスタ、 Ｐ１〜Ｐ３…ＰＭＯＳトランジスタ、 ＣＭ…カレントミラー回路。
スタ、 １９…定電圧発生回路、 ２０…入出力回路、 ２１…センスアンプ、 ２３…カラム選択スイッチ用のＭＯＳトランジスタ、 ２４…メモリセル、 ２６…ダミーカラム選択スイッチ用のＭＯＳトランジス
タ、 ２７…ダミーセル用定電流源、 ３０…制御回路、 ３１…インバータ回路、 Ｎ１〜Ｎ７…ＮＭＯＳトランジスタ、 Ｐ１〜Ｐ３…ＰＭＯＳトランジスタ、 ＣＭ…カレントミラー回路。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−242847（ＪＰ，Ａ)
特開 平８−298722（ＪＰ，Ａ)
特開 平８−171432（ＪＰ，Ａ)
特開 平５−36289（ＪＰ，Ａ)
特開 平５−28781（ＪＰ，Ａ)
特開 平７−254826（ＪＰ，Ａ)
特開 平７−153287（ＪＰ，Ａ)
特開 平９−82094（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/00 - 16/34
Claims (7)
- 【請求項１】 ソースが第１の電源ノードに接続され、
ゲートおよびドレインが第１のノードに接続された第１
のＰＭＯＳトランジスタと、 ソースが前記第１の電源ノードに接続され、ゲートが前
記第１のノードに接続され、ドレインが出力ノードであ
る第２のノードに接続され、上記第１のＰＭＯＳトラン
ジスタとともにカレントミラー回路を形成する第２のＰ
ＭＯＳトランジスタと、 ドレインが前記第１のノードに接続され、ゲートが前記
第２のノードに接続され、ソースが第２の電源ノードに
接続された定電流源を構成する第１のＮＭＯＳトランジ
スタと、ドレインおよびゲートが前記第２のノードに接
続され、ソースが第３のノードに接続された第２のＮＭ
ＯＳトランジスタと、 前記第３のノードと前記第２の電源ノードとの間に接続
された能動素子あるいは抵抗素子と、電源供給ノードと前記第１の電源ノードとの間にソース
・ドレイン間が接続され、ゲートに制御信号が供給され
る第３のＰＭＯＳトランジスタと、前記第１のノードと
前記第２の電源ノードとの間に接続され、ゲートに前記
制御信号が供給される第３のＮＭＯＳトランジスタと、
前記第２のノードと前記第２の電源ノードとの間にドレ
イン・ソース間が接続され、ゲートに前記制御信号が供
給される第４のＮＭＯＳトランジスタと、前記第１のノ
ードと前記第２の電源ノードとの間に接続された第１の
容量とからなり、 制御信号入力の非活性状態では前記第
１のノードおよび第２のノードを前記第２の電源ノード
のレベルに設定するとともに前記カレントミラー回路を
非活性状態に制御し、制御信号入力が活性化した時に前
記第１のノードおよび第２のノードのレベル設定を解除
するとともに前記カレントミラー回路を活性化させるよ
うに制御する制御回路とを具備することを特徴とする定
電圧発生回路。 - 【請求項２】 請求項１記載の定電圧発生回路におい
て、 前記第３のノードと前記第２の電源ノードとの間に接続
された能動素子は、ドレインおよびゲートが前記第３の
ノードに接続され、ソースが前記第２の電源ノードに接
続された第５のＮＭＯＳトランジスタであることを特徴
とする定電圧発生回路。 - 【請求項３】 ソースが第１の電源ノードに接続され、
ゲートおよびドレインが第１のノードに接続された第１
のＰＭＯＳトランジスタと、 ソースが前記第１の電源ノードに接続され、ゲートが前
記第１のノードに接続され、ドレインが出力ノードであ
る第２のノードに接続され、上記第１のＰＭＯＳトラン
ジスタとともにカレントミラー回路を形成する第２のＰ
ＭＯＳトランジスタと、 ドレインが前記第１のノードに接続され、ゲートが第３
のノードに接続され、ソースが第２の電源ノードに接続
された定電流源を構成する第１のＮＭＯＳトランジスタ
と、 ドレインおよびゲートが前記第２のノードに接続され、
ソースが前記第３のノードに接続された第２のＮＭＯＳ
トランジスタと、 ドレインおよびゲートが前記第３のノードに接続され、
ソースが前記第２の電源ノードに接続された第３のＮＭ
ＯＳトランジスタと、電源供給ノードと前記第１の電源ノードとの間にソース
・ドレイン間が接続され、ゲートに制御信号が供給され
る第３のＰＭＯＳトランジスタと、前記第１のノードと
前記第２の電源ノードとの間に接続され、ゲートに前記
制御信号が供給される第４のＮＭＯＳトランジスタと、
前記第２のノードと前記第２の電源ノードとの間にドレ
イン・ソース間が接続され、ゲートに前記制御信号が供
給される第５のＮＭＯＳトランジスタと、前記第１のノ
ードと前記第２の電源ノードとの間に接続された第１の
容量とからなり、 制御信号入力の非活性状態では前記第
１のノードおよび第２のノードを前記第２の電源ノード
のレベルに設定するとともに前記カレントミラー回路を
非活性状態に制御し、制御信号入力が活性化した時に前
記第１のノードおよび第２のノードのレベル設定を解除
するとともに前記カレントミラー回路を活性化させるよ
うに制御する制御回路とを具備することを特徴とする定
電圧発生回路。 - 【請求項４】 請求項１または３記載の定電圧発生回路
において、 前記第１の容量の容量値Ｃ１と前記第２のノードの寄生
容量である第２の容量の容量値Ｃ２との関係は、前記第
１のＰＭＯＳトランジスタの相互コンダクタンスと第２
のＰＭＯＳトランジスタの相互コンダクタンスとの比率
に等しいことを特徴とする定電圧発生回路。 - 【請求項５】 請求項１記載の定電圧発生回路におい
て、 前記第３のＮＭＯＳトランジスタの相互コンダクタンス
と第４のＮＭＯＳトランジスタの相互コンダクタンスと
の比は、第２のノードの寄生容量である容量値Ｃ２と前
記第１のノードの容量値Ｃ１との比率に等しいことを特
徴とする定電圧発生回路。 - 【請求項６】 請求項３記載の定電圧発生回路におい
て、 前記第４のＮＭＯＳトランジスタの相互コンダクタンス
と第５のＮＭＯＳトランジスタの相互コンダクタンスと
の比は、第２のノードの寄生容量である容量値Ｃ２と前
記第１のノードの容量値Ｃ１との比率に等しいことを特
徴とする定電圧発生回路。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
定電圧発生回路において、 さらに、前記第２のノードと前記第２の電源ノードとの
間にドレイン・ソース間が接続され、ゲートに前記第３
のノードの信号が供給される第６のＮＭＯＳトランジス
タを具備することを特徴とする定電圧発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33994896A JP3532721B2 (ja) | 1996-12-19 | 1996-12-19 | 定電圧発生回路 |
| US08/987,583 US5940322A (en) | 1996-12-19 | 1997-12-09 | Constant voltage generating circuit with improved line voltage control |
| TW086118685A TW394952B (en) | 1996-12-19 | 1997-12-11 | Non-volatile semiconductor memory and constant voltage generator in the same |
| KR1019970069948A KR100295564B1 (ko) | 1996-12-19 | 1997-12-17 | 불휘발성반도체기억장치와그정전압발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33994896A JP3532721B2 (ja) | 1996-12-19 | 1996-12-19 | 定電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10188585A JPH10188585A (ja) | 1998-07-21 |
| JP3532721B2 true JP3532721B2 (ja) | 2004-05-31 |
Family
ID=18332283
Family Applications (1)
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