JPH06259976A

JPH06259976A - 不揮発性半導体記憶装置

Info

Publication number: JPH06259976A
Application number: JP7094293A
Authority: JP
Inventors: Hiroshi Kuwabara; 拓桑原
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 1993-03-05
Filing date: 1993-03-05
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】不揮発性半導体記憶装置の回路を簡単にし、
消費電力を少なくし、広い範囲の電源電圧使用可能にす
ること。【構成】読み取り時電圧調整手段によって、読み取り
時にゲートに印加する電圧の値を、フローティングゲー
トに電子を注入する前のしきい値よりも高く、フローテ
ィングゲートに電子を注入した後のしきい値よりも低く
調整しているので、フローティングゲートに電子を注入
したときとしないときとで、ゲートに前記読み取り時電
圧を印加したときのソースとドレイン間の導通状態が安
定的に切り替わるので、前記ゲートとソースとドレイン
の他にフローティングゲートを備えたＭＯＳ型トランジ
スタの出力電圧を増幅する必要がないため、回路が簡単
になるとともに、消費電力が少なくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関するものであり、特に消費電力を低減することが
でき、かつ回路を簡単にすることができる不揮発性半導
体記憶装置に関するものである。

【０００２】

【従来の技術】従来、ＦＡＭＯＳ（Ｆｌｏａｔｉｎｇ
ＧａｔｅＡｖａｌａｎｃｈｅＩｎｊｅｃｔｉｏｎ
ＭＯＳ）トランジスタを用いた不揮発性半導体記憶装置
が用いられている。図７は、ＦＡＭＯＳトランジスタ１
６０の断面構造を示す。図７においてＰ型シリコン基板
１６１にＮ型ソース１６２及びＮ型ドレイン１６３が形
成されている。また絶縁層１６６を介してフローティン
グゲート１６４及びゲート１６５が形成されている。紫
外線を充分に照射すると、フローティングゲート１６４
の電荷が消滅するので、ＦＡＭＯＳトランジスタ１６０
のしきい値が例えば約２Ｖに低下し、図８中カーブａに
示すようなゲート電圧対ドレイン・ソース間電流特性を
示す。書き込みモード時に、ゲート１６５及びドレイン
１６３に比較的高い電圧を印加する。このとき、ドレイ
ン１６３近傍でアバランシェ現象が起こり、発生した電
子がフローティングゲート１６４に注入される。この状
態では、図８中カーブｂに示すようにＦＡＭＯＳトラン
ジスタ１６０のしきい値が例えば４Ｖに上昇する。この
ためＦＡＭＯＳトランジスタ１６０のフローティングゲ
ート１６４に電子を注入するかどうかを選択的に行うこ
とによってメモリ機能が生ずる。例えば電子を注入した
ＦＡＭＯＳトランジスタ１６０のデータを“０”とし、
電子を注入しないＦＡＭＯＳトランジスタ１６０のデー
タを“１”とすることができる。特公平４−１４３７号
公報は、このＦＡＭＯＳトランジスタを用いた不揮発性
半導体記憶装置の回路の従来例を開示している。図９は
この従来例を示す。図９において、端子３１ａは行アド
レス入力バッファ３１の入力端子であり、端子３３ａは
列アドレス入力バッファ３３の入力端子である。端子３
１ａに外部から複数ビットの行アドレス入力信号が印加
され、一方端子３３ａに外部から複数ビットの列アドレ
ス入力信号が印加される。行アドレス入力バッファ３１
は、外部行アドレス入力信号に対応する内部行アドレス
信号を作り、行デコーダ３２に送る。一方列アドレス入
力バッファ３３は、外部列アドレス入力信号に対応する
内部列アドレス信号を作り、列デコーダ３４に送る。行
デコーダ３２は、内部行アドレス信号に対応して、複数
の出力線のうちの１本のみを有効にして、その他の出力
を無効にする。一方列デコーダ３４は、内部列アドレス
信号に対応して、複数の出力線のうち１本のみを有効に
して、その他の出力を無効にする。正論理の場合には、
有効な出力線のみがＨ（Ｈｉｇｈ）レベルとなり、その
他はＬ（Ｌｏｗ）レベルとなる。この行デコーダ３２と
列デコーダ３４の出力によって、メモリアレイ３６中の
１つのＦＡＭＯＳトランジスタ３６ａ（後述する図１１
に示す）が選択される。この選択されたＦＡＭＯＳトラ
ンジスタ３６ａの記憶データが読み出されあるいはデー
タが書き込まれる。内部電源回路３５は、電源端子３５
ａ及び電源端子３５ｂを有している。電源端子３５ａに
は通常の動作電圧Ｖｃｃ（例えば５Ｖ）が印加され、一
方電源端子３５ｂには比較的高い書き込み時電圧Ｖｐｐ
（例えば１２．５Ｖ）が印加される。内部電源回路３５
は、書き込みモードでは前記Ｖｐｐ電圧を、またその他
のモードでは前記Ｖｃｃ電圧をそれぞれ行デコーダ３２
及び列デコーダ３４に印加する。入出力端子４３に接続
された入力バッファ４２は、書き込み時に書き込みデー
タを外部から取り込んで、内部に書き込みデータに対応
したデータを送る。このとき内部電源回路３５からは書
き込み時電圧Ｖｐｐが出力される。内部電源回路３５か
ら動作電圧Ｖｃｃが出力されると、行デコーダ３２と列
デコーダ３４で選択されたＦＡＭＯＳトランジスタ３６
ａのデータが読み取られ、これがセンスアンプ３９で判
別された後出力バッファ４１に印加される。出力バッフ
ァ４１に印加されたデータは入出力端子４３から出力さ
れる。

【０００３】図１０は、図９の内部電源回路３５の内部
回路を示す。図１０において、内部電源回路３５は、一
対のＮチャネルデプレッション型ＭＯＳトランジスタ３
５１，３５２と制御回路３５３からなる。書き込みモー
ド時には、制御回路３５３が、ＭＯＳトランジスタ３５
１のゲートに前記Ｖｐｐ電圧を印加し、ＭＯＳトランジ
スタ３５２のゲートに０Ｖを印加する。このときＭＯＳ
トランジスタ３５１はオンし、ＭＯＳトランジス３５２
はオフする。このため内部電源回路３５の出力端子３５
ｃの電圧（両トランジスタ３５１，３５２の出力）はＶ
ｐｐ電圧となる。書き込みモード以外の時は、制御回路
３５３が、ＭＯＳトランジスタ３５１のゲート電圧を０
Ｖにし、ＭＯＳトランジスタ３５２のゲート電圧を前記
Ｖｃｃ電圧とする。このときＭＯＳトランジスタ３５１
はオフし、ＭＯＳトランジスタ３５２はオンする。この
ため内部電源回路３５の出力端子３５ｃの電圧は前記Ｖ
ｃｃ電圧となる。

【０００４】図１１は、前記図９の回路の一部分を示
す。図１１において、前記選択されたＦＡＭＯＳトラン
ジスタ３６ａ、列選択ＭＯＳトランジスタ３７群、書き
込み読み出し切換用トランジスタ３８及び負荷抵抗５１
によって決定される端子３９ａの電圧（後述のように例
えば３Ｖ又は４Ｖとなる）と、基準電圧発生回路４０か
ら得た端子３９ｂの電圧（例えば３．５Ｖ）との差をセ
ンスアンプ３９の差動増幅器５０で増幅する。なお端子
５０ａは差動増幅器５０の出力端子である。図９に示す
ように、この差動増幅器５０の出力（センスアンプ３９
の出力）は出力バッファ４１に印加される。出力バッフ
ァ４１の出力側に入出力端子４３が接続されている。図
１１に示される基準電圧発生回路４０において、ＦＡＭ
ＯＳトランジスタ６４は、メモリアレイ３６の１つのＦ
ＡＭＯＳトランジスタ３６ａに対応した比較用ダミーメ
モリトランジスタであり、ＦＡＭＯＳトランジスタ６４
のゲートは抵抗６５を介して前記Ｖｃｃ電源端子３５ａ
に接続されている。またＭＯＳトランジスタ６２，６３
は、前記列選択ＭＯＳトランジスタ３７と書き込み読み
出し切換用ＭＯＳトランジスタ３８に対応するように接
続されている。また抵抗６１がＭＯＳトランジスタ６２
と電源端子３５ａとの間に接続されている。例えば前記
抵抗５１の値を抵抗６１の値の２倍に設定し、比較用Ｆ
ＡＭＯＳトランジスタ６４は記憶消去状態（この状態で
は後述のように、ＦＡＭＯＳトランジスタ６４のゲート
にＶｃｃ電圧が印加されると、ゲート・ソース間の抵抗
は小さくなる。）とすると、メモリアレイ３６中の選択
ＦＡＭＯＳトランジスタ３６ａも記憶消去状態の場合
は、端子３９ａの電圧が端子３９ｂの電圧よりも低くな
る。一方前記選択ＦＡＭＯＳトランジスタ３６ａが書き
込まれた状態の場合は（この場合は、ゲートにＶｃｃ電
圧が印加されてもゲート・ソース間の抵抗は大きくな
る。）、この選択ＦＡＭＯＳトランジスタ３６ａを流れ
る電流が小さいために、端子３９ａの電圧が端子３９ｂ
の電圧よりも高くなる。

【０００５】図１２は、図１１に示す差動増幅器５０の
内部回路である。図１２において、前記端子３９ａの電
圧と端子３９ｂの電圧の差が一対のＭＯＳトランジスタ
５１，５２で増幅され、インバーター５８，５９を介し
て出力端子５０ａに出力される。ここにおいて、一対の
ＭＯＳトランジスタ５３、５４は前記ＭＯＳトランジス
タ５１，５２の負荷抵抗として動作し、ＭＯＳトランジ
スタ５５，５６及び抵抗５７は前記ＭＯＳトランジスタ
５１，５２の定電流源として動作する。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ような従来技術では、書き込まれた（フローティングゲ
ートに電子が注入された）ＦＡＭＯＳトランジスタ３６
ａのゲートに、そのしきい値電圧（４Ｖ）より大きな電
源電圧Ｖｃｃ（５Ｖ）が読み出し時に印加されることが
あるため、記憶消去状態のみならず書き込まれた状態で
もＦＡＭＯＳトランジスタ３６ａに電流が流れる。この
ため前記負荷抵抗５１の電圧降下により端子３９ａ（図
１１参照）に中間電圧（動作電圧Ｖｃｃよりも低い例え
ば４Ｖ）が発生する。一方ＦＡＭＯＳトランジスタ３６
ａが記憶消去状態であっても、負荷抵抗５１と３６ａ、
３７，３８のトランジスタのオン抵抗との分圧により、
端子３９ａの電位は零にはならない（例えば約３Ｖ程度
となる。）。このため両方の状態に生じる端子３９ａの
電圧（４Ｖと３Ｖ）の中間の電圧を発生する基準電圧発
生回路４０が必要となった。更に基準電圧と端子３９ａ
の電圧との差を増幅する差動増幅器５０も必要とされて
いた。また前記ＦＡＭＯＳトランジスタ３６ａを流れる
電流は、前記Ｖｃｃ電源から接地端子への貫通電流とな
り、また、上述のようなカレントミラー型差動増幅器５
０でも、貫通電流が生じることになった。これらの貫通
電流によって、消費電力が増大した。更になんらかの原
因でＶｃｃ電圧が増大すると（５．５Ｖ程度に上がるこ
とは通常である。）、書き込まれたＦＡＭＯＳトランジ
スタ３６ａに流れる電流を増加させ、端子３９ａの電圧
が低下してしまい、誤判読の原因となる。このため広い
範囲の電源電圧Ｖｃｃを使用できるようにするために
は、ＦＡＭＯＳトランジスタ３６ａにおいて、書き込み
によるしきい値電圧の増加が大きいことが必要なので、
広い範囲の電源電圧Ｖｃｃを使用できなかった。したが
って本発明の課題は、上述の欠点をなくし、回路が簡単
になり、かつ消費電力が少なく、更に広い範囲の電源電
圧の使用が可能な不揮発性半導体記憶装置を提供するこ
とである。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明の構成は、ゲートとソースとドレインの他に
フローティングゲートを備えたＭＯＳ型トランジスタ
と、前記ゲートに印加する電圧を、データ書き込み時に
は書き込み時電圧とし、データ読み取り時には読み取り
時電圧とする印加電圧切換手段とを備えた不揮発性半導
体記憶装置において、前記読み取り時電圧の値を、前記
フローティングゲートに電子が注入されたときの前記Ｍ
ＯＳ型トランジスタのしきい値よりも低く、前記フロー
ティングゲートに電子が注入されていないときの前記Ｍ
ＯＳ型トランジスタのしきい値よりも高く調整する読み
取り時電圧調整手段が付加されていることである。

【０００８】

【作用】ゲートとソースとドレインの他にフローティン
グゲートを備えたＭＯＳ型トランジスタのしきい値は、
フローティングゲートに電子を注入した状態において高
くなる。読み取り時電圧調整手段によって、読み取り時
にゲートに印加する電圧の値を、フローティングゲート
に電子を注入する前のしきい値よりも高く、フローティ
ングゲートに電子を注入した後のしきい値よりも低く調
整しているので、フローティングゲートに電子を注入し
たときとしないときとで、ゲートに前記読み取り時電圧
を印加したときの前記ソースとドレイン間の導通状態が
安定的に切り替わるので、前記ゲートとソースとドレイ
ンの他にフローティングゲートを備えたＭＯＳ型トラン
ジスタの出力電圧を増幅する必要がないため、回路が簡
単になるとともに、消費電力が少なくなる。

【０００９】

【実施例】次に、本発明の一実施例を図面を参照しなが
ら説明する。図１は本発明の一実施例の回路図である。
図１において、アドレスデコーダ１０は、行デコーダ１
２と列デコーダ１４からなる。端子１１ａは行アドレス
入力バッファ１１の入力端子であり、端子１３ａは列ア
ドレス入力バッファ１３の入力端子である。行アドレス
入力バッファ１１は行デコーダ１２を制御するように接
続され、列アドレス入力バッファ１３は列デコーダ１４
を制御するように接続されている。行デコーダ１２は直
接メモリアレイ１６を制御するように接続され、一方列
デコーダ１４は列選択ＭＯＳトランジスタ１７群を介し
てメモリアレイ１６を制御するように接続されている。
内部電源回路１５は電源端子１５ａ及び電源端子１５ｂ
に接続され、行デコーダ１２に書き込み時、書き込み電
圧を供給し、それ以外のモードでは、読み取り用に調整
された電圧を供給するように接続されている。内部電源
回路２４は、電源端子１５ａ，１５ｂに接続され、列デ
コーダ１４に書き込みモード時に書き込み時電圧を供給
し、それ以外のモードでは通常の電源電圧を供給するよ
うに接続されている。ＰチャネルエンハンスメントＭＯ
Ｓトランジスタ１９、書き込み読み出し切換用トランジ
スタ１８、列選択ＭＯＳトランジスタ１７群及びメモリ
アレイ１６は直列に接続されている。前記ＭＯＳトラン
ジスタ１９は、ゲートが制御入力端子１９ａに接続さ
れ、ソースが電源端子１５ａに接続されている。前記Ｍ
ＯＳトランジスタ１９のドレインに、インバータ２０の
入力側が接続され、このインバータ２０の出力側は、出
力バッファ２１の入力側に接続されている。この出力バ
ッファ２１の出力側は入出力端子２３に接続されてい
る。また入力バッファ２２の入力側がこの入出力端子２
３に接続され、一方入力バッファ２２の出力側が前記ト
ランジスタ１７群と前記トランジスタ１８との接続点に
接続されている。

【００１０】以上の構成において、端子１１ａには外部
から複数ビットの外部行アドレス入力信号が印加され、
一方、端子１３ａには外部から複数ビットの外部列アド
レス入力信号が印加される。行アドレス入力バッファ１
１は、前記外部行アドレス入力信号に対応する内部行ア
ドレス信号を作り、行デコーダ１２に送る。一方列アド
レス入力バッファ１３は、前記外部列アドレス入力信号
に対応する内部列アドレス信号を作り、列デコーダ１４
に送る。行デコーダ１２は、その複数の出力線のうち前
記内部行アドレス信号に対応した１本のみを有効にし
て、その他の出力を無効にする。一方列デコーダ１４
は、その複数の出力線のうち前記内部列アドレス信号に
対応した１本のみを有効にして、その他の出力を無効に
する。行デコーダ１２の出力は直接メモリアレイ１６に
印加される。一方列デコーダ１４の出力は、列選択ＭＯ
Ｓトランジスタ１７群のゲートに印加され、この列選択
ＭＯＳトランジスタ１７群の出力がメモリアレイ１６に
印加される。このようにして、メモリアレイ１６中の１
つの後述するＦＡＭＯＳトランジスタ１６０が選択され
る。この選択されたＦＡＭＯＳトランジスタ１６０の書
き込みまたは読み出しが行われる。

【００１１】書き込み時に、入出力端子２３に接続され
た入力バッファ２２は、書き込みデータを外部より取り
込んで内部（メモリアレイ１６）に書き込みデータに対
応したデータを送る。このデータが、メモリアレイ１６
中の選択されたＦＡＭＯＳトランジスタ１６０に書き込
まれる。読み出し時には次のようになる。Ｐチャネルエ
ンハンスメントＭＯＳトランジスタ１９及びインバータ
２０は、従来例のセンスアンプ３９と基準電圧発生回路
４０に対応している。ＭＯＳトランジスタ１９はプリチ
ャージ用のものである。制御入力端子１９ａにＬレベル
プリチャージ信号が印加されると、ＭＯＳトランジスタ
１９がオンし、インバータ２０の入力電圧をＶｃｃ電圧
までプリチャージする。その後、制御入力端子１９ａの
電圧をＨレベル（Ｖｃｃ電圧）にすると、ＭＯＳトラン
ジスタ１９がオフになる。ＦＡＭＯＳトランジスタ１６
０の読み出し動作を１９ａの電圧をＨレベルにしてから
始める。このとき、選択されたＦＡＭＯＳトランジスタ
１６０、列選択ＭＯＳトランジスタ群１７及び書き込み
読み出し切換用トランジスタ１８によって、インバータ
２０の入力電圧が決定される。書き込まれたＦＡＭＯＳ
トランスタ１６０が選択された場合には、このＦＡＭＯ
Ｓトランジスタ１６０のゲートには、後述する内部電源
回路１５によって３Ｖ以下の電圧が印加されるので、こ
のＦＡＭＯＳトランジスタ１６０には電流が流れない。
このため前記インバータ２０の入力電圧はＶｃｃ電圧を
保持している。次に記憶が消去されたＦＡＭＯＳトラン
ジスタ１６０が選択された場合には、前記３Ｖのゲート
電圧に対して例えばしきい値電圧が１．５Ｖのために、
この記憶が消去されたＦＡＭＯＳトランジスタ１６０に
電流が流れる。このため一定時間経過すると、前記プリ
チャージした電荷を全て接地端子に放電するために、前
記インバータ２０の入力電圧は０Ｖになる。インバータ
２０の出力信号は、出力バッファ２１を介して入出力端
子２３に送られる。内部電源回路１５の電源端子１５ａ
は通常の動作電圧Ｖｃｃ（例えば５Ｖ）が印加され、一
方電源端子１５ｂは書き込み用電圧Ｖｐｐ（例えば１
２．５Ｖ）が印加される。

【００１２】図２は、図１に示す内部電源回路１５の内
部回路を示す。図２において、内部電源回路１５は、Ｎ
チャネルデプレッション型ＭＯＳトランジスタ１５１，
Ｎチャネルエンハンスメント型ＭＯＳトランジスタ１５
２、制御回路１５３、ＭＯＳトランジスタ１５４及びバ
イアス回路１５５，１５６，１５７，１５８，１５９を
有している。制御回路１５３は、ＭＯＳトランジスタ１
５１のゲート及びＭＯＳトランジスタ１５４のゲートを
制御するように接続されている。ＭＯＳトランジスタ１
５４のドレインはＭＯＳトランジスタ１５２のゲートを
制御するように接続されている。各々のゲートとドレイ
ンが接続されたバイアス回路用Ｎチャネルエンハンスメ
ント型ＭＯＳトランジスタ１５５，１５６，１５７，１
５８が直列にＭＯＳトランジスタ１５２のゲートと接地
端子との間に接続されている。一方バイアス回路用抵抗
１５９がＶｃｃ用電源端子１５ａとＭＯＳトランジスタ
１５２のゲートとの間に接続されている。更にＭＯＳト
ランジスタ１５１のドレインがＶｐｐ用電源端子１５ｂ
に接続され、一方ＭＯＳトランジスタ１５２のドレイン
がＶｃｃ用電源端子１５ａに接続されている。このＭＯ
Ｓトランジスタ１５１のソースとＭＯＳトランジスタ１
５２のソースとが接続されて、出力端子１５ｃになって
いる。以上の構成によって、書き込みモード時には、制
御回路１５３が、ＭＯＳトランジスタ１５１のゲートに
前記Ｖｐｐ電圧を印加し、ＭＯＳトランジスタ１５４の
ゲートに前記Ｖｃｃ電圧を印加する。このときＭＯＳラ
ンジスタ１５１はオンする。またＭＯＳトランジスタ１
５４もオンするので、ＭＯＳトランジス１５２はオフす
る。このため内部電源回路１５の出力端子１５ｃの電圧
は前記Ｖｐｐ電圧となる。書き込みモード以外の時は、
制御回路１５３が、ＭＯＳトランジスタ１５１，１５４
のゲートを０Ｖにする。このときＭＯＳトランジスタ１
５４はオフとなるので、ＭＯＳトランジスタ１５２のゲ
ート電圧は、Ｖｃｃ電源端子１５ａと接地端子との間に
直列に接続されたバイアス回路用Ｎチャネルエンハンス
メント型ＭＯＳトランジスタ１５５，１５６，１５７，
１５８及び抵抗１５９（例えば１メガオーム）により決
まる。

【００１３】図３は、図２に示す回路の一部分の等価回
路を示す。図２に示すようにＭＯＳトランジスタ１５
５，１５６，１５７，１５８の各々のゲートとドレイン
とが直結されているので、図３に示すようにＭＯＳトラ
ンジスタ１５５，１５６，１５７，１５８はダイオード
として動作する。このためＭＯＳトランジスタ１５２の
ゲート電圧はＭＯＳトランジスタ１５５，１５６，１５
７，１５８（例えば各しきい値電圧１Ｖ）のソース・ド
レイン間電圧降下（各しきい値電圧に等しい）によって
決まる。電源電圧Ｖｃｃが４Ｖ（前記各しきい値電圧１
Ｖの４倍）より小さいときは、ＭＯＳトランジスタ１５
５，１５６，１５７，１５８のうち少なくとも１つは、
オフしているため、電流が流れないので、ＭＯＳトラン
ジスタ１５２のゲート電圧は電源電圧Ｖｃｃと同じにな
る。電源電圧Ｖｃｃが４Ｖ以上になると、ＭＯＳトラン
ジスタ１５５，１５６，１５７，１５８が、全てオンす
るために、抵抗１５９によって規制された電流がＭＯＳ
トランジスタ１５５，１５６，１５７，１５８に流れる
ので、ＭＯＳトランジスタ１５２のゲート電圧は４Ｖと
なる。ＭＯＳトランジスタ１５２のしきい値電圧も１Ｖ
なので、内部電源回路１５の出力電圧はＭＯＳトランジ
スタ１５２のゲート電圧より１Ｖ低い電圧となる。図５
のグラフはこの状態を示す。なお図５中のａはＭＯＳト
ランジスタ１５２のゲート電圧を示し、図５中のｂは内
部電源回路１５の出力端子１５ｃの電圧を示す。このた
め書き込みモード以外のとき（読み出し時を含む）は、
Ｖｃｃ電圧が大きくなっても、内部電源回路１５の出力
電圧は３Ｖになる。この値は、図８に示されるＦＡＭＯ
Ｓトランジスタの特性に対し、記憶ずみのときのしきい
値電圧よりも低く、記憶消去ずみのしきい値電圧よりも
高い。

【００１４】図４は、図１に示す行デコーダ１２の内部
回路を示す。図４において行デコーダ１２は、デコード
部１２１及び一対のＭＯＳトランジスタ１２２，１２３
からなる。なおＭＯＳトランジスタ１２２はＮチャネル
エンハンスメント型で、ＭＯＳトランジスタ１２３はＰ
チャネルエンハンスメント型である。ＭＯＳトランスタ
１２２のソースは接地され、ＭＯＳトランジスタ１２３
のソースは電源端子１２４（これは図２の出力端子１５
ｃに接続されている。）に接続されている。またＭＯＳ
トランジスタ１２２のドレインとＭＯＳトランジスタ１
２３のドレインとは接続されている。デコード部１２１
は一般的なものであり、デコード部１２１の出力側はＭ
ＯＳトランジスタ１２２，１２３のゲートに接続されて
いる。デコード部１２１は、前記複数の内部行アドレス
信号を受けて選択したときのみＬレベル（０Ｖ）を出力
する。このＬレベル出力によりＭＯＳトランジスタ１２
３はオンし、ＭＯＳトランジスタ１２２はオフする。こ
のため行デコーダ１２の出力（ＭＯＳトランジスタ１２
２，１２３の出力）は、Ｈレベルとなるので、書き込み
モードでは前記Ｖｐｐ電圧、その他のモードでは前記調
整された電圧となる。またデコード部１２１の非選択時
には、デコード部１２１の出力は、Ｈレベルなので、Ｍ
ＯＳトランジスタ１２２はオン、ＭＯＳトランジスタ１
２３はオフとなるため、行デコーダ１２の出力はＬレベ
ル（０Ｖ）となる。

【００１５】図２の内部電源回路１５の動作において、
上述のように読み出しモードでは、内部電源回路１５の
出力電圧は、３Ｖをクランプ電圧とする電圧である。こ
の出力電圧が、上述のように行デコーダ１２を介して、
選択されたＦＡＭＯＳトランジスタ１６０のゲートに印
加される。図８に示すように、このとき紫外線で記憶が
消去されている後述のデータ“１”のＦＡＭＯＳトラン
ジスタ１６０では、図８中のａ曲線の特性により、ソー
ス・ドレイン間に電流が流れるが、フローティングゲー
トに電子を注入されてしきい値が上昇したデータ“０”
のＦＡＭＯＳトランジスタ１６０では、図８中のｂ曲線
の特性（４Ｖのしきい値電圧）になるために、ソース・
ドレイン間に電流が流れない。なおこのとき、このしき
い値電圧は読み出し時電圧３Ｖより大きければよい。こ
のため選択されたＦＡＭＯＳトランジスタ１６０のデー
タが“１”の場合、電流が流れ、図６の点線より右側部
分に示すようにインバータ２０の入力電圧は０Ｖとな
る。また選択されたＦＡＭＯＳトランジスタ１６０のデ
ータが“０”の場合には、電流が流れず、図６の点線よ
り右側部分に示すようにインバータ２０の入力電圧は定
常状態でＶｃｃ電圧（５Ｖ）となる。なお比較のため
に、図６の点線より左側部分には、上述の従来例の電源
電圧５Ｖにおける端子３９ａ（図１１参照）の電圧を示
す。このように、インバータ２０の入力電圧は、０Ｖか
らＶｃｃ電圧まで変化するため、この入力電圧を従来例
のようにセンスアンプ３９で増幅する必要がない。この
ため単純なインバータ２０で出力バッファ２１に信号を
伝達することができる。

【００１６】

【発明の効果】以上詳細に説明したように、本発明の不
揮発性半導体記憶装置によれば、基準電圧発生回路及び
センスアンプをなくすことができるので、回路を簡単に
することができ、かつ消費電力を少なくし、更に広い範
囲の電源電圧の使用が可能である。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】図１に示す内部電源回路の内部回路図である。

【図３】図１に示す行デコーダの内部回路図である。

【図４】図２に示す内部電源回路の一部分の等価回路図
である。

【図５】前記一実施例の動作説明用グラフである。

【図６】前記一実施例の動作を説明する他のグラフであ
る。

【図７】前記一実施例に使用するＦＡＭＯＳトランジス
タの断面図である。

【図８】前記ＦＡＭＯＳトランジスタの特性を説明する
グラフである。

【図９】従来例の回路図である。

【図１０】図９に示す内部電源回路の内部回路である。

【図１１】前記従来例の回路の一部分の回路図である。

【図１２】図１１に示す差動増幅器の内部回路図であ
る。

【符号の説明】

１２行デコーダ１４列デコーダ１５、２４内部電源回路１６メモリアレイ２１出力バッファ２２入力バッファ１６０ＦＡＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】ゲートとソースとドレインの他にフロー
ティングゲートを備えたＭＯＳ型トランジスタと、前記ゲートに印加する電圧を、データ書き込み時には書
き込み時電圧とし、データ読み取り時には読み取り時電
圧とする印加電圧切換手段とを備えた不揮発性半導体記
憶装置において、前記読み取り時電圧の値を、前記フローティングゲート
に電子が注入されたときの前記ＭＯＳ型トランジスタの
しきい値よりも低く、前記フローティングゲートに電子
が注入されていないときの前記ＭＯＳ型トランジスタの
しきい値よりも高く調整する読み取り時電圧調整手段が
付加されていることを特徴とする不揮発性半導体記憶装
置。