JPH0323997B2 - - Google Patents
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- JPH0323997B2 JPH0323997B2 JP17002185A JP17002185A JPH0323997B2 JP H0323997 B2 JPH0323997 B2 JP H0323997B2 JP 17002185 A JP17002185 A JP 17002185A JP 17002185 A JP17002185 A JP 17002185A JP H0323997 B2 JPH0323997 B2 JP H0323997B2
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- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000000694 effects Effects 0.000 description 15
- 239000000758 substrate Substances 0.000 description 12
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明はCMOS回路（相補MOS型トランジ
スタ回路）を周辺回路に持つ不揮発性半導体記憶
装置に係り、特にメモリセルのドレインが接続さ
れるビツト線の電位を電源電圧以下にクランプす
るためのバイアス回路を備えた不揮発性半導体記
憶装置に関する。
スタ回路）を周辺回路に持つ不揮発性半導体記憶
装置に係り、特にメモリセルのドレインが接続さ
れるビツト線の電位を電源電圧以下にクランプす
るためのバイアス回路を備えた不揮発性半導体記
憶装置に関する。
［発明の技術的背景］
EPROM、E2PROM、MNOS、EAROM等、
データの書き換えが可能でありかつ一度書き込ま
れたデータを不揮発的に保持する不揮発性半導体
記憶装置では、データの読み出し時にメモリセル
のドレインに過大な電圧が印加されないようにす
るため、通常では電源電圧をクランプするための
バイアス回路が設けられている。このバイアス回
路により、メモリセルのドレインに比較的低い電
圧を印加してデータ読み出し時のストレスを減少
し、これによりメモリセルに誤書き込みが生じな
いようにしている。
データの書き換えが可能でありかつ一度書き込ま
れたデータを不揮発的に保持する不揮発性半導体
記憶装置では、データの読み出し時にメモリセル
のドレインに過大な電圧が印加されないようにす
るため、通常では電源電圧をクランプするための
バイアス回路が設けられている。このバイアス回
路により、メモリセルのドレインに比較的低い電
圧を印加してデータ読み出し時のストレスを減少
し、これによりメモリセルに誤書き込みが生じな
いようにしている。
第５図は不揮発性半導体記憶装置の一種であ
り、データの消去を紫外線によつて行なう
EPOMの従来の構成を示す回路図である。図に
おいて１１はそれぞれ、浮遊ゲートおよび制御ゲ
ートからなる二重ゲート構造を持つ不揮発性のメ
モリセル用MOSトランジスタである。これら各
トランジスタ１１ではデータの書き込み時に浮遊
ゲートに電子を注入するか、しないかにより、閾
値電圧が設定され、これにより“１”レベル、
“０”レベルのデータ記憶がなされる。これらト
ランジスタ１１の制御ゲートはロウデコーダ１２
の出力が供給される複数のワード線１３の一つに
選択的に接続されており、ドレインは複数のビツ
ト線１４の一つに選択的に接続されている。そし
てこれら複数のビツト線１４はカラム選択用の各
MOSトランジスタ１５を介してデータ検出ノー
ド１６に共通に接続されている。
り、データの消去を紫外線によつて行なう
EPOMの従来の構成を示す回路図である。図に
おいて１１はそれぞれ、浮遊ゲートおよび制御ゲ
ートからなる二重ゲート構造を持つ不揮発性のメ
モリセル用MOSトランジスタである。これら各
トランジスタ１１ではデータの書き込み時に浮遊
ゲートに電子を注入するか、しないかにより、閾
値電圧が設定され、これにより“１”レベル、
“０”レベルのデータ記憶がなされる。これらト
ランジスタ１１の制御ゲートはロウデコーダ１２
の出力が供給される複数のワード線１３の一つに
選択的に接続されており、ドレインは複数のビツ
ト線１４の一つに選択的に接続されている。そし
てこれら複数のビツト線１４はカラム選択用の各
MOSトランジスタ１５を介してデータ検出ノー
ド１６に共通に接続されている。
上記データ検出ノード１６にはバイアス回路４
０が接続されている。このバイアス回路４０で
は、チツプイネーブル信号がこのROMの動作
時に“０”レベル（アース電圧VSS）にされるこ
とにより、ｐチヤネルのMOSトランジスタ４１
が導通し、ｎチヤネルのMOSトランジスタ４２
が非導通となる。これにより電源電圧VDDが例え
ば5Vにされている時、ｎチヤネルMOSトランジ
スタ４３でその閾値電圧分の約2.5V程度の電圧
降下が生じ、さらにｎチヤネルMOSトランジス
タ４４あるいは４５でそれぞれその閾値電圧分の
約1.7V程度の電圧降下が生じる。なお、トラン
ジスタ４３および４４あるいは４５の閾値電圧は
ソース電圧が0Vで、基板バイアス効果の影響を
全く受けないときに例えば0.8Vとなるように設
定されており、トランジスタ４３ではソース電圧
が比較的高くなるのでその閾値電圧は基板バイア
ス効果の影響を大きく受けて上記のように約
2.5V程度となり、他方、トランジスタ４４もし
くは４５ではソース電圧が比較的低くなるので基
板バイアス効果の影響は小さく、その閾値電圧は
上記のように約1.7V程度になる。このため、合
計で約4.2Vの電圧降下が生じ、結局、上記デー
タ検出ノード１６には高々0.8V程度の電圧しか
印加されない。なお、第５図において４６は上記
トランジスタ４３に電流を流すためのｎチヤネル
MOSトランジスタであり、４７は例えば、常時
導通状態にされたｐチヤネルMOSトランジスタ
等からなる負荷回路である。
０が接続されている。このバイアス回路４０で
は、チツプイネーブル信号がこのROMの動作
時に“０”レベル（アース電圧VSS）にされるこ
とにより、ｐチヤネルのMOSトランジスタ４１
が導通し、ｎチヤネルのMOSトランジスタ４２
が非導通となる。これにより電源電圧VDDが例え
ば5Vにされている時、ｎチヤネルMOSトランジ
スタ４３でその閾値電圧分の約2.5V程度の電圧
降下が生じ、さらにｎチヤネルMOSトランジス
タ４４あるいは４５でそれぞれその閾値電圧分の
約1.7V程度の電圧降下が生じる。なお、トラン
ジスタ４３および４４あるいは４５の閾値電圧は
ソース電圧が0Vで、基板バイアス効果の影響を
全く受けないときに例えば0.8Vとなるように設
定されており、トランジスタ４３ではソース電圧
が比較的高くなるのでその閾値電圧は基板バイア
ス効果の影響を大きく受けて上記のように約
2.5V程度となり、他方、トランジスタ４４もし
くは４５ではソース電圧が比較的低くなるので基
板バイアス効果の影響は小さく、その閾値電圧は
上記のように約1.7V程度になる。このため、合
計で約4.2Vの電圧降下が生じ、結局、上記デー
タ検出ノード１６には高々0.8V程度の電圧しか
印加されない。なお、第５図において４６は上記
トランジスタ４３に電流を流すためのｎチヤネル
MOSトランジスタであり、４７は例えば、常時
導通状態にされたｐチヤネルMOSトランジスタ
等からなる負荷回路である。
［背景技術の問題点］
ところで、上記従来の記憶装置では、トランジ
スタ４３およびトランジスタ４４もしくは４５そ
れぞれの基板バイアス効果を含む閾値電圧を利用
して電源電圧VDDを低下させ、この低下した電圧
を前記ビツト線１４を介して前記メモリセル用ト
ランジスタ１１のドレインに印加するようにして
いる。通常、これらトランジスタ４３，４４，４
５の閾値電圧はチヤネル領域に注入するボロン(B)
イオン等の不純物量の制御により設定される。こ
のため、プロセスパラメーの変動により製造工程
でイオン注入量が変化した場合、特に基板バイア
ス効果の影響を受けるトランジスタの閾値電圧が
大幅に変動し、ノード１６の電圧が大幅に変動す
る。このため、従来のROMは製造上のプロセス
マージンが小さいという欠点がある。
スタ４３およびトランジスタ４４もしくは４５そ
れぞれの基板バイアス効果を含む閾値電圧を利用
して電源電圧VDDを低下させ、この低下した電圧
を前記ビツト線１４を介して前記メモリセル用ト
ランジスタ１１のドレインに印加するようにして
いる。通常、これらトランジスタ４３，４４，４
５の閾値電圧はチヤネル領域に注入するボロン(B)
イオン等の不純物量の制御により設定される。こ
のため、プロセスパラメーの変動により製造工程
でイオン注入量が変化した場合、特に基板バイア
ス効果の影響を受けるトランジスタの閾値電圧が
大幅に変動し、ノード１６の電圧が大幅に変動す
る。このため、従来のROMは製造上のプロセス
マージンが小さいという欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされ
たものでありその目的は、プロセスパラメータが
変動しても、データ読み出し時におけるビツト線
電位を一定に設定することができ、かつデータ読
み出しの際にはビツト線電位を所定電位に高速に
設定することができる不揮発性半導体記憶装置を
提供することにある。
たものでありその目的は、プロセスパラメータが
変動しても、データ読み出し時におけるビツト線
電位を一定に設定することができ、かつデータ読
み出しの際にはビツト線電位を所定電位に高速に
設定することができる不揮発性半導体記憶装置を
提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあつては、
ｐチヤネル型の第１のMOSトランジスタのゲー
トおよびドレインを第１のノードに共通に接続
し、この第１のMOSトランジスタのソースを電
源電圧に結合し、それぞれゲートとドレインが接
続されたｎチヤネル型の第２および第３のMOS
トランジスタを上記第１のノードと基準電圧との
間に直列に挿入し、ビツト線充電用のｎチヤネル
型の第４のMOSトランジスタを不揮発性メモリ
セルのドレインが接続されるビツト線と電源電圧
との間に挿入し、この第４のMOSトランジスタ
のゲートを上記第１のノードに接続するようにし
ている。
ｐチヤネル型の第１のMOSトランジスタのゲー
トおよびドレインを第１のノードに共通に接続
し、この第１のMOSトランジスタのソースを電
源電圧に結合し、それぞれゲートとドレインが接
続されたｎチヤネル型の第２および第３のMOS
トランジスタを上記第１のノードと基準電圧との
間に直列に挿入し、ビツト線充電用のｎチヤネル
型の第４のMOSトランジスタを不揮発性メモリ
セルのドレインが接続されるビツト線と電源電圧
との間に挿入し、この第４のMOSトランジスタ
のゲートを上記第１のノードに接続するようにし
ている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説
明する。第１図はこの発明の不揮発性半導体記憶
装置を、前記第５図と同様にEPROMに実施した
場合の構成を示す回路図である。
明する。第１図はこの発明の不揮発性半導体記憶
装置を、前記第５図と同様にEPROMに実施した
場合の構成を示す回路図である。
第１図において１１はそれぞれ、浮遊ゲートお
よび制御ゲートからなる二重ゲート構造を持ち、
データの書き込み時に浮遊ゲートに電子を注入す
るか、しないかにより閾値電圧が設定され、これ
により“１”レベル、“０”レベルのデータ記憶
がなされる不揮発性のメモリセル用MOSトラン
ジスタである。これらメモリセル用トランジスタ
１１の制御ゲートはロウデコーダ１２の出力が供
給される複数のワード線１３の一つに選択的に接
続されており、ドレインは複数のビツト線１４の
一つに選択的に接続されている。そしてこれら複
数のビツト線１４はカラム選択用の各MOSトラ
ンジスタ１５を介してデータ検出ノード１６に共
通に接続されている。
よび制御ゲートからなる二重ゲート構造を持ち、
データの書き込み時に浮遊ゲートに電子を注入す
るか、しないかにより閾値電圧が設定され、これ
により“１”レベル、“０”レベルのデータ記憶
がなされる不揮発性のメモリセル用MOSトラン
ジスタである。これらメモリセル用トランジスタ
１１の制御ゲートはロウデコーダ１２の出力が供
給される複数のワード線１３の一つに選択的に接
続されており、ドレインは複数のビツト線１４の
一つに選択的に接続されている。そしてこれら複
数のビツト線１４はカラム選択用の各MOSトラ
ンジスタ１５を介してデータ検出ノード１６に共
通に接続されている。
上記データ検出ノード１６はバイアス回路２０
に接続されている。このバイアス回路２０は次の
ように構成されている。すなわち、電源電圧VDD
にはｐチヤネルMOSトランジスタ２１のソース
が接続されている。上記トランジスタ２１のゲー
トには、このROMの動作時は“０”レベル（ア
ース電圧VSS）に、待機時には“１”レベル（電
源電圧VDD）にされるチツプイネーブル信号が
供給されるようになつている。上記トランジスタ
２１のドレインにはｐチヤネルMOSトランジス
タ２２のソースが接続されている。このトランジ
スタ２２のソースおよびゲートはノード２３に共
通に接続されている。さらに上記ノード２３には
ｎチヤネルMOSトランジスタ２４のドレインお
よびゲートが共通に接続されており、このトラン
ジスタ２４のソースにはもう１個のｎチヤネル
MOSトランジスタ２５のドレインおよびゲート
が共通に接続されている。このトランジスタ２５
のソースはアース電圧VSSに接続されている。す
なわち、上記ノード２３とアース電圧VSSとの間
には、ドレインとゲートが接続された２個のｎチ
ヤネルMOSトランジスタ２４，２５が直列に挿
入されている。また上記ノード２３とアース電圧
VSSとの間には、ゲートに上記チツプイネーブル
信号が供給されるｎチヤネルMOSトランジス
タ２６のソース、ドレイン間が挿入されている。
に接続されている。このバイアス回路２０は次の
ように構成されている。すなわち、電源電圧VDD
にはｐチヤネルMOSトランジスタ２１のソース
が接続されている。上記トランジスタ２１のゲー
トには、このROMの動作時は“０”レベル（ア
ース電圧VSS）に、待機時には“１”レベル（電
源電圧VDD）にされるチツプイネーブル信号が
供給されるようになつている。上記トランジスタ
２１のドレインにはｐチヤネルMOSトランジス
タ２２のソースが接続されている。このトランジ
スタ２２のソースおよびゲートはノード２３に共
通に接続されている。さらに上記ノード２３には
ｎチヤネルMOSトランジスタ２４のドレインお
よびゲートが共通に接続されており、このトラン
ジスタ２４のソースにはもう１個のｎチヤネル
MOSトランジスタ２５のドレインおよびゲート
が共通に接続されている。このトランジスタ２５
のソースはアース電圧VSSに接続されている。す
なわち、上記ノード２３とアース電圧VSSとの間
には、ドレインとゲートが接続された２個のｎチ
ヤネルMOSトランジスタ２４，２５が直列に挿
入されている。また上記ノード２３とアース電圧
VSSとの間には、ゲートに上記チツプイネーブル
信号が供給されるｎチヤネルMOSトランジス
タ２６のソース、ドレイン間が挿入されている。
上記ノード２３には２個のｎチヤネルMOSト
ランジスタ２７，２８の各ゲートが接続されてい
る。上記一方のトランジスタ２７のソース、ドレ
イン間の一方は電源電圧VDDに接続されており、
ソース、ドレイン間の他方は前記データ検出ノー
ド１６に接続されている。他方のトランジスタ２
８のソース、ドレイン間の一方は図示しないセン
スアンプの入力ノード２９に接続されており、こ
のトランジスタ２８のソース、ドレイン間の他方
は前記データ検出ノード１６に接続されている。
また、上記入力ノード２９と電源電圧VDDとの間
には、ゲートがアース電圧VSSに接続されて常時
時導通状態にされ、負荷回路として働くｐチヤネ
ルMOSトランジスタ３０のソース、ドレイン間
が挿入されている。なお、上記メモリセル用トラ
ンジスタ１１以外のトランジスタは全てエンハン
スメント型のものが使用される。
ランジスタ２７，２８の各ゲートが接続されてい
る。上記一方のトランジスタ２７のソース、ドレ
イン間の一方は電源電圧VDDに接続されており、
ソース、ドレイン間の他方は前記データ検出ノー
ド１６に接続されている。他方のトランジスタ２
８のソース、ドレイン間の一方は図示しないセン
スアンプの入力ノード２９に接続されており、こ
のトランジスタ２８のソース、ドレイン間の他方
は前記データ検出ノード１６に接続されている。
また、上記入力ノード２９と電源電圧VDDとの間
には、ゲートがアース電圧VSSに接続されて常時
時導通状態にされ、負荷回路として働くｐチヤネ
ルMOSトランジスタ３０のソース、ドレイン間
が挿入されている。なお、上記メモリセル用トラ
ンジスタ１１以外のトランジスタは全てエンハン
スメント型のものが使用される。
次に上記のような構成でなるROMの動作を説
明する。まず、このROMの非動作時にはチツプ
イネーブル信号が“１”レベルになされる。
これによりｐチヤネルMOSトランジスタ２１が
非導通状態となり、ノード２３の充電は行われな
い。また信号が“１”レベルにされることに
より、ｎチヤネルMOSトランジスタ２６が導通
状態となり、このトランジスタ２６を介してセル
２３が“０”レベルに放電される。従つて、この
期間ではノード２３の電圧がアース電圧にVSSに
され、このノード２３の電圧により、データ検出
ノード１６を充電するためのｎチヤネルMOSト
ランジスタ２７および２８それぞれが非導通状態
にされるので、このノード１６には電圧は印加さ
れない。
明する。まず、このROMの非動作時にはチツプ
イネーブル信号が“１”レベルになされる。
これによりｐチヤネルMOSトランジスタ２１が
非導通状態となり、ノード２３の充電は行われな
い。また信号が“１”レベルにされることに
より、ｎチヤネルMOSトランジスタ２６が導通
状態となり、このトランジスタ２６を介してセル
２３が“０”レベルに放電される。従つて、この
期間ではノード２３の電圧がアース電圧にVSSに
され、このノード２３の電圧により、データ検出
ノード１６を充電するためのｎチヤネルMOSト
ランジスタ２７および２８それぞれが非導通状態
にされるので、このノード１６には電圧は印加さ
れない。
次にチツプイネーブル信号が“０”レベル
にされる。これによりｐチヤネルMOSトランジ
スタ２１が導通状態となる。他方、この信号
によりｎチヤネルMOSトランジスタ２６が非導
通状態となるので、２個のｐチヤネルMOSトラ
ンジスタ２１，２２を介してノード２３が充電さ
れる。従つて、このノード２３の電圧はVDDに向
かつて順次上昇する。そしてこのノード２３とア
ース電圧VSSとの間に直列に挿入されている２個
のｎチヤネルMOSトランジスタ２４および２５
それぞれの基板バイアス効果を加味した閾値電圧
の和の電圧にこのノード２３の電圧が到達する
と、ノード２３の電圧はそれ以上は上昇しない。
にされる。これによりｐチヤネルMOSトランジ
スタ２１が導通状態となる。他方、この信号
によりｎチヤネルMOSトランジスタ２６が非導
通状態となるので、２個のｐチヤネルMOSトラ
ンジスタ２１，２２を介してノード２３が充電さ
れる。従つて、このノード２３の電圧はVDDに向
かつて順次上昇する。そしてこのノード２３とア
ース電圧VSSとの間に直列に挿入されている２個
のｎチヤネルMOSトランジスタ２４および２５
それぞれの基板バイアス効果を加味した閾値電圧
の和の電圧にこのノード２３の電圧が到達する
と、ノード２３の電圧はそれ以上は上昇しない。
第２図は上記実施例回路におけるノード２３の
電圧と各トランジスタに流れる電流との関係を示
した特性曲線図であ。図中の曲線ａはｐチヤネル
MOSトランジスタ２１もしくは２２に流れる電
流の変化を示すものである。トランジスタ２２は
ゲートとドレインが接続されているので、このト
ランジスタ２２にはそのドレイン電圧、すなわち
ノード２３の電圧が低い程電流が流れる。他方、
直列に接続されている２個のｎチヤネルMOSト
ランジスタ２４，２５では、ノード２３の電圧が
それぞれの基板バイアス効果を加味した閾値電圧
の和を越えると、曲線ｂに示すように、そこに流
れる電流は急激に増加する。従つて、ノード２３
の電圧は上記曲線ａとｂの交点の電圧にクランプ
され、この値で安定する。ここでソースがアース
電圧VSSに接続されている方のｎチヤネルMOSト
ランジスタ２５では基板バイアス効果の影響を受
けないため、その閾値電圧は例えば設計値どうり
の0.8Vになつている。ところがｎチヤネルMOS
トランジスタ２４は基板バイアス効果の影響を受
けるので、その閾値電圧は、設計値0.8Vよりも
0.9Vだけ高い1.7V程度にされる。従つて、安定
状態におけるノード２３の電圧は2.5Vで安定す
る。
電圧と各トランジスタに流れる電流との関係を示
した特性曲線図であ。図中の曲線ａはｐチヤネル
MOSトランジスタ２１もしくは２２に流れる電
流の変化を示すものである。トランジスタ２２は
ゲートとドレインが接続されているので、このト
ランジスタ２２にはそのドレイン電圧、すなわち
ノード２３の電圧が低い程電流が流れる。他方、
直列に接続されている２個のｎチヤネルMOSト
ランジスタ２４，２５では、ノード２３の電圧が
それぞれの基板バイアス効果を加味した閾値電圧
の和を越えると、曲線ｂに示すように、そこに流
れる電流は急激に増加する。従つて、ノード２３
の電圧は上記曲線ａとｂの交点の電圧にクランプ
され、この値で安定する。ここでソースがアース
電圧VSSに接続されている方のｎチヤネルMOSト
ランジスタ２５では基板バイアス効果の影響を受
けないため、その閾値電圧は例えば設計値どうり
の0.8Vになつている。ところがｎチヤネルMOS
トランジスタ２４は基板バイアス効果の影響を受
けるので、その閾値電圧は、設計値0.8Vよりも
0.9Vだけ高い1.7V程度にされる。従つて、安定
状態におけるノード２３の電圧は2.5Vで安定す
る。
ここでノード１６を充電するｎチヤネルMOS
トランジスタ２７もしくは２８では、それぞれの
閾値電圧ｎチヤネルMOSトランジスタ２４と同
程度に基板バイアス効果の影響を受け、設計値
0.8Vよりも0.9Vだけ高い1.7V程度にされる。ノ
ード２３はこのトランジスタ２７もしくは２８の
ゲートに接続されているので、このノード１６の
電圧はノード２３の電圧からトランジスタ２７も
しくは２８の閾値電圧分だけ低下した値となる。
ここでそれぞれ基板バイアス効果の影響を受ける
トランジスタ２４と２７もしくは２８の閾値電圧
が互いに打ち消されるので、ノード１６には基板
バイアス効果の影響を受けないトランジスタ２５
の閾値電圧に相当する0.8V電圧が得られる。
トランジスタ２７もしくは２８では、それぞれの
閾値電圧ｎチヤネルMOSトランジスタ２４と同
程度に基板バイアス効果の影響を受け、設計値
0.8Vよりも0.9Vだけ高い1.7V程度にされる。ノ
ード２３はこのトランジスタ２７もしくは２８の
ゲートに接続されているので、このノード１６の
電圧はノード２３の電圧からトランジスタ２７も
しくは２８の閾値電圧分だけ低下した値となる。
ここでそれぞれ基板バイアス効果の影響を受ける
トランジスタ２４と２７もしくは２８の閾値電圧
が互いに打ち消されるので、ノード１６には基板
バイアス効果の影響を受けないトランジスタ２５
の閾値電圧に相当する0.8V電圧が得られる。
このようにノード１６には基板バイアス効果の
影響を受けないトランジスタの閾値電圧が得られ
るので、従来のように、プロセスパラメータの変
動により製造工程でイオン注入量が変化したとし
ても、ノード１６の電圧変動は極めて小さく押さ
えることができる。この結果、製造上のプロセス
マージンを従来よりも大きくすることができる。
影響を受けないトランジスタの閾値電圧が得られ
るので、従来のように、プロセスパラメータの変
動により製造工程でイオン注入量が変化したとし
ても、ノード１６の電圧変動は極めて小さく押さ
えることができる。この結果、製造上のプロセス
マージンを従来よりも大きくすることができる。
また、チツプイネーブル信号が“０”レベ
ルにされているとき、電源電圧VDDとアース電圧
VSSとの間に流れる直流電流は、ｐチヤネルMOS
トランジスタ２２の特性により非常に少なくて済
む。しかしながら、ノード２３の電圧がが0Vか
ら2.5Vまで上昇するとき、ｐチヤネルMOSトラ
ンジスタ２２は大量に負荷電流を流すことができ
るので、データ読み出しの際にはこのノード２３
の電圧を所定電圧に高速に設定することができ、
これによりビツト線電位を高速に設定することが
できる。
ルにされているとき、電源電圧VDDとアース電圧
VSSとの間に流れる直流電流は、ｐチヤネルMOS
トランジスタ２２の特性により非常に少なくて済
む。しかしながら、ノード２３の電圧がが0Vか
ら2.5Vまで上昇するとき、ｐチヤネルMOSトラ
ンジスタ２２は大量に負荷電流を流すことができ
るので、データ読み出しの際にはこのノード２３
の電圧を所定電圧に高速に設定することができ、
これによりビツト線電位を高速に設定することが
できる。
第３図はこの発明に係る記憶装置を上記実施例
と同様にEPROM実に実施した場合の他の例を示
す回路図である。この実施例では上記第１図の実
施例回路において、ノード２３とアース電圧VSS
との間に新たにｎチヤネルMOSトランジスタ３
１のソース、ドレイン間を挿入し、このトランジ
スタ３１のゲートを上記２個のｎチヤネルMOS
トランジスタ２４と２５の直列接続ノード３２に
接続するようにしたものである。
と同様にEPROM実に実施した場合の他の例を示
す回路図である。この実施例では上記第１図の実
施例回路において、ノード２３とアース電圧VSS
との間に新たにｎチヤネルMOSトランジスタ３
１のソース、ドレイン間を挿入し、このトランジ
スタ３１のゲートを上記２個のｎチヤネルMOS
トランジスタ２４と２５の直列接続ノード３２に
接続するようにしたものである。
この実施例ではトランジスタ３１を追加するこ
とにより、トランジスタ２４と２５の直列接続ノ
ード３２の電圧がトランジスタ２５の閾値電圧に
達すると、トランジスタ３１が導通して、十分大
きな電流がノード２３からアース電圧VSSに引き
込まれることになるため、ノード２３とアース電
圧VSSとの間に流れる電流を同程度にした場合、
トランジスタ２４，２５および３１全部が占める
占有面積を第１図の場合のトランジスタ２４，２
５が占める占有面積よりも小さくすることができ
る。
とにより、トランジスタ２４と２５の直列接続ノ
ード３２の電圧がトランジスタ２５の閾値電圧に
達すると、トランジスタ３１が導通して、十分大
きな電流がノード２３からアース電圧VSSに引き
込まれることになるため、ノード２３とアース電
圧VSSとの間に流れる電流を同程度にした場合、
トランジスタ２４，２５および３１全部が占める
占有面積を第１図の場合のトランジスタ２４，２
５が占める占有面積よりも小さくすることができ
る。
第４図はこの発明に係る記憶装置を上記実施施
例と同様にEPROMに実施した場合のさらに他の
例を示す回路図である。この実施例では上記第１
図の実施例回路において、電源電圧VDDとノード
２３との間に新たにｐチヤネルMOSトランジス
タ３３のソース、ドレイン間を挿入し、このトラ
ンジスタ３３のゲートには前記チツプイネーブル
信号を供給するようにしたものである。なお、
新たに追加されたトランジスタ３３のチヤネル幅
Ｗとチヤネル長Ｌとの比Ｗ／Ｌは、トランジスタ
２２のそれよりも十分小さくされている。
例と同様にEPROMに実施した場合のさらに他の
例を示す回路図である。この実施例では上記第１
図の実施例回路において、電源電圧VDDとノード
２３との間に新たにｐチヤネルMOSトランジス
タ３３のソース、ドレイン間を挿入し、このトラ
ンジスタ３３のゲートには前記チツプイネーブル
信号を供給するようにしたものである。なお、
新たに追加されたトランジスタ３３のチヤネル幅
Ｗとチヤネル長Ｌとの比Ｗ／Ｌは、トランジスタ
２２のそれよりも十分小さくされている。
上記第１図の実施例回路において電源電圧VDD
が5Vにされているときには問題とはならないが、
VDDが例えば3Vとなるように低い電圧でこの
ROMを動作させるような場合にはｐチヤネル
MOSトランジスタ２２の閾値電圧が問題となる。
すなわち、ノード２３の電圧は最大でVDDからト
ランジスタ２２の閾値電圧分を差し引いた電圧ま
でしか上昇しない。そして電源電圧VDDの値を低
くして使用すると、このトランジスタ２２の閾値
電圧による電圧低下が無視できなくなつてしま
う。そこで、この実施例では、トランジスタ３３
を新たに追加することにより上記トランジスタ２
２の閾値電圧低下分を補い、これにより電源マー
ジンを増加するようにしたものである。すなわ
ち、この場合のｐチヤネル側の電流特性は前記第
２図中の曲線ｃに示すようにトランジスタ３３に
流れる電流分だけ上側に平行移動する。なお、こ
のときのノード２３における直流電圧はトランジ
スタ２４と２５の閾値電圧の和の電圧になる。
が5Vにされているときには問題とはならないが、
VDDが例えば3Vとなるように低い電圧でこの
ROMを動作させるような場合にはｐチヤネル
MOSトランジスタ２２の閾値電圧が問題となる。
すなわち、ノード２３の電圧は最大でVDDからト
ランジスタ２２の閾値電圧分を差し引いた電圧ま
でしか上昇しない。そして電源電圧VDDの値を低
くして使用すると、このトランジスタ２２の閾値
電圧による電圧低下が無視できなくなつてしま
う。そこで、この実施例では、トランジスタ３３
を新たに追加することにより上記トランジスタ２
２の閾値電圧低下分を補い、これにより電源マー
ジンを増加するようにしたものである。すなわ
ち、この場合のｐチヤネル側の電流特性は前記第
２図中の曲線ｃに示すようにトランジスタ３３に
流れる電流分だけ上側に平行移動する。なお、こ
のときのノード２３における直流電圧はトランジ
スタ２４と２５の閾値電圧の和の電圧になる。
この発明は上記各実施例に限定されるものでは
なく種々の変形が可能であることはいうまでもな
い。例えば上記各実施例ではこの発明をEPROM
に実施した場合について説明したが、これはその
他にE2PROM、MNOS、EAROM等、データの
書き換えが可能でありかつ一度書き込まれたデー
タを不揮発的に保持する不揮発性半導体記憶装置
であり、データ読み出し時にドレインに印加され
る電圧によるストレスが発生するようなものであ
ればどのような記憶装置に実施しても同様な効果
を得ることができる。また上記第３図の実施例回
路にも第４図の実施例回路で追加したたトランジ
スタ３３を設けて、低電圧動作時における電源マ
ージンを増加させるように構成してもよい。さら
に、上各実施例ではセンスアンプの入力ノード２
９に接続された負荷回路としてｐチヤネルMOS
トランジスタ３０を用いる場合について説明した
が、これはどのような負荷回路を用いてもよい。
なく種々の変形が可能であることはいうまでもな
い。例えば上記各実施例ではこの発明をEPROM
に実施した場合について説明したが、これはその
他にE2PROM、MNOS、EAROM等、データの
書き換えが可能でありかつ一度書き込まれたデー
タを不揮発的に保持する不揮発性半導体記憶装置
であり、データ読み出し時にドレインに印加され
る電圧によるストレスが発生するようなものであ
ればどのような記憶装置に実施しても同様な効果
を得ることができる。また上記第３図の実施例回
路にも第４図の実施例回路で追加したたトランジ
スタ３３を設けて、低電圧動作時における電源マ
ージンを増加させるように構成してもよい。さら
に、上各実施例ではセンスアンプの入力ノード２
９に接続された負荷回路としてｐチヤネルMOS
トランジスタ３０を用いる場合について説明した
が、これはどのような負荷回路を用いてもよい。
［発明の効果］
以上説明したようにこの発明によれば、プロセ
スパラメータが変動しても、データ読み出し時に
おけるビツト線電位を一定に設定することがで
き、かつデータ読み出しの際にはビツト線電位を
所定電位に高速に設定することができる不揮発性
半導体記憶装置を提供することができる。
スパラメータが変動しても、データ読み出し時に
おけるビツト線電位を一定に設定することがで
き、かつデータ読み出しの際にはビツト線電位を
所定電位に高速に設定することができる不揮発性
半導体記憶装置を提供することができる。
第１図はこの発明の不揮発性半導体記憶装置を
EPROMに実施した場合の構成を示す回路図、第
２図は上記実施例を説明するための特性曲線図、
第３図はこの発明の不揮発性半導体記憶装置を
EPROMに実施した場合の他の構成を示す回路
図、第４図はこの発明の不揮発性半導体記憶装置
をEPROMに実施した場合のさらに他の構成を示
す回路図、第５図は従来のEPROMの構成を示す
回路図である。 １１……メモリセル用MOSトランジスタ、１
２……ロウデコーダ、１３……ワード線、１４…
…ビツト線、１６……データ検出ノード、２０…
…バイアス回路、２１，２２，３０，３３……ｐ
チヤネルMOSトランジスタ、２３……ノード、
２４，２５，２６，３１……ｎチヤネルMOSト
ランジスタ、２７，２８……ｎチヤネルMOSト
ランジスタ（ビツト線充電用のMOSトランジス
タ）、２９……センスアンプの入力ノード。
EPROMに実施した場合の構成を示す回路図、第
２図は上記実施例を説明するための特性曲線図、
第３図はこの発明の不揮発性半導体記憶装置を
EPROMに実施した場合の他の構成を示す回路
図、第４図はこの発明の不揮発性半導体記憶装置
をEPROMに実施した場合のさらに他の構成を示
す回路図、第５図は従来のEPROMの構成を示す
回路図である。 １１……メモリセル用MOSトランジスタ、１
２……ロウデコーダ、１３……ワード線、１４…
…ビツト線、１６……データ検出ノード、２０…
…バイアス回路、２１，２２，３０，３３……ｐ
チヤネルMOSトランジスタ、２３……ノード、
２４，２５，２６，３１……ｎチヤネルMOSト
ランジスタ、２７，２８……ｎチヤネルMOSト
ランジスタ（ビツト線充電用のMOSトランジス
タ）、２９……センスアンプの入力ノード。
Claims (1)
- 【特許請求の範囲】 １ ゲートおよびドレインが第１のノードに共通
に接続されソースが電源電圧に結合されたエンハ
ンスメント型でｐチヤネル型の第１のMOSトラ
ンジスタと、 それぞれゲートとドレインが接続され上記第１
のノードと基準電圧との間に直列に挿入されたエ
ンハンスメント型でｎチヤネル型の第２および第
３のMOSトランジスタと、 不揮発性メモリセルのドレインが結合されたビ
ツト線と、 一端が電源電圧に結合され、他端が上記ビツト
線に、ゲートが上記第１のノードにそれぞれ接続
されたビツト線充電用のエンハンスメント型でｎ
チヤネル型の第４のMOSトランジスタと を具備したことを特徴とする不揮発性半導体記憶
装置。 ２ ゲートおよびドレインが第１のノードに共通
に接続されソースが電源電圧に結合されたエンハ
ンスメント型でｐチヤネル型の第１のMOSトラ
ンジスタと、 それぞれゲートとドレインが接続され上記第１
のノードと基準電圧との間に直列に挿入されたエ
ンハンスメント型でｎチヤネル型の第２および第
３のMOSトランジスタと、 不揮発性メモリセルのドレインが結合されたビ
ツト線と、 一端が電源電圧に結合され、他端が上記ビツト
線に、ゲートが上記第１のノードにそれぞれ接続
されたビツト線充電用のエンハンスメント型でｎ
チヤネル型の第４のMOSトランジスタと、 前記第１のノードと電源電圧との間に前記第１
のMOSトランジスタと並列に挿入され、ゲート
に制御信号が供給されるエンハンスメント型でｐ
チヤネル型の第５のMOSトランジスタと を具備したことを特徴とする不揮発性半導体記憶
装置。 ３ ゲートおよびドレインが第１のノードに共通
に接続されソースが電源電圧に結合されたエンハ
ンスメント型でｐチヤネル型の第１のMOSトラ
ンジスタと、 それぞれゲートとドレインが接続され上記第１
のノードと基準電圧との間に直列に挿入されたエ
ンハンスメント型でｎチヤネル型の第２および第
３のMOSトランジスタと、 不揮発性メモリセルのドレインが結合されたビ
ツト線と、 一端が電源電圧に結合され、他端が上記ビツト
線に、ゲートが上記第１のノードにそれぞれ接続
されたビツト線充電用のエンハンスメント型でｎ
チヤネル型の第４のMOSトランジスタと、 前記第１のノードと基準電圧との間に並列に挿
入され、ゲートに上記第３及び第４のMOSトラ
ンジスタの直列接続点の信号が供給されるエンハ
ンスメント型でｎチヤネル型の第５のMOSトラ
ンジスタと を具備したことを特徴とする不揮発性半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170021A JPS6231094A (ja) | 1985-08-01 | 1985-08-01 | 不揮発性半導体記憶装置 |
| KR1019860006373A KR910000389B1 (ko) | 1985-08-01 | 1986-08-01 | 불휘발성 반도체 기억장치 |
| US07/235,780 US4843594A (en) | 1985-08-01 | 1988-08-23 | Nonvolatile semiconductor memory device with a bias circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170021A JPS6231094A (ja) | 1985-08-01 | 1985-08-01 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231094A JPS6231094A (ja) | 1987-02-10 |
| JPH0323997B2 true JPH0323997B2 (ja) | 1991-04-02 |
Family
ID=15897128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170021A Granted JPS6231094A (ja) | 1985-08-01 | 1985-08-01 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4843594A (ja) |
| JP (1) | JPS6231094A (ja) |
| KR (1) | KR910000389B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081759B2 (ja) * | 1987-11-24 | 1996-01-10 | 株式会社東芝 | 不揮発性メモリ |
| KR930000963B1 (ko) * | 1988-03-09 | 1993-02-11 | 가부시기가이샤 도오시바 | 불휘발성 메모리 회로장치 |
| JPH0814994B2 (ja) * | 1989-01-13 | 1996-02-14 | 株式会社東芝 | 半導体記憶装置 |
| US5198997A (en) * | 1989-08-11 | 1993-03-30 | Sony Corporation | Ultraviolet erasable nonvolatile memory with current mirror circuit type sense amplifier |
| FR2659165A1 (fr) * | 1990-03-05 | 1991-09-06 | Sgs Thomson Microelectronics | Memoire ultra-rapide comportant un limiteur de la tension de drain des cellules. |
| JPH0411394A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 半導体装置 |
| JPH0442493A (ja) * | 1990-06-07 | 1992-02-13 | Fujitsu Ltd | 半導体記憶装置 |
| JP3313383B2 (ja) * | 1991-06-27 | 2002-08-12 | 日本電気株式会社 | 読み出し専用記憶装置 |
| FR2714202B1 (fr) * | 1993-12-22 | 1996-01-12 | Sgs Thomson Microelectronics | Mémoire en circuit intégré à temps de lecture amélioré. |
| US6072723A (en) * | 1999-05-06 | 2000-06-06 | Intel Corporation | Method and apparatus for providing redundancy in non-volatile memory devices |
| EP1400980A1 (en) | 2002-09-17 | 2004-03-24 | STMicroelectronics S.r.l. | A circuit for biasing an input node of a sense amplifier with a pre-charging stage |
| JP2009199675A (ja) * | 2008-02-22 | 2009-09-03 | Seiko Instruments Inc | 不揮発性半導体記憶装置 |
| KR102324627B1 (ko) | 2014-10-31 | 2021-11-10 | 삼성전자주식회사 | 자기 저항 소자를 포함하는 반도체 소자 |
| US9577639B1 (en) * | 2015-09-24 | 2017-02-21 | Qualcomm Incorporated | Source separated cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641595A (en) * | 1979-09-07 | 1981-04-18 | Toshiba Corp | Semiconductor static memory unit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4223394A (en) * | 1979-02-13 | 1980-09-16 | Intel Corporation | Sensing amplifier for floating gate memory devices |
| JPH0666115B2 (ja) * | 1983-09-26 | 1994-08-24 | 株式会社東芝 | 半導体記憶装置 |
| US4694429A (en) * | 1984-11-29 | 1987-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1985
- 1985-08-01 JP JP60170021A patent/JPS6231094A/ja active Granted
-
1986
- 1986-08-01 KR KR1019860006373A patent/KR910000389B1/ko not_active IP Right Cessation
-
1988
- 1988-08-23 US US07/235,780 patent/US4843594A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641595A (en) * | 1979-09-07 | 1981-04-18 | Toshiba Corp | Semiconductor static memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR870002593A (ko) | 1987-03-31 |
| US4843594A (en) | 1989-06-27 |
| KR910000389B1 (ko) | 1991-01-24 |
| JPS6231094A (ja) | 1987-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |