JPH0249000B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、制御信号に応答して安定した直流
バイアス電圧を高速に発生するバイアス電圧発生
回路に関する。

［発明の技術的背景とその問題点］ フローテイングゲートを有するMOSトランジ
スタをメモリセルとして用いた不揮発性半導体記
憶装置、例えばEPROM（データ消去が可能な読
み出し専用半導体記憶装置）やEEPROM（電気
的にデータ消去が可能な読み出し専用半導体記憶
装置）等では、データ書き込み時にメモリセルの
コントロールゲートとドレインとに通常のデータ
読み出し時よりも十分に高い電圧を選択的に供給
し、ソース、ドレイン間のチヤネル上で上記コン
トロールゲートの下部に存在しているフローテイ
ングゲートに電子を注入することによつてデータ
のプログラムを行なう。このような不揮発性半導
体記憶装置（以下、単にメモリと称する）では、
上記のようなデータプログラム時ばかりではなく
データ読み出し時においても長期的にみればデー
タプログラム時と同様なバイアス電圧によるスト
レスを受ける。すなわち、長期的には通常のバイ
アス電圧のみが印加された状態であつてもデータ
が書き変えられる恐れがある。そこで、このよう
なメモリでは、データ読み出し時における長期間
での信頼性を確保するために、メモリセルのドレ
インに印加する電圧を通常の電源電圧よりも低く
押さえる必要がある。

第３図はこのような対策が施された一般的なメ
モリの構成を示す回路図である。なお、この例は
EPROMの場合である。互いに交差するように設
けられている複数の行線１１および複数の列線１
２の各交差点にはフローテイングゲートおよびコ
ントロールゲートを有するメモリセル用のMOS
トランジスタ１３がそれぞれ配置されている。こ
れらのトランジスタ１３は行デコーダー１４の出
力により１行分が選択され、これらのトランジス
タ１３から読み出されたデータは上記複数の各列
線１２に並列に出力される。列線１２に並列に出
力されたデータは列デコーダー１５の出力により
選択的に駆動される複数の列線選択用のトランジ
スタ１６のうちの一つを介して第１の回路点１７
に出力される。

上記第１の回路点１７には上記各メモリセル用
トランジスタ１３のドレイン負荷を含む電圧変換
回路２０が接続されている。この電圧変換回路２
０は、上記第１の回路点１７と正極性の電源電圧
V_DD印加点との間にソース、ドレイン間が挿入さ
れ、ゲートに電源電圧V_DDよりも低いバイアス電
圧V_Bが供給されるMOSトランジスタ２１と、上
記第１の回路点１７と図示しないセンスアンプの
入力端子が接続されている第２の回路点２２との
間にソース、ドレイン間が挿入され、ゲートに上
記バイアス電圧V_Bが供給されるMOSトランジス
タ２３およびソース、ドレイン間がV_DD印加点と
上記第２の回路点１７との間に挿入された負荷用
のMOSトランジスタ２４とから構成されている。
なお、上記各MOSトランジスタ２１および２３
はそれぞれＮチヤネルでエンハンスメント型のも
のであり、トランジスタ２４はＰチヤネルでエン
ハンスメント型のものである。またデータプログ
ラムを行なう際に使用されるデータ書込み回路等
は省略してある。

この電圧変換回路２０では、トランジスタ２３
によつて第１および第２の回路点１７，２２間を
分離し、トランジスタ２１により第１の回路点１
７における信号電圧振幅を電源電圧V_DDよりも十
分低いものにしこれによつてメモリセル用トラン
ジスタ１３のドレイン電圧を低く押さえて前記の
ようなストレスの影響が小さくなるようにしてお
り、さらにトランジスタ２４で第１の回路点１７
の信号電圧の振幅をV_DDに変換するようにしてい
る。

バイアス電圧発生回路は上記電圧変換回路２０
に供給されるV_DDよりも低い電圧V_Bを発生するた
めのものである。通常、この種のメモリでは電力
消費量を節減する目的でデータの読み出しを行な
わない期間には直流電流が流れる電流経路を遮断
するいわゆるパワーダウンモードが設定されてお
り、このバイアス電圧発生回路に求められる特性
としてはこのパワーダウンモードが解除されてか
らバイアス電圧の値が規定値に達するまでの期間
が短いこと、低い電源電圧でも安定したバイアス
電圧が得られること、集積回路化を考慮して回路
を構成する素子の寸法が小さいこと、等が挙げら
れる。

第４図および第５図はそれぞれ上記のような用
途の従来のバイアス電圧発生回路の回路図であ
る。

第４図のものは、例えば＋5Vの電源電圧V_DDの
印加点とOVのアース電圧V_SS印加点との間にＰ
チヤネルMOSトランジスタ３１と２個のＮチヤ
ネルMOSトランジスタ３２，３３の各ソース、
ドレイン間を直列に挿入し、トランジスタ３１の
ゲートには上記パワーダウンモードを制御するた
めの制御信号PDを供給し、トランジスタ３２，
３３のゲートはそれぞれのドレインに接続するよ
うにしたものである。この回路では制御信号PD
が“Ｏ”レベルにされ、トランジスタ３１がオン
状態にされている期間に、バイアス電圧出力端子
３４には電源電圧V_DDからトランジスタ３２のし
きい値電圧分だけ低い電圧が前記バイアス電圧
V_Bとして出力される。この回路ではトランジス
タ３２のコンダクタンスが十分大きくとれるの
で、制御信号PDが“１”レベルから“０”レベ
ルに変化したときに出力バイアス電圧V_Bの値が
短時間で規定値に到達するという長所がある。反
面、このトランジスタ３２は基板バイアスの影響
を受けるのでそのしきい値電圧がばらついてしま
い、電源電圧V_DDの値をあまり小さくすると規定
のバイアス電圧が得られなくなり、このため電源
電圧V_DDの値が低くできないという欠点がある。

第５図のものは、第４図の場合と同様に電源電
圧V_DDの印加点とアース電圧V_SS印加点との間に
ＰチヤネルMOSトランジスタ３１と２個のＮチ
ヤネルMOSトランジスタ３２，３３の各ソース、
ドレイン間を直列に挿入し、トランジスタ３１の
ゲートには上記パワーダウンモードを制御するた
めの制御信号PDを供給し、トランジスタ３２，
３３のゲートはそれぞれのドレインに接続し、バ
イアス電圧出力端子３４は上記第４図の回路の場
合がトランジスタ３２と３３の直列接続点であつ
たものをトランジスタ３１と３２の直列接続点に
したものである。この回路では制御信号PDが
“０”レベルにされ、トランジスタ３１がオン状
態にされている期間に、バイアス電圧出力端子３
４にはトランジスタ３２，３３のしきい値電圧の
和の電圧が前記バイアス電圧V_Bとして出力され
る。このとき、トランジスタ３２と３３のコンダ
クタンスがトランジスタ３１よりも十分大きくさ
れており、トランジスタ３１，３３および前記第
３図中のトランジスタ２１，２３の各しきい値電
圧が等しいとすると、それぞれ基板バイアスの影
響を受けるトランジスタ３２と２１もしくは２３
のしきい値電圧分がほぼキヤンセルされるので、
前記第１の回路点１７にはＮヤネルのトランジス
タ１個分のしきい値電圧に相当する安定した電圧
が印加される。また、電源電圧V_DDを低くしても
バイアス電圧発生回路の出力電圧V_Bは安定であ
るので電源マージンも十分ある。反面、トランジ
スタ３２と３３のコンダクタンスがトランジスタ
３１よりも小さいと、出力バイアス電圧V_Bを十
分小さな値にすることができないという欠点があ
る。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものであり、その目的は十分低い電源電圧でも
安定したバイアス電圧を制御信号に応答して高速
に得ることができ、かつ集積回路化する際のチツ
プの大きさを小さくできるバイアス電圧発生回路
を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明のバイアス電
圧発生回路にあつては、第１のトランジスタのソ
ース、ドレイン間を第１の電源電圧印加点とバイ
アス電圧出力端子との間に挿入し、この第１のト
ランジスタのゲートに制御信号を供給し、第２の
トランジスタのソース、ドレイン間の一方および
ゲートを上記バイアス電圧出力端子に接続し、第
３のトランジスタのソース、ドレイン間の一方お
よびゲートを上記第２のトランジスタのソース、
ドレイン間の他方に接続しかつソース、ドレイン
間の他方を第２の電源電圧印加点に接続し、第４
のトランジスタのソース、ドレイン間を上記バイ
アス電圧出力端子と上記第２の電源電圧印加点と
の間に挿入し、ゲートを上記第２のトランジスタ
のソース、ドレイン間の他方と上記第３のトラン
ジスタのソース、ドレイン間の一方およびゲート
との接続点に接続するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明に係るバイアス電圧発生回路
の一実施例に係る構成を示す回路図である。電源
電圧V_DD印加点とバイアス電圧V_Bを出力するため
のバイアス電圧出力端子４１との間にはＰチヤネ
ルMOSトランジスタ４２のソース、ドレイン間
が挿入されている。このトランジスタ４２のゲー
トにはパワーダウンモードを制御するための制御
信号PDが供給される。上記バイアス電圧出力端
子４１とアース電圧V_SS印加点との間には２個の
ＮチヤネルMOSトランジスタ４３，４４のソー
ス、ドレイン間が直列に挿入されており、さらに
これに並列的にMOSトランジスタ４５のソース、
ドレイン間が直列に挿入されている。上記トラン
ジスタ４３，４４のゲートはそれぞれのドレイン
に接続されている。また、トランジスタ４５のゲ
ートはトランジスタ４３のソースとトランジスタ
４４のドレインおよびゲートとの接続点４６に接
続されている。なお、上記トランジスタ４２ない
し４５はすべてエンハンスメント型のものであ
り、特にトランジスタ４４，４５とはソース、ド
レイン領域における不純物の注入量、チヤネル
長、チヤネル幅、ゲート酸化膜厚、ソース、ドレ
イン領域の深さ、等のデバイスパラメータが同一
にされており、しきい値電圧が等価にされている
ものとする。

このような構成において、いま制御信号PDが
“０”レベルにされており、トランジスタ４２が
オン状態にされているときのことを考える。い
ま、出力バイアス電圧V_Bの値がトランジスタ４
３，４４のしきい値電圧の和の値よりも高くなる
と、トランジスタ４３と４４との接続点４６の電
圧はトランジスタ４４もしくは４５のしきい値電
圧よりも高なる。従つてトランジスタ４５はオン
状態となり、出力バイアス電圧V_Bは低下する。

そして、出力バイアス電圧V_Bの値がトランジ
スタ４３，４４のしきい値電圧の和の値に到達す
ると、トランジスタ４３と４４との接続点４６の
電圧はトランジスタ４４もしくは４５のしきい値
電圧達して、トランジスタ４５はオフ状態とな
る。このとき、出力バイアス電圧V_Bはトランジ
スタ４３，４４のしきい値電圧の和の値に等しい
電圧にされる。

ここで上記実施例回路では、電源電圧V_DDの値
が少なくとも上記トランジスタ４３と４４のしき
い値電圧の和の電圧以上にされていれば安定に規
定のバイアス電圧V_Bを出力することができる。

第２図は上記実施例回路において制御信号PD
を“１”レベル（5V）から“０”レベル（0V）
に変化させた際の各部の電圧変化を示す特性図で
ある。図から明らかなように、制御信号PDが変
化してから出力バイアス電圧V_Bが規定の3V前後
の値に安定するまでにわずか5nS程度しかかから
ない。また、安定するまでにリンギング等の望ま
しくない現象も全く現われていない。これと同様
の特性を前記第５図の従来回路で実現しようとす
ると、素子の大きさはこの実施例回路の場合のほ
ぼ２倍程度必要となる。従つて、この実施例回路
では集積回路化する際のチツプの大きさを従来回
路よりも十分に小さくすることができる。

なお、この発明は上記の一実施例に限定される
ものはなく種々の変形が可能であることはいうま
でもない。例えば、上記実施例回路では制御信号
PDによつて制御されるトランジスタ４２がＰチ
ヤネルでエンハンスメント型のものである場合に
ついて説明したが、この代わりにＰチヤネルでデ
プレツシヨン型のもの、Ｎチヤネルでエンハンス
メント型のもの、Ｎチヤネルでデプレツシヨン型
のものが使用可能である。

さらに上記実施例回路では、得られたバイアス
電圧V_Bを不揮発性半導体装置のメモリセルのド
レインに印加する場合について説明したが、これ
はどのような回路に印加してもよい。

［発明の効果］ 以上説明したようにこの発明によれば、十分低
い電源電圧でも安定したバイアス電圧を制御信号
に応答して高速に得ることができ、かつ集積回路
化する際のチツプの大きさを小さくできるバイア
ス電圧発生回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路
図、第２図は上記実施例回路の特性図、第３図は
一般的なメモリの構成を示す回路図、第４図およ
び第５図はそれぞれ従来回路の回路図である。 ４１……バイアス電圧出力端子、４２……Ｐチ
ヤネルMOSトランジスタ、４３，４４，４５…
…ＮチヤネルMOSトランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ ソース、ドレイン間が第１の電源電圧印加点
   とバイアス電圧出力端子との間に挿入されゲート
   に制御信号が供給される第１のトランジスタと、
   ソース、ドレイン間の一方およびゲートが上記バ
   イアス電圧出力端子に接続される第２のトランジ
   スタと、ソース、ドレイン間の一方およびゲート
   が上記第２のトランジスタのソース、ドレイン間
   の他方に接続されかつソース、ドレイン間の他方
   が第２の電源電圧印加点に接続される第３のトラ
   ンジスタと、ソース、ドレイン間が上記バイアス
   電圧出力端子と上記第２の電源電圧印加点との間
   に挿入されゲートが上記第２のトランジスタのソ
   ース、ドレイン間の他方と上記第３のトランジス
   タのソース、ドレイン間の一方およびゲートとの
   接続点に接続された第４のトランジスタとを具備
   したことを特徴とするバイアス電圧発生回路。 ２ 前記第２ないし第４のトランジスタが同一極
   性のエンハンスメント型のMOSトランジスタで
   ある特許請求の範囲第１項に記載のバイアス電圧
   発生回路。