JPH0323999B2 - - Google Patents
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- JPH0323999B2 JPH0323999B2 JP21361681A JP21361681A JPH0323999B2 JP H0323999 B2 JPH0323999 B2 JP H0323999B2 JP 21361681 A JP21361681 A JP 21361681A JP 21361681 A JP21361681 A JP 21361681A JP H0323999 B2 JPH0323999 B2 JP H0323999B2
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、外部電源として書き込み用／消去用
高電位と読み出し用電位が印加されるCMOS回
路をメモリーセル・アレイの周辺部に有する不揮
発性メモリーに関する。
高電位と読み出し用電位が印加されるCMOS回
路をメモリーセル・アレイの周辺部に有する不揮
発性メモリーに関する。
［発明の技術的背景とその問題点］
第１図はチツプ上にあるメモリーセル・アレイ
以外の周辺回路が、ＮチヤネルＥ／Ｄ（エンハン
スメント／デプレツシヨン）型MOS回路である
不揮発性メモリーの従来の書き込み用高電位、読
み出し用電位切り換えスイツチ部を示している。
ここでデプレツシヨン型トランジスタ１１，１２
の閾値電圧は約“−3V”である。また書き込み
用高電位Vppの節点１には20V、読み出し用電位
Vccの節点２には5Vが印加されている。いま節点
４をVcc、節点３を０（零）Ｖにすれば、電位切り
換え節点５は略Vccになる。逆に節点４を0V、節
点３をVppの電位にすれば、切り換え節点５は略
Vppになる。このようにしてＤ型トランジスタ１
１，１２を用いれば、電位切り換えスイツチ回路
は容易に実現できる。
以外の周辺回路が、ＮチヤネルＥ／Ｄ（エンハン
スメント／デプレツシヨン）型MOS回路である
不揮発性メモリーの従来の書き込み用高電位、読
み出し用電位切り換えスイツチ部を示している。
ここでデプレツシヨン型トランジスタ１１，１２
の閾値電圧は約“−3V”である。また書き込み
用高電位Vppの節点１には20V、読み出し用電位
Vccの節点２には5Vが印加されている。いま節点
４をVcc、節点３を０（零）Ｖにすれば、電位切り
換え節点５は略Vccになる。逆に節点４を0V、節
点３をVppの電位にすれば、切り換え節点５は略
Vppになる。このようにしてＤ型トランジスタ１
１，１２を用いれば、電位切り換えスイツチ回路
は容易に実現できる。
しかしながら、パワー節約のために周辺回路を
CMOS（相補型MOS）構成にしたときには、Ｄ型
トランジスタは閾値を１個増すことでPEP（写真
蝕刻工程）数が２回増加し、PEP数の大きな
CMOSの工程を更に増加させる大きな欠点を有
していた。即ち第１図では、周辺CMOSの不揮
発性回路でデプレツシヨン負荷の切り換え回路に
用いている。
CMOS（相補型MOS）構成にしたときには、Ｄ型
トランジスタは閾値を１個増すことでPEP（写真
蝕刻工程）数が２回増加し、PEP数の大きな
CMOSの工程を更に増加させる大きな欠点を有
していた。即ち第１図では、周辺CMOSの不揮
発性回路でデプレツシヨン負荷の切り換え回路に
用いている。
CMOS回路でデプレツシヨン負荷がないと、
しきい値調整用のボロンインプラ（イオンインプ
ランテーシヨン）をＮチヤネル、Ｐチヤネルトラ
ンジスタに同時に打つことにより、所望のしきい
値電圧を得ることができるが、しかしデプレツシ
ヨン負荷があると、Ｎチヤネル、Ｐチヤネル用の
インプラとデプレツシヨン用のインプラとを行な
わなければならないため、PEP数が２回増加す
るものである。
しきい値調整用のボロンインプラ（イオンインプ
ランテーシヨン）をＮチヤネル、Ｐチヤネルトラ
ンジスタに同時に打つことにより、所望のしきい
値電圧を得ることができるが、しかしデプレツシ
ヨン負荷があると、Ｎチヤネル、Ｐチヤネル用の
インプラとデプレツシヨン用のインプラとを行な
わなければならないため、PEP数が２回増加す
るものである。
［発明の目的］
本発明は上記実情に鑑みてなされたもので、そ
の目的とするところは、CMOS構成をメモリー
セル・アレイの周辺回路にもつ不揮発性メモリー
において、書き込み用高電位と読み出し用電位
を、従来の問題なしにオン・チツプで切り換える
ことができるスイツチ回路を有した不揮発性メモ
リーを提供することにある。
の目的とするところは、CMOS構成をメモリー
セル・アレイの周辺回路にもつ不揮発性メモリー
において、書き込み用高電位と読み出し用電位
を、従来の問題なしにオン・チツプで切り換える
ことができるスイツチ回路を有した不揮発性メモ
リーを提供することにある。
［発明の概要］
上記発明の目的を達成するために、本発明では
電位切り換えスイツチに、エンハンスメント構造
を用いる。しかしＤ型トランジスタをＥ型トラン
ジスタに単純に置き換えただけでは、上記切り換
えスイツチの一方の電極とサブストレート電極間
にPN正バイアスがかかつて電流の迷流路が生
じ、電位切り換えの正常動作が期待できない。そ
こで本発明では、上記PN正バイアスがかかるト
ランジスタのサブストレート電極を電位切り換え
節点側に接続し、上記電流の迷流路を遮断して正
常な電位導出を行なうものである。
電位切り換えスイツチに、エンハンスメント構造
を用いる。しかしＤ型トランジスタをＥ型トラン
ジスタに単純に置き換えただけでは、上記切り換
えスイツチの一方の電極とサブストレート電極間
にPN正バイアスがかかつて電流の迷流路が生
じ、電位切り換えの正常動作が期待できない。そ
こで本発明では、上記PN正バイアスがかかるト
ランジスタのサブストレート電極を電位切り換え
節点側に接続し、上記電流の迷流路を遮断して正
常な電位導出を行なうものである。
［発明の実施例］
以下第２図を参照して本発明の一実施例を説明
する。同図はＮチヤネルSAMOS構造をメモリー
セルに用いたＮ−well構成のCMOS回路をメモ
リー周辺部に用いた場合の例であるが、第１図と
対応する個所には同一符号を用いる。
する。同図はＮチヤネルSAMOS構造をメモリー
セルに用いたＮ−well構成のCMOS回路をメモ
リー周辺部に用いた場合の例であるが、第１図と
対応する個所には同一符号を用いる。
まず、電位切り換えのスイツチ部２１では、書
き込み／消去用高電位Vppの節点１と電位切り換
え節点５との間にＰチヤネルのＥ型トランジスタ
２２を接続し、読み出し用電位Vccの節点２と節
点５との間にＰチヤネルのＥ型トランジスタ２３
を接続する。トランジスタ２２のサブストレート
電極はVpp節点１に接続し、トランジスタ２３の
サブストレート電極は節点５に接続する。また電
圧VppとVccの切り換え導出を行なうための信号
Ｈの供給用節点２４、Vcc電位をゲート入力とす
るＮチヤネル型トランジスタ２５を介して節点２
６に接続する。この節点２６はＰチヤネル型トラ
ンジスタ２７を介してVpp節点１に接続する。節
点２６はＰチヤネル型トランジスタ２８、Ｎチヤ
ネル型トランジスタ２９よりなるインバータの入
力となり、該インバータ３０の一端はVpp節点１
に接続され、他端は接地される。インバータ３０
の出力端つまり節点３１はトランジスタ２２，２
７のゲート入力となり、またＰチヤネル型トラン
ジスタ３２、Ｎチヤネル型トランジスタ３３より
なるインバータ３４の入力となる。インバータ３
４の一端はVpp節点１に接続され、他端は接地さ
れ。またインバータ３４の出力端つまり節点３５
はトランジスタ２３のゲート入力となる。
き込み／消去用高電位Vppの節点１と電位切り換
え節点５との間にＰチヤネルのＥ型トランジスタ
２２を接続し、読み出し用電位Vccの節点２と節
点５との間にＰチヤネルのＥ型トランジスタ２３
を接続する。トランジスタ２２のサブストレート
電極はVpp節点１に接続し、トランジスタ２３の
サブストレート電極は節点５に接続する。また電
圧VppとVccの切り換え導出を行なうための信号
Ｈの供給用節点２４、Vcc電位をゲート入力とす
るＮチヤネル型トランジスタ２５を介して節点２
６に接続する。この節点２６はＰチヤネル型トラ
ンジスタ２７を介してVpp節点１に接続する。節
点２６はＰチヤネル型トランジスタ２８、Ｎチヤ
ネル型トランジスタ２９よりなるインバータの入
力となり、該インバータ３０の一端はVpp節点１
に接続され、他端は接地される。インバータ３０
の出力端つまり節点３１はトランジスタ２２，２
７のゲート入力となり、またＰチヤネル型トラン
ジスタ３２、Ｎチヤネル型トランジスタ３３より
なるインバータ３４の入力となる。インバータ３
４の一端はVpp節点１に接続され、他端は接地さ
れ。またインバータ３４の出力端つまり節点３５
はトランジスタ２３のゲート入力となる。
第２図の回路動作を説明する。まず節点５に
Vpp電位を発生させる場合、節点２４の信号を
高レベルにする。このとき信号の振幅は、接地
レベル（低レベル）からVccの高レベルまで振幅
するのは、はじめ節点２６の電位は“Vcc−VthE”
（VthEは閾値電圧）になる。ここでインバータ３
０の回路閾値を“Vcc−VthE”よりも低く設計し
ておけば、節点３１は低レベルになり、トランジ
スタ２７がオンして節点２６をVpp電位レベルま
で上昇させる。このとき節点３５のレベルは、イ
ンバータ３４によつてVpp電位まで上昇する。即
ち節点３１は低レベル、節点３５はVpp電位とな
り、トランジスタ２２はオンして節点５はVpp電
位になる。このときトランジスタ２３はオフし、
節点１から節点２には直流電流は流れない。
Vpp電位を発生させる場合、節点２４の信号を
高レベルにする。このとき信号の振幅は、接地
レベル（低レベル）からVccの高レベルまで振幅
するのは、はじめ節点２６の電位は“Vcc−VthE”
（VthEは閾値電圧）になる。ここでインバータ３
０の回路閾値を“Vcc−VthE”よりも低く設計し
ておけば、節点３１は低レベルになり、トランジ
スタ２７がオンして節点２６をVpp電位レベルま
で上昇させる。このとき節点３５のレベルは、イ
ンバータ３４によつてVpp電位まで上昇する。即
ち節点３１は低レベル、節点３５はVpp電位とな
り、トランジスタ２２はオンして節点５はVpp電
位になる。このときトランジスタ２３はオフし、
節点１から節点２には直流電流は流れない。
逆に節点５にVcc電位を発生させる場合、信号
Ｈを低レベルにする。このときトランジスタ２７
は、前記節点３１が低レベルであることによりオ
ンしているので、トランジスタフアゲート２５の
コンダクタンスを、トランジスタ２７のコンダク
タンスより充分大きくなるように設計する必要が
ある。この工夫により、節点２６のレベルがイン
バータ３０の閾値より低くなれば、節点３１は高
レベルとなり、トランジスタ２７はオフとなる。
このとき節点３５は低レベルになる。従つてトラ
ンジスタ２３はオンし、トランジスタ２２はオフ
する。節点５はこのとき、トランジスタ２３によ
つてVpp電位からVcc電位に放電される。
Ｈを低レベルにする。このときトランジスタ２７
は、前記節点３１が低レベルであることによりオ
ンしているので、トランジスタフアゲート２５の
コンダクタンスを、トランジスタ２７のコンダク
タンスより充分大きくなるように設計する必要が
ある。この工夫により、節点２６のレベルがイン
バータ３０の閾値より低くなれば、節点３１は高
レベルとなり、トランジスタ２７はオフとなる。
このとき節点３５は低レベルになる。従つてトラ
ンジスタ２３はオンし、トランジスタ２２はオフ
する。節点５はこのとき、トランジスタ２３によ
つてVpp電位からVcc電位に放電される。
以上のように、信号がVcc（高レベル）のとき
節点５はVppレベルとなり、信号が0V（低レベ
ル）のとき節点５はVccレベルとなるものである。
節点５はVppレベルとなり、信号が0V（低レベ
ル）のとき節点５はVccレベルとなるものである。
第３図は第２図の回路を、不揮発性メモリーの
本体回路に適用した場合の例を示すもので、４１
は行選択用アドレス信号A1〜Aoを入力とするナ
ンド回路４２、トランジスタ４３〜４６を有する
行デコーダ、４７は列選択用アドレス信号a1〜an
を入力とする列デコーダ、４８はメモリーセル・
アレイで、メモリーセル４９はSAMOS構造を有
している。５０1〜５０lは列選択用トランジス
タ、５１はトランジスタ５２〜５５よりなるトラ
ンジスタ５６の制御回路、“Dio＋Ｈ”は書き込み
時に書き込み用データ入力を“０”の時のみVpp
電位になり、その他読み出し時とかベリフアイ
（書き込みデータ検出）時にトランジスタ５６を
オフとする信号、５７はセンスアンプである。
本体回路に適用した場合の例を示すもので、４１
は行選択用アドレス信号A1〜Aoを入力とするナ
ンド回路４２、トランジスタ４３〜４６を有する
行デコーダ、４７は列選択用アドレス信号a1〜an
を入力とする列デコーダ、４８はメモリーセル・
アレイで、メモリーセル４９はSAMOS構造を有
している。５０1〜５０lは列選択用トランジス
タ、５１はトランジスタ５２〜５５よりなるトラ
ンジスタ５６の制御回路、“Dio＋Ｈ”は書き込み
時に書き込み用データ入力を“０”の時のみVpp
電位になり、その他読み出し時とかベリフアイ
（書き込みデータ検出）時にトランジスタ５６を
オフとする信号、５７はセンスアンプである。
第３図におけるデータ書き込みは、節点５の電
位をVppにし、メモリーセルのコントロールゲー
トにVpp、トランジスタ５６，５０1〜５０lを通
してドレインにVpp電位が加わつたメモリーセル
のみに書き込みが行なわれる。
位をVppにし、メモリーセルのコントロールゲー
トにVpp、トランジスタ５６，５０1〜５０lを通
してドレインにVpp電位が加わつたメモリーセル
のみに書き込みが行なわれる。
次に書き込み量を検出（ベリフアイ）する際
は、Vppを書き込み電位のままにして節点５を
Vcc電位にすれば、書き込み直後にセルの書き込
み状態が、センスアンプ５７を通してデータ出力
部にとり出されるものである。
は、Vppを書き込み電位のままにして節点５を
Vcc電位にすれば、書き込み直後にセルの書き込
み状態が、センスアンプ５７を通してデータ出力
部にとり出されるものである。
第２図の回路では、Vpp用済み後はVpp電位を
Vcc電位より下げることがある。一例としてVpp
電位を0Vとすると、節点５から節点１へ向つて
つまりトランジスタ２２のソースからサブストレ
ート電極へ向つて順方向電流が流れ、節点５の電
圧をVcc電位より下げてしまう。そこで第４図に
示される変形例の如く、トランジスタ２２と節点
５との間にＰチヤネル型トランジスタ６１を介挿
する。この場合トランジスタ６１がオンしている
と、節点５の電位をVccより下げてしまう。そこ
でトランジスタ６１のチヤネルが形成されないよ
うに、トランジスタ６３，６４よりなりかつVcc
を電源とするインバータ６５を設け、その出力を
トランジスタ６１の入力としてトランジスタ６１
をオフとする。インバータ６５の前段のインバー
タ６６はトランジスタ６７，６８よりなり、信号
Ｈの反転信号を得る。
Vcc電位より下げることがある。一例としてVpp
電位を0Vとすると、節点５から節点１へ向つて
つまりトランジスタ２２のソースからサブストレ
ート電極へ向つて順方向電流が流れ、節点５の電
圧をVcc電位より下げてしまう。そこで第４図に
示される変形例の如く、トランジスタ２２と節点
５との間にＰチヤネル型トランジスタ６１を介挿
する。この場合トランジスタ６１がオンしている
と、節点５の電位をVccより下げてしまう。そこ
でトランジスタ６１のチヤネルが形成されないよ
うに、トランジスタ６３，６４よりなりかつVcc
を電源とするインバータ６５を設け、その出力を
トランジスタ６１の入力としてトランジスタ６１
をオフとする。インバータ６５の前段のインバー
タ６６はトランジスタ６７，６８よりなり、信号
Ｈの反転信号を得る。
第９図は第２図の要部の集積回路横断面による
説明図、第１０図は第４図の要部の集積回路横断
面による説明図で、対応個所には同一符号を用い
ている。これら図中１０１はＰ型基板、１０２1，
１０２2，１０２3はＮウエル層、１０３1，１０
３2〜１０３5，１０３6はソース、ドレイン領域
を形成するP+層、１０４1〜１０４3はＮウエルの
コンタクト用N+層、１０５はフイールド絶縁膜
である。
説明図、第１０図は第４図の要部の集積回路横断
面による説明図で、対応個所には同一符号を用い
ている。これら図中１０１はＰ型基板、１０２1，
１０２2，１０２3はＮウエル層、１０３1，１０
３2〜１０３5，１０３6はソース、ドレイン領域
を形成するP+層、１０４1〜１０４3はＮウエルの
コンタクト用N+層、１０５はフイールド絶縁膜
である。
上記の如く第２図において節点１のVpp電位を
0Vにすると、節点５から節点１へ向つて順方向
電流が流れ、節点５の閾値をVcc電位より下げて
しまう理由は、第９図においてイ節点２→P+層
１０３4→Ｎウエル層１０２2→N+層１０４2→節
点P+層１０３2→Ｎウエル層１０２1→N+層１０
４1→節点１の順方向パスが生じるためである。
しかし第１０図のようにするとよい理由は、トラ
ンジスタ６１がオフのとき、Ｎウエル層１０２3、
P+層１０３5間が逆バイアスでロ節点５→N+層１
０４3→Ｎウエル層１０２3→P+層１０３5→節点
６２→P+層１０３2→Ｎウエル層１０２1→N+層
１０４1→節点１のパスが形成されないためであ
る。
0Vにすると、節点５から節点１へ向つて順方向
電流が流れ、節点５の閾値をVcc電位より下げて
しまう理由は、第９図においてイ節点２→P+層
１０３4→Ｎウエル層１０２2→N+層１０４2→節
点P+層１０３2→Ｎウエル層１０２1→N+層１０
４1→節点１の順方向パスが生じるためである。
しかし第１０図のようにするとよい理由は、トラ
ンジスタ６１がオフのとき、Ｎウエル層１０２3、
P+層１０３5間が逆バイアスでロ節点５→N+層１
０４3→Ｎウエル層１０２3→P+層１０３5→節点
６２→P+層１０３2→Ｎウエル層１０２1→N+層
１０４1→節点１のパスが形成されないためであ
る。
しかして第９図の回路において、N+層１０４2
が節点５に接続されるのでなく、N+層１０４2が
節点２に接続されたような場合、つまり第１１図
のような回路になつた場合、書き込み時に節点３
１は０電位となり、トランジスタ２２がオンして
ハ節点１→トランジスタ２２→節点５→P+層１
０３2→Ｎウエル層１０２2→N+層１０４2→節点
２と電流が流れ、節点５に書き込み用高電位が印
加されない。しかし第９図の実線の如くN+層１
０４2と節点５とをつなぐ経路としておけば、上
記ハの電流パスが生ずることなく、所期の動作の
みが行なえる回路が実現できるものである。
が節点５に接続されるのでなく、N+層１０４2が
節点２に接続されたような場合、つまり第１１図
のような回路になつた場合、書き込み時に節点３
１は０電位となり、トランジスタ２２がオンして
ハ節点１→トランジスタ２２→節点５→P+層１
０３2→Ｎウエル層１０２2→N+層１０４2→節点
２と電流が流れ、節点５に書き込み用高電位が印
加されない。しかし第９図の実線の如くN+層１
０４2と節点５とをつなぐ経路としておけば、上
記ハの電流パスが生ずることなく、所期の動作の
みが行なえる回路が実現できるものである。
一方、第４図においてVpp電位が0Vの場合、節
点３１は0Vになつてしまう。このためトランジ
スタ３２，３３が共にオフとなり、節点３５がフ
ローテイングとなる。しかし本来は、節点３５は
0Vでトランジスタ２３はオンしていなければい
けない。そのためにトランジスタ６９を設け該ト
ランジスタ６９をオン状態とし、節点３５を0V
としている。
点３１は0Vになつてしまう。このためトランジ
スタ３２，３３が共にオフとなり、節点３５がフ
ローテイングとなる。しかし本来は、節点３５は
0Vでトランジスタ２３はオンしていなければい
けない。そのためにトランジスタ６９を設け該ト
ランジスタ６９をオン状態とし、節点３５を0V
としている。
ここで本発明においてPEP数が増加しない理
由を説明する。即ち第１２図の如くデプレツシヨ
ン負荷（Ｄ型）がないと、ポロンインプラ２０１
をＮチヤネル、Ｐチヤネルトランジスタに同時に
打つことができるが、第１３図のようにデプレツ
シヨン負荷（Ｄ型）があると、ポロンインプラ２
０１とAsまたはＰインプラ２０２をそれぞれ別
に行なわなければならないため、PEP数が２回
増すものである。従つて本発明ではPEP数の低
減化が可能となるものである。
由を説明する。即ち第１２図の如くデプレツシヨ
ン負荷（Ｄ型）がないと、ポロンインプラ２０１
をＮチヤネル、Ｐチヤネルトランジスタに同時に
打つことができるが、第１３図のようにデプレツ
シヨン負荷（Ｄ型）があると、ポロンインプラ２
０１とAsまたはＰインプラ２０２をそれぞれ別
に行なわなければならないため、PEP数が２回
増すものである。従つて本発明ではPEP数の低
減化が可能となるものである。
第５図ないし第８図は本発明に属さないが、単
なる応用例としてあげておく。即ち、例えば第５
図に示される如く、第２図のトランジスタ２３を
バイポーラトランジスタ７１で置き換えたり、第
６図に示される如く第２図のトランジスタ２２，
２３をバイポーラトランジスタ７２，７１で置き
換える。これらバイポーラトランジスタは
CMOS工程中に同時につくられるので、PEPの
工程増加とはならない。ただしこの場合Vcc或い
はVppとバイポーラトランジスタのベース間に電
流が流れるので、スタンドバイ時に直流パスをき
らう場合には、前実施例で示したような完全
CMOS構成が好ましい。７３〜７５は過大なベ
ース電流を流さぬための抵抗である。また第７図
では、第４図のトランジスタ２３をバイポーラト
ランジスタ７１で置き換えた。また第８図では、
第４図のトランジスタ２２，２３，６１をバイポ
ーラトランジスタ７２，７１，８１で置き換え
た。８２は過大なベース電流を流さぬための抵抗
である。即ち第５図においては、トランジスタ２
２がオン（トランジスタ７１がオフ）してVppが
節点５に伝わり、トランジスタ７１がオン（トラ
ンジスタ２２がオフ）してVccが節点５に伝わる。
このときＰチヤネル型トランジスタ２２とバイポ
ーラトランジスタ７１には電圧ドロツプがないか
ら、Vpp，Vccがそのまま節点５に伝えられる。
またしきい値調整用のボロンインプラでは、
CMOSインプラ時にトランジスタ２２，７１を
レジストでカバーしなくてよいので、PEP数の
増加がない。第６図ないし第８図においても作用
効果は同様に考えられる。
なる応用例としてあげておく。即ち、例えば第５
図に示される如く、第２図のトランジスタ２３を
バイポーラトランジスタ７１で置き換えたり、第
６図に示される如く第２図のトランジスタ２２，
２３をバイポーラトランジスタ７２，７１で置き
換える。これらバイポーラトランジスタは
CMOS工程中に同時につくられるので、PEPの
工程増加とはならない。ただしこの場合Vcc或い
はVppとバイポーラトランジスタのベース間に電
流が流れるので、スタンドバイ時に直流パスをき
らう場合には、前実施例で示したような完全
CMOS構成が好ましい。７３〜７５は過大なベ
ース電流を流さぬための抵抗である。また第７図
では、第４図のトランジスタ２３をバイポーラト
ランジスタ７１で置き換えた。また第８図では、
第４図のトランジスタ２２，２３，６１をバイポ
ーラトランジスタ７２，７１，８１で置き換え
た。８２は過大なベース電流を流さぬための抵抗
である。即ち第５図においては、トランジスタ２
２がオン（トランジスタ７１がオフ）してVppが
節点５に伝わり、トランジスタ７１がオン（トラ
ンジスタ２２がオフ）してVccが節点５に伝わる。
このときＰチヤネル型トランジスタ２２とバイポ
ーラトランジスタ７１には電圧ドロツプがないか
ら、Vpp，Vccがそのまま節点５に伝えられる。
またしきい値調整用のボロンインプラでは、
CMOSインプラ時にトランジスタ２２，７１を
レジストでカバーしなくてよいので、PEP数の
増加がない。第６図ないし第８図においても作用
効果は同様に考えられる。
［発明の効果］
以上説明した如く本発明によれば、電位切り換
えスイツチにより、完全CMOSプロセスによつ
てメモリー回路本体内に書き込み用高電位Vpp、
読み出し用電位Vccを発生させることが可能にな
つた。また従来のような“CMOS＋デプレツシ
ヨン”のような複合プロセスを排除し、PEPの
工程数を低減できる。また回路設計も、CMOS
構成であることにより回路マージンを大きくする
ことができる。また電位切り換え用にＰチヤネル
エンハンスメント型トランジスタを用いたため、
電圧ドロツプのない電位切り換え回路が実現でき
るものである。
えスイツチにより、完全CMOSプロセスによつ
てメモリー回路本体内に書き込み用高電位Vpp、
読み出し用電位Vccを発生させることが可能にな
つた。また従来のような“CMOS＋デプレツシ
ヨン”のような複合プロセスを排除し、PEPの
工程数を低減できる。また回路設計も、CMOS
構成であることにより回路マージンを大きくする
ことができる。また電位切り換え用にＰチヤネル
エンハンスメント型トランジスタを用いたため、
電圧ドロツプのない電位切り換え回路が実現でき
るものである。
第１図は従来回路の説明図、第２図は本発明の
一実施例を示す回路図、第３図は同回路が適用さ
れるメモリー回路図、第４図は本発明の他の実施
例を示す回路図、第５図ないし第８図は本発明に
は属さない単なる応用例の回路図、第９図、第１
０図は第２図、第４図の要部の集積回路横断面
図、第１１図は第９図の２点鎖線の如く回路を変
形した場合の回路図、第１２図、第１３図は本発
明の効果を説明するための集積回路断面図であ
る。 １……書き込み電位供給用節点、２……読み出
し電位供給用節点、５……電位切り換え節点、２
２，２３，６１……Ｅ型トランジスタ、４８……
メモリーセル・アレイ。
一実施例を示す回路図、第３図は同回路が適用さ
れるメモリー回路図、第４図は本発明の他の実施
例を示す回路図、第５図ないし第８図は本発明に
は属さない単なる応用例の回路図、第９図、第１
０図は第２図、第４図の要部の集積回路横断面
図、第１１図は第９図の２点鎖線の如く回路を変
形した場合の回路図、第１２図、第１３図は本発
明の効果を説明するための集積回路断面図であ
る。 １……書き込み電位供給用節点、２……読み出
し電位供給用節点、５……電位切り換え節点、２
２，２３，６１……Ｅ型トランジスタ、４８……
メモリーセル・アレイ。
Claims (1)
- 【特許請求の範囲】 １ 外部電源として少なくとも書き込み用高電位
と読み出し用電位が印加されるCMOS回路をメ
モリーセル・アレイの周辺部に有する不揮発性メ
モリーにおいて、前記書き込み用高電位源と電位
切り換え節点との間にＰチヤネル型の第１のエン
ハンスメント型トランジスタを接続し、前記読み
出し用電位源と前記電位切り換え節点との間にＰ
チヤネル型の第２のエンハンスメント型トランジ
スタを接続し、前記第１のエンハンスメント型ト
ランジスタのサブストレート電極は前記書き込み
用高電位源側に接続し、前記第２のエンハンスメ
ント型トランジスタのサブストレート電極は前記
電位切り換え節点側に接続し、前記第１のエンハ
ンスメント型トランジスタはそのゲートにデータ
書き込み時に導通する信号が印加され、前記第２
のエンハンスメント型トランジスタはそのゲート
にデータ読み出し時に導通する信号が印加される
ことを特徴とする不揮発性メモリー。 ２ 外部電源として少くとも書き込み用高電位と
読み出し用電位が印加されるCMOS回路をメモ
リーセル・アレイの周辺部に有する不揮発性メモ
リーにおいて、前記書き込み用高電位源と電位切
り換え節点との間にＰチヤネル型の第１、第２の
エンハンスメント型トランジスタを直列接続し、
前記読み出し用電位源と前記電位切り換え節点と
の間にＰチヤネル型の第３のエンハンスメント型
トランジスタを接続し、前記第１のエンハンスメ
ント型トランジスタのサブストレート電極は前記
書き込み用高電位源側に接続し、前記第２のエン
ハンスメント型トランジスタのサブストレート電
極は前記電位切り換え節点側に接続し、前記第３
のエンハンスメント型トランジスタのサブストレ
ート電極は前記電位切り換え節点側に接続し、前
記第１、第２のエンハンスメント型トランジスタ
はそのゲートにデータ書き込み時に導通する信号
が印加され、前記第３のエンハンスメント型トラ
ンジスタはそのゲートにデータ読み出し時に導通
する信号が印加されることを特徴とする不揮発性
メモリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56213616A JPS58114396A (ja) | 1981-12-26 | 1981-12-26 | 不揮発性メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56213616A JPS58114396A (ja) | 1981-12-26 | 1981-12-26 | 不揮発性メモリ− |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3344996A Division JPH0799635B2 (ja) | 1991-12-26 | 1991-12-26 | 不揮発性メモリー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114396A JPS58114396A (ja) | 1983-07-07 |
| JPH0323999B2 true JPH0323999B2 (ja) | 1991-04-02 |
Family
ID=16642120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56213616A Granted JPS58114396A (ja) | 1981-12-26 | 1981-12-26 | 不揮発性メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114396A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0137245B1 (en) * | 1983-08-30 | 1990-03-14 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| NL8400326A (nl) * | 1984-02-03 | 1985-09-02 | Philips Nv | Geintegreerde schakeling met veldeffecttransistoren en een programmeerbaar leesgeheugen. |
| JPS6134796A (ja) * | 1984-07-25 | 1986-02-19 | Toshiba Corp | 不揮発性メモリの行デコ−ダ回路 |
| JPS61186019A (ja) * | 1985-02-13 | 1986-08-19 | Toshiba Corp | Ｅ↑２ｐｒｏｍ |
| US4689495A (en) * | 1985-06-17 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS high voltage switch |
| JPS62124700A (ja) * | 1985-11-25 | 1987-06-05 | Mitsubishi Electric Corp | 電源切換回路 |
| JPH0743949B2 (ja) * | 1985-12-18 | 1995-05-15 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH081759B2 (ja) * | 1987-11-24 | 1996-01-10 | 株式会社東芝 | 不揮発性メモリ |
| IT1232973B (it) * | 1987-12-01 | 1992-03-11 | Sgs Microelettronica Spa | Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos |
| FR2631503A1 (fr) * | 1988-05-10 | 1989-11-17 | Thomson Video Equip | Circuit d'interfacage pour la delivrance des signaux analogiques d'horloge a un dispositif a transfert de charges |
| JP2660734B2 (ja) * | 1989-01-16 | 1997-10-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2622051B2 (ja) * | 1992-06-19 | 1997-06-18 | 株式会社東芝 | Ｅｅｐｒｏｍ |
| WO2004095470A1 (ja) * | 2003-04-24 | 2004-11-04 | Fujitsu Limited | 不揮発性半導体メモリ |
| JP4876963B2 (ja) * | 2007-02-20 | 2012-02-15 | オイレスＥｃｏ株式会社 | ブラインド装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124442U (ja) * | 1978-02-17 | 1979-08-31 |
-
1981
- 1981-12-26 JP JP56213616A patent/JPS58114396A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114396A (ja) | 1983-07-07 |
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