JPS6321998B2 - - Google Patents
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- JPS6321998B2 JPS6321998B2 JP9039881A JP9039881A JPS6321998B2 JP S6321998 B2 JPS6321998 B2 JP S6321998B2 JP 9039881 A JP9039881 A JP 9039881A JP 9039881 A JP9039881 A JP 9039881A JP S6321998 B2 JPS6321998 B2 JP S6321998B2
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、浮遊ゲートを有する絶縁ゲート電界
効果トランジスタ（MOS―FET）をメモリセル
とする不揮発性半導体メモリに関する。
効果トランジスタ（MOS―FET）をメモリセル
とする不揮発性半導体メモリに関する。
この種のメモリは、大容量化に伴ないメモリセ
ルの微細化、メモリセルサイズの小型化、チツプ
サイズの小型化が課題になつている。ところが、
メモリセルサイズを小さくすることはそのチヤネ
ル長を短かくすることになるため、シヨートチヤ
ネル効果により閾値電圧が低くなり過ぎたり、ま
た低いドレイン電圧でパンチスルーが生じるよう
になる。このため、データ書き込み時にメモリセ
ルのドレインに高電圧が印加されるときなどは、
ゲート電圧がOVの非選択状態のメモリセルにお
いてリーク電流が発生する。このリーク電流は、
メモリが大容量化してくると同一列線に接続され
るメモリセルのドレイン数が多くなるので無視で
きない値となり、データ書き込み時にドレイン電
圧が低下してデータ書き込み特性が悪化する原因
になる。
ルの微細化、メモリセルサイズの小型化、チツプ
サイズの小型化が課題になつている。ところが、
メモリセルサイズを小さくすることはそのチヤネ
ル長を短かくすることになるため、シヨートチヤ
ネル効果により閾値電圧が低くなり過ぎたり、ま
た低いドレイン電圧でパンチスルーが生じるよう
になる。このため、データ書き込み時にメモリセ
ルのドレインに高電圧が印加されるときなどは、
ゲート電圧がOVの非選択状態のメモリセルにお
いてリーク電流が発生する。このリーク電流は、
メモリが大容量化してくると同一列線に接続され
るメモリセルのドレイン数が多くなるので無視で
きない値となり、データ書き込み時にドレイン電
圧が低下してデータ書き込み特性が悪化する原因
になる。
この点を改善すべく考えられているメモリの一
例を第１図に示す。これはメモリセルアレイの各
メモリセルＴのソースに対してデータ書き込み時
に電圧印加回路１０から一定電位を与えることに
よつて、シヨートチヤネル効果あるいはパンチス
ルー電圧の低下を防ぎ、書き込み特性の悪化を防
ごうとするものである。なお、１１は行線、１２
は列線である。上記電圧印加回路１０としては、
第２図ａあるいはｂに示すような構成が考えられ
る。第２図ａの回路は、抵抗素子（MOS―FET
でもよい）Ｒよりなり、この抵抗素子Ｒの一端を
接地し、地端を前記各メモリセルＴのソース接続
点Ｓに接続する。ここで、データ書き込み時には
１つのメモリセルには1mA〜2mAの電流が流れ
るため、この電流による抵抗素子Ｒの電位降下に
よつてソース電位を上げることができる。これに
対して、データ読み出し時には１つのメモリセル
には100μA程度の電流が流れるだけであるので、
このときにはソース電位は殆んど上昇しない。
例を第１図に示す。これはメモリセルアレイの各
メモリセルＴのソースに対してデータ書き込み時
に電圧印加回路１０から一定電位を与えることに
よつて、シヨートチヤネル効果あるいはパンチス
ルー電圧の低下を防ぎ、書き込み特性の悪化を防
ごうとするものである。なお、１１は行線、１２
は列線である。上記電圧印加回路１０としては、
第２図ａあるいはｂに示すような構成が考えられ
る。第２図ａの回路は、抵抗素子（MOS―FET
でもよい）Ｒよりなり、この抵抗素子Ｒの一端を
接地し、地端を前記各メモリセルＴのソース接続
点Ｓに接続する。ここで、データ書き込み時には
１つのメモリセルには1mA〜2mAの電流が流れ
るため、この電流による抵抗素子Ｒの電位降下に
よつてソース電位を上げることができる。これに
対して、データ読み出し時には１つのメモリセル
には100μA程度の電流が流れるだけであるので、
このときにはソース電位は殆んど上昇しない。
第２図ｂの回路において、トランジスタT1〜
T4はエンハンスメント型、トランジスタT5，T6
はデプレツシヨン型、トランジスタT0は前記メ
モリセルＴと同等のものであり、VCは通常の電
源、VPはデータ書き込み時に高電圧を供給する
電源、VAはメモリセルアレイにおける非選択行
線の電位とほぼ同じ電位の制御電圧、Ｒ／は読
み出し時に“１”、書き込み時に“０”となる制
御信号である。いま、書き込み時に高電圧の電源
VPが印加されると、トランジスタT0のドレイン
はメモリセルアレイにおける選択列線とほぼ同程
度の電位となり、パンチスルー等によりトランジ
スタT0のソース電位は徐々に上昇していき、パ
ンチスルーが止まる値まで上昇する。なお、トラ
ンジスタT5はその抵抗値は充分大きく設定され、
トランジスタT0のソースがノイズ等により異常
な高電位になつた場合にそなえるもので、その高
電位を放電する。一方、トランジスタT2の閾値
電圧はほぼ0Vに設定されており、そのゲートは
メモリセルと同等の前記トランジスタT0のパン
チスルーが止まる電圧になつているため、メモリ
セルアレイにおけるソース接続点Ｓの電位VSが
上記ゲートの電位まで達するとトランジスタT2
はカツトオフする。そしてトランジスタT3は、
そのゲートがトランジスタT5を通じて電源VCに
接続されるのでゲート電位が上昇し、オンする。
このため、前記ソース接続点Ｓの電位VSは、メ
モリセルと同等のトランジスタT0のパンチスル
ーが止まる値、換言すればメモリセルにおける非
選択状態のメモリセルのパンチスルーが止まる値
に設定されるようになる。なお、上記データ書き
込み時はＲ／信号が“０”であつてトランジス
タT4はオフであるが、データ読み出し時はＲ／
Ｗ信号が“１”になるためトランジスタT4がオ
ンし、ソース接続点Ｓはほぼ0Vに保たれる。
T4はエンハンスメント型、トランジスタT5，T6
はデプレツシヨン型、トランジスタT0は前記メ
モリセルＴと同等のものであり、VCは通常の電
源、VPはデータ書き込み時に高電圧を供給する
電源、VAはメモリセルアレイにおける非選択行
線の電位とほぼ同じ電位の制御電圧、Ｒ／は読
み出し時に“１”、書き込み時に“０”となる制
御信号である。いま、書き込み時に高電圧の電源
VPが印加されると、トランジスタT0のドレイン
はメモリセルアレイにおける選択列線とほぼ同程
度の電位となり、パンチスルー等によりトランジ
スタT0のソース電位は徐々に上昇していき、パ
ンチスルーが止まる値まで上昇する。なお、トラ
ンジスタT5はその抵抗値は充分大きく設定され、
トランジスタT0のソースがノイズ等により異常
な高電位になつた場合にそなえるもので、その高
電位を放電する。一方、トランジスタT2の閾値
電圧はほぼ0Vに設定されており、そのゲートは
メモリセルと同等の前記トランジスタT0のパン
チスルーが止まる電圧になつているため、メモリ
セルアレイにおけるソース接続点Ｓの電位VSが
上記ゲートの電位まで達するとトランジスタT2
はカツトオフする。そしてトランジスタT3は、
そのゲートがトランジスタT5を通じて電源VCに
接続されるのでゲート電位が上昇し、オンする。
このため、前記ソース接続点Ｓの電位VSは、メ
モリセルと同等のトランジスタT0のパンチスル
ーが止まる値、換言すればメモリセルにおける非
選択状態のメモリセルのパンチスルーが止まる値
に設定されるようになる。なお、上記データ書き
込み時はＲ／信号が“０”であつてトランジス
タT4はオフであるが、データ読み出し時はＲ／
Ｗ信号が“１”になるためトランジスタT4がオ
ンし、ソース接続点Ｓはほぼ0Vに保たれる。
ところで、メモリの大容量化に伴なうメモリセ
ルサイズの一層の小型化によつて、メモリセルの
チヤネル長が一層短かくなり、閾値電圧が異常に
低下し、たとえば閾値電圧が負になるような場合
には、データ読み出し時におけるメモリセルのリ
ーク電流も無視できなくなり、データ書き込み時
だけでなく、データ読み出し時にもソース接続点
Ｓの電位VSを非選択状態のメモリセルのゲート
電位よりも高く設定し、非選択セルをカツトオフ
させる手段が望まれる。
ルサイズの一層の小型化によつて、メモリセルの
チヤネル長が一層短かくなり、閾値電圧が異常に
低下し、たとえば閾値電圧が負になるような場合
には、データ読み出し時におけるメモリセルのリ
ーク電流も無視できなくなり、データ書き込み時
だけでなく、データ読み出し時にもソース接続点
Ｓの電位VSを非選択状態のメモリセルのゲート
電位よりも高く設定し、非選択セルをカツトオフ
させる手段が望まれる。
本発明は上記の事情に鑑みてなされたもので、
データ書き込み時およびデータ読み出し時のいず
れにおいてもメモリセルアレイの各メモリセルの
ソース電位を非選択状態のメモリセルのゲート電
位よりも高く設定して非選択セルをカツトオフで
き、メモリセルサイズの一層の小型化を可能と
し、メモリセルの微密化による大容量化が可能な
不揮発性半導体メモリを提供するものである。
データ書き込み時およびデータ読み出し時のいず
れにおいてもメモリセルアレイの各メモリセルの
ソース電位を非選択状態のメモリセルのゲート電
位よりも高く設定して非選択セルをカツトオフで
き、メモリセルサイズの一層の小型化を可能と
し、メモリセルの微密化による大容量化が可能な
不揮発性半導体メモリを提供するものである。
以下図面を参照して本発明の一実施例を詳細に
説明する。
説明する。
第３図において、トランジスタT1〜T4、T2′〜
T4′はエンハンスメント型、トランジスタT5，
T6，T5′，T6′はデプレツシヨン型であり、T0お
よびT0′は不揮発性メモリセルアレイにおける不
揮発性メモリセルと同等（たとえば同じ形状）の
トランジスタ（たとえばフローテイングゲート
型）、VCは通常の電源（たとえば5V）、VPはデー
タ書き込み時に高電圧（メモリセルアレイに対し
て印加される高電圧と同じ）が印加される電源、
VAはデータ書き込み時におけるメモリセルアレ
イの非選択行線の電位と同じ電位の制御電圧、
VBはデータ読み出し時におけるメモリセルアレ
イの非選択行線の電位と同じ電位の制御電圧、３
０はデータ読み出し時におけるメモリセルアレイ
の列線電位と同じ電位を出力する列線電位印加回
路、Ｒ／は読み出し時に“１”、書き込み時に
“０”なる制御信号、／Ｗは上記とは逆に読み
出し時に“０”、書き込み時に“１”となる制御
信号である。
T4′はエンハンスメント型、トランジスタT5，
T6，T5′，T6′はデプレツシヨン型であり、T0お
よびT0′は不揮発性メモリセルアレイにおける不
揮発性メモリセルと同等（たとえば同じ形状）の
トランジスタ（たとえばフローテイングゲート
型）、VCは通常の電源（たとえば5V）、VPはデー
タ書き込み時に高電圧（メモリセルアレイに対し
て印加される高電圧と同じ）が印加される電源、
VAはデータ書き込み時におけるメモリセルアレ
イの非選択行線の電位と同じ電位の制御電圧、
VBはデータ読み出し時におけるメモリセルアレ
イの非選択行線の電位と同じ電位の制御電圧、３
０はデータ読み出し時におけるメモリセルアレイ
の列線電位と同じ電位を出力する列線電位印加回
路、Ｒ／は読み出し時に“１”、書き込み時に
“０”なる制御信号、／Ｗは上記とは逆に読み
出し時に“０”、書き込み時に“１”となる制御
信号である。
前記トランジスタT1のゲート・ドレインは電
源VPに接続され、ソースはトランジスタT0のド
レインに接続されている。このトランジスタT0
のゲート（コントロールゲート）には制御電圧
VAが印加され、ソースはトランジスタT5のドレ
インに接続されており、このトランジスタT5の
ゲート・ソースは接地されている。また、前記ト
ランジスタT0のソースはトランジスタT2のゲー
トに接続されており、このトランジスタT2のド
レインはトランジスタT6のソースに接続されて
いる。このトランジスタT6のドレインは電源VC
に接続され、ゲート・ソースはトランジスタT3
のゲートに接続されている。このトランジスタ
T3のソースは接地され、ドレインは前記トラン
ジスタT2のソースに接続されると共にトランジ
スタT4のソースに接続されている。そして、こ
のトランジスタT4のゲートには／Ｗ信号が印
加され、ドレインはメモリセルアレイのソース接
続点Ｓ（第１図参照）に接続さされている。
源VPに接続され、ソースはトランジスタT0のド
レインに接続されている。このトランジスタT0
のゲート（コントロールゲート）には制御電圧
VAが印加され、ソースはトランジスタT5のドレ
インに接続されており、このトランジスタT5の
ゲート・ソースは接地されている。また、前記ト
ランジスタT0のソースはトランジスタT2のゲー
トに接続されており、このトランジスタT2のド
レインはトランジスタT6のソースに接続されて
いる。このトランジスタT6のドレインは電源VC
に接続され、ゲート・ソースはトランジスタT3
のゲートに接続されている。このトランジスタ
T3のソースは接地され、ドレインは前記トラン
ジスタT2のソースに接続されると共にトランジ
スタT4のソースに接続されている。そして、こ
のトランジスタT4のゲートには／Ｗ信号が印
加され、ドレインはメモリセルアレイのソース接
続点Ｓ（第１図参照）に接続さされている。
上記構成部分はデータ書き込み時用の第１の電
圧印加回路３１を構成しており、第２図ｂを参照
して前述した回路に比べてトランジスタT4の接
続およびその制御信号／Ｗが異なり、その他の
部分の構成は同じである。
圧印加回路３１を構成しており、第２図ｂを参照
して前述した回路に比べてトランジスタT4の接
続およびその制御信号／Ｗが異なり、その他の
部分の構成は同じである。
一方、３２はデータ読み出し時用の第２の電圧
印加回路であり、これは上記第１の電圧印加回路
３１に準じた構成となつており、両回路３１，３
２の各対応部分は同一符号を用いて一方に′を付
している。
印加回路であり、これは上記第１の電圧印加回路
３１に準じた構成となつており、両回路３１，３
２の各対応部分は同一符号を用いて一方に′を付
している。
次に、上記第３図の動作を説明する。先ず、第
１の電圧印加回路３１の動作は第２図ｂを参照し
て前述した動作とほぼ同じ（トランジスタT4の
動作が異なる）であり、書き込み時におけるソー
ス接続点Ｓの電位VSを設定するものである。す
なわち、データ書き込み時に高電圧の電源VPが
印加されると、トランジスタT0のドレインはメ
モリセルアレイにおける選択列線とほぼ同程度の
電位となり、パンチスルー等によりトランジスタ
T0のソース電位は徐々に上昇していき、パンチ
スルーが止まる値まで上昇する。一方、トランジ
スタT2の閾値電圧はほぼ0Vに設定されており、
そのゲートはメモリセルと同等の前記トランジス
タT0のパンチスルーが止まる電圧になつている
ため、メモリセルアレイにおけるソース接続点Ｓ
の電位VSが上記ゲートの電位まで達するとトラ
ンジスタT2はカツトオフする。そしてトランジ
スタT3は、そのゲートがトランジスタT6を通じ
て電源VCに接続されるのでゲート電位が上昇し、
オンする。トランジスタT3がオンしてそのドレ
イン電位が下がれば、トランジスタT2がオンし、
トランジスタT3のゲート電位も下がり、トラン
ジスタT3はオフに近い状態となり、再びそのド
レイン電圧は上昇する。このため前記ソース接続
点Ｓの電位VSは、メモリセルと同等のトランジ
スタT0のパンチスルーが止まる値、換言すれば
メモリセルにおける非選択状態のメモリセルのパ
ンチスルーが止まる値に設定されるようになる。
つまり、メモリセルアレイのソース接続点Ｓの電
位VSは書き込み時におけるメモリセルアレイの
非選択状態のメモリセルが仮に負電圧の閾値電圧
であつても、それをカツトオフする程度に上昇す
る。なお、このときトランジスタT4は／Ｗ信
号が“１”であるのでオンになつているが、第２
の電圧印加回路３２のトランジスタT4′はＲ／
信号が“０”であるのでオフになつている。
１の電圧印加回路３１の動作は第２図ｂを参照し
て前述した動作とほぼ同じ（トランジスタT4の
動作が異なる）であり、書き込み時におけるソー
ス接続点Ｓの電位VSを設定するものである。す
なわち、データ書き込み時に高電圧の電源VPが
印加されると、トランジスタT0のドレインはメ
モリセルアレイにおける選択列線とほぼ同程度の
電位となり、パンチスルー等によりトランジスタ
T0のソース電位は徐々に上昇していき、パンチ
スルーが止まる値まで上昇する。一方、トランジ
スタT2の閾値電圧はほぼ0Vに設定されており、
そのゲートはメモリセルと同等の前記トランジス
タT0のパンチスルーが止まる電圧になつている
ため、メモリセルアレイにおけるソース接続点Ｓ
の電位VSが上記ゲートの電位まで達するとトラ
ンジスタT2はカツトオフする。そしてトランジ
スタT3は、そのゲートがトランジスタT6を通じ
て電源VCに接続されるのでゲート電位が上昇し、
オンする。トランジスタT3がオンしてそのドレ
イン電位が下がれば、トランジスタT2がオンし、
トランジスタT3のゲート電位も下がり、トラン
ジスタT3はオフに近い状態となり、再びそのド
レイン電圧は上昇する。このため前記ソース接続
点Ｓの電位VSは、メモリセルと同等のトランジ
スタT0のパンチスルーが止まる値、換言すれば
メモリセルにおける非選択状態のメモリセルのパ
ンチスルーが止まる値に設定されるようになる。
つまり、メモリセルアレイのソース接続点Ｓの電
位VSは書き込み時におけるメモリセルアレイの
非選択状態のメモリセルが仮に負電圧の閾値電圧
であつても、それをカツトオフする程度に上昇す
る。なお、このときトランジスタT4は／Ｗ信
号が“１”であるのでオンになつているが、第２
の電圧印加回路３２のトランジスタT4′はＲ／
信号が“０”であるのでオフになつている。
一方、第２の電圧印加回路３２は、上述した第
１の電圧印加回路３１の動作に準じた動作によ
り、読み出し時におけるソース接続点Ｓの電位
VSを設定するものである。すなわち、データ読
み出し時、トランジスタT0′がカツトオフするま
でそのソース電位が上昇する。そして、この電位
がゲート入力されているトランジスタT2′（閾値電
圧がほぼ0V）のソース電位が上記トランジスタ
T0′のソース電位とほぼ同電位となる。つまり、
メモリセルアレイのソース接続点Ｓの電位VSは、
読み出し時におけるメモリセルアレイの非選択状
態のメモリセルが仮に負電圧の閾値電圧であつて
も、それをカツトオフする程度に上昇する。な
お、このときトランジスタT4′はＲ／信号が
“１”であるのでオンになつているが、第１の電
圧印加回路３１のトランジスタT4は／Ｗ信号
が“０”であるのでオフになつている。また、ソ
ース接続点Ｓの電位VSはデータ読み出し時の方
がデータ書き込み時よりも小さい。
１の電圧印加回路３１の動作に準じた動作によ
り、読み出し時におけるソース接続点Ｓの電位
VSを設定するものである。すなわち、データ読
み出し時、トランジスタT0′がカツトオフするま
でそのソース電位が上昇する。そして、この電位
がゲート入力されているトランジスタT2′（閾値電
圧がほぼ0V）のソース電位が上記トランジスタ
T0′のソース電位とほぼ同電位となる。つまり、
メモリセルアレイのソース接続点Ｓの電位VSは、
読み出し時におけるメモリセルアレイの非選択状
態のメモリセルが仮に負電圧の閾値電圧であつて
も、それをカツトオフする程度に上昇する。な
お、このときトランジスタT4′はＲ／信号が
“１”であるのでオンになつているが、第１の電
圧印加回路３１のトランジスタT4は／Ｗ信号
が“０”であるのでオフになつている。また、ソ
ース接続点Ｓの電位VSはデータ読み出し時の方
がデータ書き込み時よりも小さい。
第４図は第３図の変形例を示すものであり、第
３図における第１の電圧印加回路３１のトランジ
スタT1〜T3、T5，T6，T0に代えて抵抗素子Ｒを
用い、これをトランジスタT4の一端と接地端と
の間に接続したものである。これによつて、デー
タ書き込み時には上記抵抗素子Ｒの電圧降下によ
りソース接続点Ｓの電位VSをつくつている。
３図における第１の電圧印加回路３１のトランジ
スタT1〜T3、T5，T6，T0に代えて抵抗素子Ｒを
用い、これをトランジスタT4の一端と接地端と
の間に接続したものである。これによつて、デー
タ書き込み時には上記抵抗素子Ｒの電圧降下によ
りソース接続点Ｓの電位VSをつくつている。
第５図はさらに第３図の変形例を示すものであ
り、第３図における第１、第２の電圧印加回路３
１，３２の同一部分を共通に使用するようにした
ものである。すなわち、トランジスタT1，T0′，
T2′，T3′，T5′，T6′を省略し、メモリセルと同等
のトランジスタT0のゲートにデータ書き込み時
およびデータ読み出し時に各対応して制御電圧
VA，VBを印加し、このトランジスタT0のドレイ
ンにトランジスタT4を介して電源VPを接続する
と共にトランジスタT4′を介して列線電位印加回
路３０を接続している。そして、上記トランジス
タT4のゲートには、データ書き込み時に電源VP
とほぼ同じの高電圧、データ読み出し時に0Vと
なる制御信号／Ｗを印加し、トランジスタ
T4′のゲートにはデータ書き込み時に0V、データ
読み出し時に通常電源VCとほぼ同じ電圧を印加
する。
り、第３図における第１、第２の電圧印加回路３
１，３２の同一部分を共通に使用するようにした
ものである。すなわち、トランジスタT1，T0′，
T2′，T3′，T5′，T6′を省略し、メモリセルと同等
のトランジスタT0のゲートにデータ書き込み時
およびデータ読み出し時に各対応して制御電圧
VA，VBを印加し、このトランジスタT0のドレイ
ンにトランジスタT4を介して電源VPを接続する
と共にトランジスタT4′を介して列線電位印加回
路３０を接続している。そして、上記トランジス
タT4のゲートには、データ書き込み時に電源VP
とほぼ同じの高電圧、データ読み出し時に0Vと
なる制御信号／Ｗを印加し、トランジスタ
T4′のゲートにはデータ書き込み時に0V、データ
読み出し時に通常電源VCとほぼ同じ電圧を印加
する。
したがつて、トランジスタT0のドレインはデ
ータ書き込み時、読み出し時に各対応してメモリ
セルの列線電位に切換えられ、トランジスタT0
のソース電位がトランジスタT2（閾値電圧がほぼ
0V）のゲートに入力し、書き込み、読み出し時
ともメモリセルアレイの非選択メモリセルがカツ
トオフする程度にソース接続点Ｓの電位VSが決
められる。なお、本実施例では、メモリセルのソ
ース電位がメモリセルの形状の変化に対応して変
化出来る様に、メモリセルと同等のトランジスタ
T0，T0′を利用したが、例えば抵抗分割等により
作つた電位をトランジスタT2，T2′のゲートに入
力すれば、メモリセルのソースを任意の電位に設
定することが出来る。
ータ書き込み時、読み出し時に各対応してメモリ
セルの列線電位に切換えられ、トランジスタT0
のソース電位がトランジスタT2（閾値電圧がほぼ
0V）のゲートに入力し、書き込み、読み出し時
ともメモリセルアレイの非選択メモリセルがカツ
トオフする程度にソース接続点Ｓの電位VSが決
められる。なお、本実施例では、メモリセルのソ
ース電位がメモリセルの形状の変化に対応して変
化出来る様に、メモリセルと同等のトランジスタ
T0，T0′を利用したが、例えば抵抗分割等により
作つた電位をトランジスタT2，T2′のゲートに入
力すれば、メモリセルのソースを任意の電位に設
定することが出来る。
上述したように本発明によれば、データ書き込
み時およびデータ読み出し時のいずれにおいても
メモリセルアレイの各メモリセルのソース電位を
非選択状態のメモリセルのゲート電位よりも高く
設定して非選択セルをカツトオフでき、メモリサ
イズの一層の小型化を可能とし、メモリセルの微
密化による大容量化が可能な下揮発性半導体メモ
リを提供できる。
み時およびデータ読み出し時のいずれにおいても
メモリセルアレイの各メモリセルのソース電位を
非選択状態のメモリセルのゲート電位よりも高く
設定して非選択セルをカツトオフでき、メモリサ
イズの一層の小型化を可能とし、メモリセルの微
密化による大容量化が可能な下揮発性半導体メモ
リを提供できる。
第１図は従来考えられている不揮発性半導体メ
モリの一部を示す回路図、第２図ａ，ｂはそれぞ
れ第１図の電圧印加回路を取り出して異なる例を
示す回路図、第３図は本発明に係る不揮発性半導
体メモリにおける電圧印加回路の一例を示す回路
図、第４図および第５図はそれぞれ第３図の回路
の変形例を示す回路図である。 Ｔ…メモリセル、３１…第１の電圧印加回路、
３２…第２の電圧印加回路。
モリの一部を示す回路図、第２図ａ，ｂはそれぞ
れ第１図の電圧印加回路を取り出して異なる例を
示す回路図、第３図は本発明に係る不揮発性半導
体メモリにおける電圧印加回路の一例を示す回路
図、第４図および第５図はそれぞれ第３図の回路
の変形例を示す回路図である。 Ｔ…メモリセル、３１…第１の電圧印加回路、
３２…第２の電圧印加回路。
Claims (1)
- 【特許請求の範囲】 １ 浮遊ゲートを有する絶縁ゲート電界効果トラ
ンジスタをメモリセルとする不揮発性半導体メモ
リにおいて、前記メモリセルへのデータ書き込み
時およびデータ読み出し時に前記メモリセルのソ
ースに非選択状態のゲート電位より高い電位を与
える電圧印加回路を具備したことを特徴とする不
揮発性半導体メモリ。 ２ 前記電圧印加回路が前記メモリセルのソース
に与える電位は、データ書き込み時の電位がデー
タ読み出し時の電位よりも大きいことを特徴とす
る特許請求の範囲第１項記載の不揮発性半導体メ
モリ。 ３ 前記電圧印加回路は、前記メモリセルと同等
のトランジスタを用いて上記メモリセルの形状に
応じた電位を出力してメモリセルのソースに与え
ることを特徴とする特許請求の範囲第１項記載の
不揮発性半導体メモリ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9039881A JPS57205895A (en) | 1981-06-12 | 1981-06-12 | Nonvolatile semiconductor memory |
| US06/337,969 US4542485A (en) | 1981-01-14 | 1982-01-08 | Semiconductor integrated circuit |
| GB8200825A GB2091459B (en) | 1981-01-14 | 1982-01-12 | Semiconductor integrated circuit |
| DE3200976A DE3200976C2 (de) | 1981-01-14 | 1982-01-14 | Integrierte Halbleiterschaltung |
| DE3249749A DE3249749C2 (ja) | 1981-01-14 | 1982-01-14 | |
| GB08415010A GB2143698B (en) | 1981-01-14 | 1984-06-13 | Semiconductor integrated memory circuit |
| GB08415009A GB2142795B (en) | 1981-01-14 | 1984-06-13 | Semiconductor power down switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9039881A JPS57205895A (en) | 1981-06-12 | 1981-06-12 | Nonvolatile semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57205895A JPS57205895A (en) | 1982-12-17 |
| JPS6321998B2 true JPS6321998B2 (ja) | 1988-05-10 |
Family
ID=13997472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9039881A Granted JPS57205895A (en) | 1981-01-14 | 1981-06-12 | Nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57205895A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2604555B1 (fr) * | 1986-09-30 | 1988-11-10 | Eurotechnique Sa | Circuit integre du type circuit logique comportant une memoire non volatile programmable electriquement |
| JPS63160097A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | 半導体不揮発性メモリ |
| JP3540211B2 (ja) | 1999-08-30 | 2004-07-07 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びそのプログラム方法 |
| WO2006001058A1 (ja) * | 2004-06-25 | 2006-01-05 | Spansion Llc | 半導体装置及びソース電圧制御方法 |
-
1981
- 1981-06-12 JP JP9039881A patent/JPS57205895A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57205895A (en) | 1982-12-17 |
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