DE3200976C2

DE3200976C2 - Integrierte Halbleiterschaltung

Info

Publication number: DE3200976C2
Application number: DE3200976A
Authority: DE
Inventors: Masamichi Musashino Tokio/Tokyo Asano; Hiroshi Yokohama Iwahashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-01-14
Filing date: 1982-01-14
Publication date: 1986-03-20
Also published as: GB2143698A; GB2142795B; DE3200976A1; GB8415010D0; GB2143698B; GB2091459B; DE3249749C2; GB8415009D0; US4542485A; GB2091459A; GB2142795A

Abstract

Die erfindungsgemäße integrierte Halbleiterschaltung besteht aus einem ersten MOS-Transistor (9), der an der Drainelektrode mit einer Stromversorgungsklemme einer Hochpotential-Stromversorgung (Vc) verbunden ist und an der Gateelektrode mit einer vorbestimmten Spannung gespeist wird, einem Logikkreis (1) mit zwei MOS-Transistoren (3, 4), die zwischen der Stromversorgungsklemme und einem Schaltungspunkt (2) auf einem Potential (V2) angeordnet sind und die in einem Potentialbereich zwischen dem hohen Potential (Vc) und dem (Potential des) Schaltungspunkt(s) (2) arbeiten, sowie einem Schaltkreis, um das Potential (V2) am Schaltungspunkt (2) mit dem Potential (Vs) an der Sourceelektrode des ersten MOS-Transistors (9) koinzidieren zu lassen.

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung nach dem Oberbegriff des Patentanspruchs 1.

Bei integrierten Halbleiterschaltungen, insbesondere integrierten MOS-Schaltkreisen, werden die MOS-Transistoren in zunehmendem Maße mikrominiaturisiert Im Zuge dieser Entwicklung verkleinern sich die Tiefe der Source- und Drainzonen bzw. die Länge der Gatezone, d. h. die Kanallänge oder Dicke der Gate-Isolierschicht Trotz dieser ständigen Verkleinerung der Größe des MOS-Transistors und der Dicke der Gate-Isolierschicht wird weiterhin eine Stromversorgung mit hoher Spannung von z. B. +5 V verwendet Aus diesem Grund werden andere integrierte Schaltkreise, ζ. Β. TTL-(Transistor-Transistor-Logik-)Schaltkreise, fertigungsmäßig zu einem Gesamtsystem zusammengefaßt wobei es aus praktischen Gründen unerwünscht ist verschiedene bzw. getrennte Stromversorgungen für die einzelnen integrierten Schaltkreise einzusetzen. Wenn in der Nähe der Drainzone eine Stoßionisation auftritt, werden aufgrund der hohen Stromversorgungsspannung Elektronen in die Gate-Isolierschicht injiziert, wodurch eine Änderung der Schwellcnwertspannung eingeführt wird, die wiederum verschiedene Probleme hervorruft Eine üblicherweise zur Erhöhung der Durchgreifspannung ergriffene Maßnahme besteht darin, die Fremdatomkonzentration in der Kanalzone nach dem lonenimplantationsverfahren zu erhöhen.

Diese Maßnahme kompliziert aber nicht nur das Fertigungsverfahren für die Halbleitervorrichtung, sondern ist auch arbeitsaufwendig.

In F i g. 1 ist eine bekannte Speichervorrichtung, nämlich ein Festwertspeicher, dargesteiit, bei dem jede als Speicherzelle wirksame Koppelstelle aus einem einzigen MOS-Transistor besteht wobei Speicherzellen M(I, I)₁M(1,2),... an Schnittpunkten von Zeilenleitungen RX, R 2 usw. und senkrecht zu diesen verlaufende Spaltenleitungen 51, S2 usw. angeordnet sind. Beim Auslesen von Daten aus dieser Speicheranordnung wählen ein Zeilenleitungsdekodierer 41 eine der Zeilenleitungen R 1, R2 usw. und ein Spaltenleitungsdekodierer (nicht dargestellt) eine der Spaltenleitungen 51,52 usw., so daß eine am Schnittpunkt der gewählten Zeilen- und Spaltenleitungen befindliche Speicherzelle zur Ausgabe der durch sie gespeicherten Dateneinheit angewählt wird. Ist die gewählte Speicherzelle mit der Drainelektrode an die Spaltenleitung, wie der Leitung 51,53, angeschlossen, wird die an der Spaltenleitung liegende Ladung über den Transistor entladen, so daß sich ihr Potential auf dem Pegel »0« befindet. Ist dagegen die Drainelektrode des Speicherzellentransistors nicht mit der Spaltenleitung verbunden, wird die Spaltenleitung mit dem Strom, der von der Stromversorgung über einen nicht dargestellten, an diese Leitung angeschlossenen Lasttransistor geliefert wird, auf ein Potential des Pegels »1« aufgeladen. Auf diese Weise können die Daten »0« oder »1« aus der (betreffenden) Speicherzelle ausgelesen werden.

Da beim beschriebenen Festwertspeicher jede einzelne Speicherzelle aus einem einzigen Transistor besteht,

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können die Speicherzellentransistoren mikrominiaturi- das Source-Potential durch den Spannungsabfall über siert und damit die Chip-Größe verkleinert werden. das Widerstandselement R ansteigen kann. In der Da-Wenn die Speicherzelle klein ist, verkürzt sich auch die tenauslesebetriebsart fließt andererseits ein Strom von Kanallänge entsprechend. Der resultierende Kurzka- ungefähr 100 uA in die eine Speicherzelle. Dabei steigt naleffekt verringert die Schwellenwertgröße, so daß die 5 das Source-Potential nur wenig an. Schwellenwertspannung auf eine negative Größe gezo- Bei der bekannten Schaltung gemäß F i g. 4 sind Trangen wird. Das Ergebnis besteht darin, daß auch die nicht sistoren Tl — T4 vom Anreicherungstyp, Transistoren gewählten Speicherzellen leitend sind. Unter diesen Be- TS und T6 vom Verarmungstyp, und ein Transistor To dingungen werden beim Wählen der Spahenleitung besitzt im wesentlichen dieselbe Größe und Charakteriauch die nicht gewählten Speicherzellen durchgeschal- 10 stik wie die Speicherzelle T. Die Schaltung umfaßt weitet, so daß das Potential an der Zeilenleitung nicht an- terhin eine normale Stromversorgung Vc, eine Slromsteigt und das Signal des Pegels »1« nicht geliefert wer- Versorgung Vp zur Lieferung einer hohen Spannung in den kann. Wenn die Drainspannung an den Speicherzel- der Dateneinschreibbetriebsart, eine Steuerpotential-Ientransistor angelegt wirii, wird die Höhe der Potenti- größe V_A entsprechend dem Potential an der nicht gealbarriere zwischen Source- und Drainelektrode auf ei- 15 wählten Zeilenleitung in einer Speicheranordnung und nen niedrigen Wert begrenzt, so daß ein nur wenig von ein Steuersignal bzw. eine Steuersignalklemme R/W, ■■ der Gate-Spannung abhängiger Strom über die Source- das bzw. die in der Lesebetriebsart den Pegel»1« und in Drain-Snecke fließt Dieser Strom ist der sogenannte der Enschreibbetriebsart den Pegel »θ« besitzt Wenn in -,κ Raumladungsbegrenzungsstrom, der einen Durchgriff der Einschreibbetriebsart ein Strom Vp hoher Span-Is durch Source- und Drainelektrode bewirkt Unter die- 20 nung angeiegt wird, entspricht das Potential der Drain- % sen Bedingungen kann das Ladungspotential auf der elektrode des Transistors To nahezu ->-'mjenigen auf der 'ik Spaltenleitung nicht ansteigen. Aus dem cenannten gewählten Zeilenleitung in der Speicheranordnung, so !I Grund ist der Mikrominiaturisierung der Speicherzelle daß das Sourcepotential des Transistors To aufgrund und somit der Verbesserung der Integrationsdichte des des Durchgriffs allmählich auf einen Wert ansteigt, bei Festwertspeichers eine Grenze gesetzt 25 dem der Durchgriff beendet wird Der Widersiandswert jf Im Zuge der Vergrößerung der Speicherkapazität des Transistors T5 ist ausreichend groß, um für den Fall ff treten auch bei den bekannten, nicht-flüchtigen Spei- gerüstet zu sein, daß die Sourceelektrode des Transi- § chervorrichtungen, die MOSFETs mit freischwebendem stors To aufgrund von Rausch- oder Störsignalen $ Gate als Speicherzelle verwenden, dieselben Probleme od. dgl. auf einem abnormalen Potential liegt, um ihr bezüglich der Mikrominiaturisierung der Speicherzellen 30 hohes Potential zu entladen. Die Schwellenwertspan- |j und des Speicherchips auf. Die Verkleinerung der Spei- nung des Transistors 7*2 ist auf etwa 0 V eingestellt, und Ij chergröße bedingt eine Verkürzung der Kanallänge. die Gateelektrode dieses Transistors liegt an einer !' Diese führt wiederum zum Problem einer übermäßigen Spannung, bei welcher der Durchgriff des der Speicherj Verringerung der Schwellenwertspannung aufgrund zelle äquivalenten Transistors To endet Aus diesem P des Kurzkanaleffektes oder eines Durchgriffs infolge 35 Grund wird der Transistor 7"2 gesperrt, wenn das Po- '11 der Drainspannung. Wenn bei diesem zweiten Festwert- tential Vi am Source-Verbindungspunkt S in der Spei- ;;. speicher-Typ in der Einschreibbetriebsart der Speicher- cherzeüenanordnung das Potential an der Gateeiektroj„ vorrichtung eine hohe Spannung an die Drainelektrode de des Transistors T2 erreicht Der Transistor 7"3 ist ^;; der Speicherzelle angelegt wird, fließt ein Streustrom in über den Transistor T6 mit der Stromversorgung Vc die nicht gewählte Speicherzelle, deren Gate-Spannung 40 verbunden. Infolgedessen steigt das Gate-Potential an, OV beträgt Der Streustrom ist nicht vernachlässigbar, unrl der Transistor T3 schaltet durch. Als Ergebnis wird wenn die Kapazität des Speichers groß ist, da in diesem wird das Potential Vs am Source-Verbindungspunkt S Fall die Zahl der an dieselbe Zeilenleitung angeschlosse- auf einen Wert gesetzt, bei dem der Durchgriff des der ^; nen Drainelektroden der Speicherzellen groß ist. Dies Speicherzelle äquivalenten Transistors To. d. h, der hat den Nachteil zur Folge, daß die Dateneinschreibcha- 45 Durchgriff der nicht gewählten Speicherzelle unter dierakteristik verschlechtert wird, weil lie Drainspannung sen Speicherzellen beendet wird. In der Datenein-' in der Dateneinschreibbetriebsart abfällt schreibbetriebsart besitzt ein Signal R/Wden Pegel »0«, Ein bekanntes Beispiel für eine zur Lösung dieses wobei der Transistor T 4 sperrt. In der Datenlesebe-Problems entwickelte Speichervorrichtung ist in F i g. 2 triebsart besitzt dagegen das Signal R/Wden Pegel »1«, dargestellt. Diese Speichervorrichtung beruht auf dem 50 wobei der Transistor T 4 durchgeschaltet ist, so daß der Grundkünzept, daß in der Dateneinschreibbetriebsart Source-Verbindungspunkt S auf praktisch 0 V gehalten ein festes Potential von einer Spa;inungssignal-Speise- wird.

schaltung 101 an die Sourceelektrode jeder Speicherzel- Bei weiterer Verkleinerung der Speichergröße als Erle Γ der Speicherzellenanordnung angelegt wird, um gebnis der großen Speicherkapazität wird die Kanalländadurch die Verringerung der Durchgreifspannung und 55 ge der Speicherzelle weiter verkürzt. Infolge des kurzen '■■ die Verschlechterung bzw. Beeinträchtigung der Ein- Kanals fällt die Schwellenwertspannung anormal auf eischreibcharakteristik in der Einschreibbetriebsart zu nen negativen Wert ab. In diesem Fall ist der Streustrom verhindern. Die Anordnung gemäß Fig.2 umfaßt Zei- in der Lesebetriebsart in den Speicherzellen nicht verlenleitungen Ri, R 2 und R 3 sowie Spaltenleitungen nachlässigbar. Diesbezüglich besteht also ein Bedarf für 51, 52 und 53. Als Spannungssignal-Speiseschaltung 60 die Entwicklung einer Einrichtung, weiche das Potential 101 kann eine in F i g. 3 oder in F i g. 4 dargestellte An- Vs am Source-Verbindungspunkt S nicht nur in der Einordnung ins Auge gefaßt werden. Die Schaltung gemäß schreibbetriebsart, sondern auch in der Lesebetriebsart F i g. 3 besteht aus einem Widerstandselement (z. B. ei- auf eine Größe einstellt, die größer ist als das Gate-Ponem MOSFET), das an der einen Seite an Masse ange- tential der nicht gewählten Speicherzelle, schlossen und mit der anderen Seite mit einem Source- 65 Man kann integri -rte Halbleiterschaltungen mit einer Verbindungspunkt S der Speicherzelle Γ verbunden ist. Einrichtung versehen, welche die Stromversorgung zu In der Einschreibbetncbsart fließt ein Strom von einem Schaltungsblock im integrierten Schaltkreis bei 1—2 mA in die eine Speicherzelle, so daß demzufolge Nichtbenutzung unterbricht bzw. sperrt, um dadurch

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den Stromverbrauch von der Stromversorgung herabzusetzen. Beispielsweise besitzt der Halbleiterspeicher eine Abschaltbetriebsart, in welcher die nicht gewählten Speicherchips bzw. Speicherzellen zur Stromeinsparung unwirksam gemacht werden.

Bei einem kaskadenförmig aufgebauten, integrierten Inverter mit Stromabschaltfunktion sind gemäß Fig.5 MOS-Transistoren 711 — 713 in Reihe über die Stromversorgung (zwischen Vc und Masse) geschaltet. Der Last-MOS-Transistor 712 als n-Kanal-Verarmungs- to MOS-Transistor und der Treiber-MOS-Transistor 713 als n-Kanal-MOS-Transistor bilden einen Inverter. Die Gateelektrode des Lasttransistors 712 und die Drainelektrode des Treibertransistors 713 sind unter Bildung einer Ausgangsklemme Ao zusammengeschaltet. An die Gateelektrode des Treibertransistors 713 wird ein Eingangssignal ai angelegt. Die Stromversorgung Kc liegt über den MOS-Transistor 711 des n-Kanal-VerarmungStypS äffi LdSiü'äüsiMui 712. Der Sirufiiversorgungssteuer-MOS-Transistor (Steuertransistor) 711 wird durch ein Stromabschalt-(betriebs-)signal ~FD torgesteuert. Dieses Signal ~PD besitzt den Pegel »0«, wenn eine Stromabschaltung unter Heranziehung des invertierten Signals des Signals PD erfolgt, d. h., wenn durch Unwirksammachen bzw. Abschalten des Inverters Strom gespart werden soll; nach Beendigung der Stromabschaltbetriebsart besitzt dieses Signal dagegen den Pegel »1«. Weiterhin ist ein Steuer-MOS-Transistor 714 zwischen die Ausgangsklemme Ao und Masse, parallel zum Treibertransistor 713, geschaltet. Der Steuertransistor 714 ist beispielsweise ein n-Kanal-Anreicherungs-MOS-Transistor, der durch das Stromabschaltsignal PD torgesteuert wird. Dieses Signal PD besitzt in der Stromabschaltbetriebsart den Pegel »1« und nach Beendigung dieser Betriebsart den Pegel »0«. Weiterhin ist ein aus MOS-Transistoren 715—718 bestehender, dem Stromkreis aus den .MOS-Transistoren 7 !1 — 7 !4 ähnelnder Stromkreis vorgesehen. Der MOS-Transistor 717 wird durch ein Signal von der Ausgangsklemme Ao des Inverters torgesteuert. Die MOS-Transistoren 715 und 718_werden, wie im beschriebenen Fall, durch die Sigrale PD und PD torgesteuert.

Wenn bei diesem integrierten Inverter der Steuertransistor 711 durchgeschaltet ist. ist die Stromversorgung Vc mit dem Lasttransistor 712 verbunden, während sich der Steuertransistor 714 im Sperrzustand befindet und das invertierte Signal des Eingangssignals ai an der Ausgangsklemme Ao erscheint. Dabei besitzen die Abschaltbetriebsartsignale TD und PD den Pegel »1« bzw. »0«. Um den integrierten Schaltkreis durch Deaktivierung in ilen Abschaltzustand zu versetzen, erhalten die Signale ~PD und PD die Pegel »0« bzw. »1«, so daß sich der Steuertransistor 711 praktisch im Sperrzustand befindet, während der Steuertransistor 714 durchgeschaltet ist. Hierbei wird die Stromzufuhr von der Stromversorgung Vczum Lasttransistor 712 beendet, wobei ein an der Ausgangsklemme Ao erscheinendes Signal über den Steuertransistor 714 nach Masse fließt. Um hierbei die Zufuhr der Speisespannung Vc zum Lasttransistor 712 vollständig zu beenden, nämlich in der Stromabschaltbetriebsart, muß die Schwellenwertspannung VfAU des Steuenransistors 711 eine Größe von mehr als 0 V besitzen. Wenn unter diesen Bedingungen der Abschaltzustand aufgehoben wird, d. h., wenn der integrierte Schaltkreis arbeitet, steigt ein den Pegel »1« besitzendes Signal, das an der Ausgangsklemme Ao des aus den Transistoren 712 und T13 bestehenden Inverters erscheint, nur auf einen Pegel »Ve- Vth 11« an, der unterhalb der Stromversorgungsspannung Vc liegt. Die Stromversorgungsspanne des integrierten Schaltkreises wird dadurch verkleinert. Um andererseits im Betrieb des integrierten Schaltkreises den Ausgangssignalpegel im wesentlichen auf den Pegel der Stromversorgungsspannung Ve· anzuheben, wenn die Schwellenwertspannung Vf/jll des Steuertransistors 711 (des Verarmungstyps) auf eine Größe von weniger als 0 V eingestellt ist, wird der Steuertransistor 711 nicht in den Sperrzustand gebracht, wenn das Stromabschaltsignal T⁵DdCn Pegel »0« besitzt, und die Stromzufuhr zum Lasttransistor 712 wird fortgesetzt, so daß keine wesentliche Stromeinsparung erzielt wird. Wenn die Schwellenwertspannung KrA 11 des Steuertransistors 711 auf einen negativen Wert eingestellt wird, kann die Verkleinerung der !Stromversorgungsspanne vermieden werden. In diesem Fall hängt jedoch der über die Source-Drain-Strecke in der Stromabschaiibeiricbsart fließende Siroiu von der Scriweiieriwertspannung ViA 11 oder der Kanallänge des Steuertransistors 711 ab, so daß in dieser Betriebsart der Stromverbrauch großen Schwankungen unterliegt. Im Hinblick darauf muß also bei der Herstellung des Transistors 711 große Sorgfalt bezüglich der Einstellung der Schwellenwertspannung VrAIl oder der Kanallänge des Steuertransistros 11 ausgeübt werden.

Neben der Stromsparschaltung beim integrierten Inverter i.jirde bereits ein anderer, in Fig.6 dargetellter Inverter vorgeschlagen, bei welchem ein Steuer-MOS-Transistor zwischen den Treibertransistoren 713 und 717 eines Inverters und Masse vorgesehen ist, wobei der Steuertransistor durch das Stromabschaltbetriebsartsignal T⁵D torgesteuert wird. Bei einem solchen integrierten Schaltkreis besitzt das Signal T⁵D in der Stromabschaltbetriebsart den Pegel »0«, wobei der Steuertransistor 720 abgeschaltet bzw. gesperrt wird, um auf diese Weise den Stromverbrauch zu verringern. Bei dieser Konstruktion steigen jedoch alle Schaltungspunkte in der Abschaltbetriebsart auf den Pegel »1« an, wobei die an diesen Punkten anliegenden Ladungen bei Aufhebung der Abschaltbetriebsart entladen werden. Das Substratpotential wird durch die kapazitive Ankopplung des Substrats des integrierten Schaltkreises an die Schaltungspunkte in negativer Richtung herabgezogen, so daß das Substratpotential variiert und die Arbeitsweise des integrierten Schaltkreises ungünstig beeinflußt. Bei der Aufhebung der Abschaltbetriebsart muß eine bestimmte Zeit in Kauf genommen werden, während welcher sich die Drainspannung des Transistors 720 gegen die Änderung des Signals PD von »0« auf »1« bei Beendigung der Abschaltbetriebsart vom Pegel »1« auf den Pegel »0« ändert. In diesem Fall bewirkt das Vorhandensein der Spiegelrückkopplungskapazität eine Verzögerung der Aufhebung des Abschaltzustandes. MOS-Steuertransistoren 715, 718, die in der Schaltung der F i g. 5 für den zweiten Inverter aus den Transistoren 716, 717 vorgesehen sind, können aus der Schaltung weggelassen werden, wie dies in F i g. 7 gezeigt ist Das heißt, MOS-Steuertransistoren 711, 714 oder 715, 718 sind für alle anderen Inverter vorgesehen. In der Schaltung der F i g. 6 muß der Steuertransistor 20 gemeinsam an alle Inverter angeschlossen sein, weil deren Ausgangssignale in der Abschaltbetriebsart den Pegel »1« besitzen. Um das Drainpotential des Steuenransistors 720 etwa auf Massepotentia! zu halten und dadurch die normale Arbeitsweise jedes Inverters zu gewährleisten, muß die Ansteuerbarkeit des Transistors 720 groß sein, mit dem Ergebnis, daß sich die Chipflä-

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ehe des iniegrierten Schaltkreises vergrößert.

Aufgabe der Erfindung ist damit die Schaffung einer integrierten Halbleiterschaltung, bei welcher die bei der zunehmenden Miniaturisierung von Halbleiteranordnungcn auftretenden, die Wirkungsweise der Transistoren beeinträchtigenden Effekte eliminiert oder zumindest eingeschränkt sind.

DU-se Aufgabe wird bei einer integrierten Halbleiterschaltung nach dem Oberbegriff des Patentanspruchs 1 erfindungsgemäß durch die in dessen kennzeichnenden Teil enthaltenen Merkmale gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den übrigen Patentansprüchen.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Schaltbild für ein Beispiel eines bekannten Halbleiter-Festwertspeichers,

Fig.2 ein Schaltbild eines anderer, bekannter·, leistungslosen Halbleiter-Festwertspeichers in FAMOS-Technik,

Fig.3 und 4 Schaltbilder bekannter Spannungssignal-Speiseschaltungen für die Speichervorrichtung gemäß F i g. 2,

F i g. 5, 6 und 7 Schaltbilder bekannter Halbleiter-Inverterschaltungen mit Stromabschaltfunktion,

F i g. 8 ein Schaltbild einer integrierten Halbleiter-Inverterschaltung mit einer erfindungsgemäßen Spannungsspeiseschaltung,

Fig.9 ein Schaltbild einr Abwandlung der Spannun^sspeiseschaltung nach F i g. 8,

Fig. 10 ein Schaltbild eines bekannten Festwertspeichers mit einer erfindungsgemäßen Spannungsspeiseschaltung,

F i g. 11 ein detailliertes Schaltbild einer Spannungs-Speiseschaltung nach F i g. 10,

Fig. 12 ein detailliertes Schaltbild einer anderen Spannungsspeiseschaltung nach F i g. 10,

Fig. 13 ein Schaltbild eines bekannten Fesiwertspeichers mit einer erfindungsgemäßen Spannungsspeiseschaltung,

Fig. 14 ein detailliertes Schaltbild einer Spännungsspeiseschaltung nach F i g. 13,

Fig. 15 ein detailliertes Schaltbild einer anderen Spannungsspeiseschaltung nach F i g. 14,

Fig. 16 ein detailliertes Schaltbild noch einer anderen Spannungsspeiseschaltung nach F i g. 14,

F i g. 17 ein Schaltbild eines integrierten Inverters mit Stromabschaltfunktion mit einer erfindungsgemäßen Spannungsspeiseschaltung,

Fig. 18 ein Schaltbild einer Abwandlung der Anordnung nach F i g. 17,

F i g. 19 ein Schaltbild einer anderen Abwandlung der Anordnung nach F i g. 17,

Fig.20 und 21 Schaltbilder weiterer Abwandlungen der Spannungsspeiseschaltungen nach F i g. 17 bis 19,

Fig.22 ein Schaltbild einer Ausführungsform, bei welcher eine erfindungsgemäß integrierte Halbleiterschaltung auf eine Pufferschaltung angewandt ist

Fig.23 und 24 Schaltbilder von Abwandlungen der ω Schaltung nach F i g. 22,

Fig.25 ein Schaltbild noch einer anderen Ausführungsform, bei welcher eine erfindungsgemäöe integrierte Halbleiterschaltung auf einen integrierten Schaltkreis mit Stromabschaltfunktion angewandt ist,

F i g. 26 ein Schaltbild einer Abwandlung der Ausführungsform nach F i g. 25,
Fig.27 bis 29 Schaltbilder weiterer Abwandlungen der Ausführungsform nach F i g. 25,

Fig.30 ein Schaltbild einer Ausführungsform, bei welcher eine integrierte Halbleiterschaltung gemäß der Erfindung in einen Dekodierer einbezogen ist, und

Fig.31, 32 und 33 Schaltbilder von Dekodierern zur Lieferung verschiedener Signale, die am Dekodierer gemäß Fig. 30 anliegen.

Die Fig. 1 bis 7 sind eingangs bereits erläutert worden.

Die in F i g. 8 dargestellte integrierte Halbleiterschaltung 1 besteht aus mehreren in Kaskade geschalteten Invertern mit jeweils einem Last-MOS-Transistor des Verarmungstyps und einem Treiber-MOS-Transistor 4 des Anreicherungstyps, wobei diese Transistoren in Reihe zwischen einem Punkt zur Anlegung einer externen Stromversorgungsspannung Vc von z. B. +5 V und einem Schaltungspunkt 2 geschaltet sind.

Die Drain-Source-Strecke eines MOS-Transistors 5,

■7 R \ir\m Δ nrt*\n\\i*r\innci\iw\ ICt ·*\ιι\κη)ηί*η Ae»n ^r>Hal_

tungspunkt 2 jnd ein Bezugspotential, z. B. Massepotential, geschaltet. Zwei Widerstandselemente 6 und 7 sind in Reihe miteinander zwischen die Hochpotential-Stromversorgungsspannung Vc und das Bezugspotential geschaltet. Die Stromversorgungsspannung Vc wird durch eine Kombination von Widerstandselementen 6 und 7 aufgeteilt, so daß an einem Verbindungspunkt 8 zwischen den Widerständen 6 und 7 eine dem Spannungsteilungsverhältnis entsprechende Spannung V8 erhalten wird. Die Drainelektrode des MOS-Transistors

9 vom Anreicherungstyp ist mit dem Punkt verbunden, an welchem die Stromversorgungsspannung Vc anliegt. Die Gateelektrode des MOS-Transistors 9 ist an den Verbindungspunkt 8 angeschlossen, um der Gateelektrode des Transistors 9 eine Teilspannung V8 zu liefern.

Ein Differentialverstärker 10 besteht aus zwei Verstärkereinheiten 13/4 und 13ß, die ihrerseits aus Last-MOS-Transistoren 11 der Verarmungstyps und Treiber-MOS-Transistoren 12 des Verarmungstyps bestehen, sowie einem als Stromquelle dienenden MOS-Transistor 14 des Verarmungstyps. Eine Speisespannung Vs des MOS-Transistors 9 wird an die Gateelektrode des Treiber-MOS-Transistsors 12 der Verstärkereinheit 13A angelegt. Eine am Schaltungspunkt 2 anliegende Spannung V2 wird der Gateelektrode des Treiber-MOS-Transistors 12 der Verstärkereinheit 13Ä zugeführt. Die wahren und komplementären Ausgangssignale der Verstärkereinheiten 13Λ bzw. 13fi im Verstärker

10 werden einem anderen Differentialverstärker 20 zugeführt

Der Differentialverstärker 20 besteht aus zwei Verstärkereinheiten 23/4 und 23B, die jeweils durch einen Last-MOS-Transistor 21 des Verarmungstyps und einen Treiber-MOS-Transistor 22 des Verarmungstyps gebildet werden, sowie einem Verarmungstyp-MOS-Transistor 24 als Stromquelle. Die Ausgangssignale des Differentialverstärkers 10 werden an die Gateelektrode des Treiber-MOS-Transistors 22 in der Verstärkereinheit 23/4 bzw. die Gateelektrode des Treiber-MOS-Transistors 22 der Verstärkereinheit 23.8 angelegt. Das Ausgangssignal der Verstärkereinheit 23ß im Differentialverstärker 20 wird der Gateelektrode des MOS-Transistors 5 aufgeprägt

Bei der beschriebenen Anordnung sind sämtliche Transistoren vom n-Kanaltyp.

Die vorstehend beschriebene Schaltung arbeitet wie folgt: -=>

Die Stromversorgungsspannung Vc wird der Drainelektrode des MOS-Transistors 9 zugeführt, während

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die Setzspannung V8 der Gateelektrode des Transistors 9 zugeführt wird. Das Sourcepotential Vs des MOS-Transistors 9 wird normalerweise auf VS- Vth gehalten (VVw=Schwellenwertspannung des Transistors 9). Wenn die Spannungen V8und Vr« als Ergebnis des Durchgriffs bzw. des Kurzkanaleffektes des Transistors 9 beispielsweise jeweils 0,5 V betragen, liegt die Sourcespanni'ng Vs konstant auf +1,0V. Das Sourcepotential Vs des MOS-Transistors 9 wird als das eine Eingangssignal der Differentialverstärkerschaltung 10 zugeführt. Demzufolge wird das Potential V 2 am Schaltungspunkt 2 auf eine Größe entsprechend dem Potential Vs gesetzt. Wenn Vs gleich + 1,0 V ist, wird V2 ebenfalls auf + 1,0 V gesetzt. Die Schaltung 1 arbeitet somit zwischen + 5 V und + 1 V.

Wenn die Schwellenwertspannung Vm des MOS-Transistors 9 aufgrund des Durchgriffs und des Kurzkanaleffektes u. dgl. abfällt, steigt das Sourcepotential Vs um die Abfallgröße der Spannung Vth- Als Folge des Anstiegs des Sourcepotentials Vs wird an den MOS-Transistor 9 eine Gate-Gegenvorspannung solcher Größe angelegt, welche die Abfallgröße der Schwellenwertspannung Vr« kompensiert. Die scheinbare Schwellenwertspannung Vth des MOS-Transistors 9 kehrt daher auf die Größe vor dem Abfall zurück. Wie erwähnt, wird das Potential V2 des Schaltungspunktes 2 auf eine Größe entsprechend (der Spannung) Vs gesetzt, so daß das Potential V2 am Schaltungspunkt 2 aufgrund einer Änderung von V_7H ansteigt. Wenn die Änderung von VVh gleich -0,5 V ist, beträgt Vs+1,5 V, und das Potential V2 beträgt ebenfalls + 1,5 V. In diesem Fall arbeitet die Logikschaltung 1 zwischen +5 V und +1,5 V, d.h. in einem engeren Spannungsbereich als vor der Änderung der Spannung Vth-

Bei der beschriebenen Ausführungsform arbeitet somit die Schaltung 1 in einem Bereich der an sie angelegten Spannung, der enger bzw. schmäler ist als der Bereich der von der externen Stromversorgung gelieferten Spannung. Bei einer Mikrominiaturisierung der MOS-Transistoren 3 und 4 in der Schaltung 1 ergibt sich daher kein Problem bezüglich der Verringerung der Durchgreifspannung oder der Änderung der Schwellenwertspannung V7-H. Bei der beschriebenen Ausführungsform ist die Schaltung so ausgelegt, daß das niedrigere Potential, d. h. das Potential V2 am Schaltungspunkt 2, hoch ist. Bei dieser Schaltungsanordnung wird die Gate-Gegenvorspannung an die MOS-Transistoren 3 und 4 in der Schaltung 1 angelegt, wodurch die Diffusionskapazität herabgesetzt wird. Die Verringerung der Diffusionskapazität sowie die Kapazitätsverringerung aufgrund der Mikrominiaturisierung der Schaltungsbauteile bewirken gemeinsam eine weitere Verbesserung der Arbeitsgeschwindigkeit der Halbleiterschaltung.

F i g. 9 veranschaulicht eine andere Ausführungsform einer erfindungsgemäßen integrierten Halbleiterschaltung. Im Gegensatz zur Ausführungsform gemäß F i g. 8 ist dabei anstelle des Differentialverstärkers 20 eine Verstärkerschaltung 33 vorgesehen, die aus einem Last-MOS-Transistor 31 des Verarmungstyps und einem Treiber-MOS-Transistor 32 des Anreicherungstyps besteht. Das komplementäre Ausgangssignal des Differentialverstärkers 10 wird durch den Verstärker 33 verstärkt, um dann an die Gateelektrode des MOS-Transistors 5 angelegt zu werden. Der Verstärker 33 und der Differentialverstärker 10 sind jeweils mit Anraicherungstyp-MOS-Transistoren 15_und 34 versehen, die durch das Stromabschaltsignal PD gesperrt werden, das bei inaktiver Schaltung geliefert wird Zur Vereinfachung der Beschreibung sind (der vorher beschriebenen Ausführungsfonn) entsprechende Teile mit denselben Symbolen wie vorher bezeichnet. Das Stromabschaltsignal PD dien: zur Abschaltung der Stromzufuhr zu den Verstärkern 33 und 10.

Bei der Ausführungsform gemäß Fig.9 sind beide MOS-Transistoren 15 und 34 im Sperrzustand, wenn die Schaltung I nicht betätigt ist. In diesem Zustand beträgt demzufolge der Stromverbrauch der Verstärker 10 und 33 nahezu Null.

Bei den Ausführungsformen gemäß F i g. 8 und 9 stellen in Kaskade geschaltete Inverter die Schaltung dar, auf welche die Erfindung angewandt wird. Anstelle dieser Anordnung kann von jeder anderen Schaltungsan-Ordnung ausgegangen werden, die MOS-Transistoren enthält. Die Schaltungsanordnung kann auch aus komplementären MOS- bzw. CMOS-Elementen gebildet sein. Der Differentialverstärker 10 zur Steuerung dts Potentials V2 am Schaltungspunkt 2 kann durch eine beliebige Schaltung ersetzt werden, sofern diese ein Potentialsignal praktisch entsprechend dem Sourcepotential des MOS-Transistors 9 zu liefern vermag.

Bei der Kaskaden-Inverter-Anordnung nach Fig.8 wird das Ausgangssignal der vorgeschalteten Stufe, d. h.

der Verbindung der MOS-Transistoren 3 und 4, im Inverter der folgenden Stufe an die Gateelektrode des Transistors 4 angeschaltet; die Anordnung in F i g. 8 und 9 ist der Einfachheit halber nur zum Teil dargestellt.
Die Ausführungsform gemäß F i g. 9 gewährleistet dieselben Wirkungen wie die Ausführungsform gemäß F i g. 8. Insbesondere können die MOS-Transistoren ohne das Problem der Verringerung der Durchgreifspannung und der Änderung der Schwellenwertspannung mikrominiaturisiert werden, so daß eine hohe Arbeitsgeschwindigkeit der Vorrichtung bzw. Schaltung gewährleistet wird.

In Fig. 10 ist die Erfindung auf einen Festwertspeicher angewandt. Gemäß Fig. iO sind Speicherzellen M(1,1), M(1,2), M(1,3),...an den Kreuzungspunkten von Zeilenleitungen R 1, R 2, R 3,... mit Spaltenleitungen S1, S 2,53,.., die senkrecht zu den Zeilcnleitungen verlaufen, angeordnet. Eine Speicherzelle an einem durch einen Zeilenleitungsdekodierer 41 angewählten Schnittpunkt einer dieser Zeilenleitungen mit einer der Spaltenleitungen, die durch einen nicht dargestellten Spaltungsleitungsdekodierer angewählt wird, wird dabei zur Speicherung von Daten gewählt. Wenn die gewählte Speicherzelle an der Drainelektrode mit der Spaltenleitung verbunden ist, wie dies etwa bei den Speicherzellen M(1,1) und M(1,3) der Fall ist, wird die auf der Spaltenleitung liegende Ladung über den Transistor auf den Pegel »0« entladen. Bei den Speicherzellentransistoren, deren Drainelektrode nicht mit der Spaltenleitung verbunden ist, z. B. im Fall der Speicherzellen M(1,2) und M(2,1), erhält das Potential an der Spaltenleitung den Pgel »1«, da die betreffende Leitung von der an sie über den nicht dargestellten Lasttransistor angeschlossenen Stromversorgung her mit Strom aufgeladen wird. Auf diese Weise können die Daten »1« oder »0« aus der jeweils gewählten Speicherzelle ausgelesen werden.

Beim Festwertspeicher besteht jede Speicherzelle aus einem einzigen Transistor. Durch Mikrominiaturisierung der Speicherzellen-Transistoren kann somit die

« Chipgröße des Festwertspeichers verkleinert werden. In diesem Fall müssen jedoch die Speicherzellentransistoren innerhalb eines engeren Spannungsbereiches als dem der externen Stromversorgung betrieben werden,

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11 12

und zwar aus den vorher in Verbindung mit F i g. 8 und 9 Stromversorgungsspannung Vc sowie die über den

erläuterten Gründen. Dies wird dadurch ermöglicht, daß Transistor 57 gelieferte Stromversorgungsspannung Vc

an die Sourceelektrode des Speicherzellentransistros ei- bestimmt. Wenn das Potential Kl ansteigt, geht der

ne Spannungssignal-Speiseschaltung 51 angeschlossen Transistor 54 in den Sperrzustand über, wobei das Po-

wird, die eine Spannung V1 zwischen der Hochpotenti- s tentiil an der Verbindung zwischen den Transistoren 54

al-Speisespannung Vc und der Niederpotential-Strom- und 55 schlagartig ansteigt. Infolgedessen seeigt das Ga-

versorgungsspannung, z. B. mit Massepegel, liefert. Da te-Potential des Transistors 56 an, während der Wider-

diese Schaltung 51 an die Sourceelektroden aller Spei- stand des durchgeschalteten Transistors 56 abfällt. Das

cherzellentransistoren angeschlossen ist, wird eine Ergebnis besteht darin, daß das Potential an der Aus

zweckmäßige Spannung V1 zwischen der Stromversor- io gangsseite über den Transistor 56 entladen wird, um das

gungsspannung Vc und dem Massepotential (den Tran- Potential Vl konstant zu halten. Die nicht gewählte

sistoren) zugeliefert. Der »O«-Pegel des an die Gate- Speicherzelle wird daher an einem Leiten gehindert,

elektrode des Speicherzellentransistors angelegten Si- Infolgedessen können die Speicherzellen unter Verbes-

gnals ist daher, von der Sourceelektrode des Speicher- serung der Integrationsdichte leicht mikrominiaturisiert

zellentransistors aus gesehen, negativ. Die Gate-Gegen- 15 werden.

vorspannung des Speicherzellen-MOS-Transistors wird F i g. 12 ist ein Schaltbild einer anderen Spannungssizusätzlich durch das Potential Vl geliefert. Dies bedeu- gnal-Speisescha!tung 51. Dabei wird das Potential Vl tet, daß die auch das Potential V1 enthaltende Gegen- durch die Schwellenwertspannung des MOS-Transivorspannung (Rückwärtsregelspannung) an die Gate- stors 58 bestimmt. Das Potential V1 wird dadurch gebilelektrode dps Speicherzellen-MOS-Transistors ange- 20 det, daß die Sourceelektrode jedes MOS-Speicherzellegt wird. Lrteterer arbeitet somit mit eine.- schmäleren lentransistors über einen MOS-Transistor 58, dessen Spannungsbreite als derjenigen der externen Stromver- Drain- und Gateelektrode zusammengeschaltet sind, sorgungsspannung. Wenn mithin die Kanallänge kürzer mit einer Schwellenwertspannung Vl an Masse gelegt gewählt wird als bei den bisherigen Anordnungen, kann wird. Die Anwendung dieser Spannungssignal •Speiseeine Herabsetzung der Schwellenwertspannung auf- 25 schaltung erlaubt ebenfalls eine Mikrominiaturisierung grund des Kanaleffektes und die Erzeugung eines des Speicherzellentransistors.

Durchgriffe verhindert werden. Die Erfindung ist auch auf andere Festwertspeicher-

Fig. 11 veranschaulicht ein Beispiel für eine prakti- Typen anwendbar, z.B. sogenannte programmierte

sehe Ausführungsform der Spannungssignal-Speise- Festwertspeicher (PROMs).

schaltung 51. Die Schaltung nacn F ig. 11 liefert ein vor- 30 Fig. 13 veranschaulicht eine Ausführungsform, bei gegebenes Signal Vl unter Verwendung von Transisto- welcher die Erfindung auf eine Festwert-Speichervorren, die bezüglich Größe und Charakteristik beispiels- richtung angewandt ist, die MOS-Transistoren mit freiweise den Speicherzellentransistoren vergleichbar sind. schwebendem Gate als nichtflüchtige Speicherzellen Gemäß Fig. 11 sind Widerstände 52 und 53 in Reihe verwendet.

zwischen einen Anlegepunkt für eine Stromversor- 35 Gemäß Fig. 13 sind Speicherzellen Af(1,1), M(1,2), gungsspannung Vc und Masse geschaltet. Ein Verbin- ..., die jeweils durch einen MOS-Transistor mit freidungspunkt zwischen den Widerständen 52 und 53 ist schwebendem Gate gebildet sind, an den Schnittpunkmit der Gateeiektrode eines MOS-Transistors 54 ver- ten von Zeilenleitungen R 1, K 2, K 3,... und Spaltenleibunden, der mit dem Speicherzellen-MOS-Transistor tungen 51, 52, 53,... angeordnet. Eine Spannungssivergleichbar ist. An die Gateelektrode des Transistors 40 gnal-Speiseschaltung 60 ist an alle Sourceelektroden

54 wird eine vorgegebene Spannung angelegt die vom der Speicherzellen-MOS-Transistoren gemeinsam an-Spannungsteilungsverhältnis der Widerstände 52 und 53 geschlossen. Diese Schaltung 60 setzt das Potential an abhängt Das eine Ende der Drain-Sourcestrecke des der Sourceelektrode jedes Speicherzellentransistors Transistors 54 ist mit einem Verarmungstyp-MOS- nicht nur in der Einschreibbetriebsart, sondern juch in Transistor 55 verbunden, während ihr anderes Ende an 45 der Lesebetriebsart auf einen größeren Wert als das einen Anreicherungs-MOS-Transistor 56 angeschlossen Potential an der Gateelektrode der nicht gewählten ist. Eine Reihenschaltung aus den MOS-Transistoren 54 Speicherzelle. Die nicht gewählte Speicherzelle wird sound 56 ist zwischen den Spannungspunkt Vc und Masse mit abgeschaltet, so daß die MOS-Transistoren als Speigeschaltet. Gate- und Sourceelektrode des Transistors cherzellen mikrominiaturisiert werden können.

55 sind zusammengeschaltet, wobei ihre Verbindung mit 50 Die Anordnung der Spannungssignal-Speiseschalder Gateelektrode des Transistors 56 verbunden ist. Der tung 60 ist anhand von Fig. 14 näher erläutert. Diese Verarmungstyp-MOS-Transistor 57. dessen Gate- und Schaltung 60 besteht aus einem ersten Spannungssignal-Sourceelektrode zusammengeschaltet sind, ist zwischen Speiseschaltungsteil 61A für Dateneinschreibung und dem Spannungspunkt Vc und der Verzweigung zwi- einem zweiten Spannungssignal-Speiseschaltungsteil sehen den Transistoren 54 und 56 angeordnet. Ein Signal 55 61B für Datenauslesung. Transistoren 62Λ bis 65A und des Potentials V1 wird von der Verbindung zwischen 62S bis 65ß sind vom Anreicherungstyp, und Transistoden MOS-Transistoren 54 und 56 erhalten. Die Strom- ren 66Λ und 67.4 sowie 66S und 67ß sind vom Verarversorgungsspannung wird über den Verarmungstyp- mungstyp. Die Transistoren 68Λ und 68Z? besitzen den-Transistor 57 an die Verzweigung zwischen den Transi- selben Aufbau wei die nicht flüchtigen Speicherzellen, stören 54 und 56 angelegt, von welcher das Potential Vi 60 Mit Vp ist eine Stromversorgungsspannung bezeichnet, erhalten wird. die in der Einschreibbetriebsart hoch wird (praktisch

Bei dieser Anordnung wird durch Ansteuerung der entsprechend dem an die Speicherzelle angelegten ho-Gateelektrode des Transistors 54, während das Potenti- hen Potential). Mit V_A ist ein Steuersignal eines Potential an der Verbindung zwischen den Widerständen 52 als bezeichnet, das in der Einschreibbetriebsart prak- und 53 praktisch auf der Größe desjenigen an der nicht 65 tisch dem Potential an der nicht gewählten Zeilenleitung gewählten Zeiienleitung gehalten wird, das Ausgangs- in einer Speicherzelienanordnung gleich ist Vb ist ein potential Vl von der Spannungssignal-Speiseschaltung Zeilenleitung-Potentialsigna], das in der Lesebetriebsart durch die über die Transistoren 55 und 54 gelieferte im wesentlichen dem Potential der nicht gewählten Zei-

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Ienleitung in der Speicherzellenanordnung gleich ist. R/ W steht für ein Signal, das in der Einschreibbetriebsart den Pegel »0« besitzt. R/W steht für ein Steuersignal, das in der Lesebetriebsart den Pegel »0« und in der Einschreibbetrietiart den Pegel»1« besitzt.

Im folgenden ist der Aufbau des Spannungssignal-Speiseschaltungsteils 61/4 erläutert Gate- und Drainelektrode des Transistors 62/4 sind mit der Stromversorgung Vp verbunden, während seine Sourceelektrode mit der Drainelektrode des Transistors 68A verbunden ist. An die Gateelektrode des Transistors 68Λ wird ein Steuersignal V_A angelegt während seine Sourceelektrode mit der Drainelektrode des Transistors 66/4 verbunden ist Gate- und Sourceelektrode des Transistors 66/4 liegen an Masse. Die Sourceelektrode des Transistors 68Λ ist an Hie Gateelektrode des Transistors 63/4 angeschlossen, dessen Drainelektrode mit der Sourceelektrode des Transistors 67/4 verbunden ist Die Drainelektrode des Transistors 67A ist mit der Stromversorgung Vc verbunden, während seine Gate- und Sourceelektroden an eier Gateelektrode des Transistors 64Λ liegen, der seinerseits an der Sourceelektrode an Mass.2 liegt und an der Drainelektrode mit der Sourceelektrode des Transistors 63/4 sowie der Sourceelektrode des Transistors 65/4 verbunden ist Ein Transistor 65/4 wird an der Gateelektrode mit dem Signal R/W beschickt und liegt mit der Drainelektrode am Source-Verbindungspunkt 5 d-;r Speicherzellenanordnung.

Die beschriebene Anordnung bildet eine erste Signalspeiseschaltung 61Λ für Dateneinschreibung. Der zweite Signalspeiseschaltungsteil 61B für Datenauslesung besitzt einen ähnlichen Aufbau wie der Schaltungsteil 61Λ, so daß sich eine weitere Erläuterung erübrigt

Die Ausführungsform gemäß Fig. 14 arbeitet wie folgt:

Bei Anlegung des hohen Stromversorgungspotentials Vp in der Lesebetriebsart nähen sich das Potential an der Drainelektrode des Transistors 68/4 dem Potential auf der gewählten Zeilenleitung der Speicherzellenanordnung. Das Sourcepotential des Transistors 68/4 erhöht sich allmählich aufgrund des Durchgriffs od. dgl., bis der Durchgriff aufhört. Die Schwellenwertspannung des Transistors 63Λ ist auf etwa 0 V gesetzt, und seine Gateelektrode ist bzw. wird auf eine Spannung zum Verschwindenlassen des Durchgriffs gesetzt. Wenn bei dieser Potentialeinstellung das Potential Vs am Verbindungspunkt S in der Speicherzellenanordnung das Potential an der Gateelektrode des Transistors 63/4 erreicht geht letzterer in den Sperrzustand über. Da der Transistor 64/4 an der Gateelektrode über einen Transistör 67-4 mit der Stromversorgung Vc verbunden ist, steigt das Potential an seiner Gateelektrode an, so daß der Transistor 64A selbst sperrt. Wenn der Transistor 64.4 durchgeschaltet ist und sein Drainpotential abfällt, schaltet der Transistor 63/4 durch und das Gatepotential des Transistors 64/4 fällt ebenfalls ab. Infolgedessen wird der Widerstandswert des durchgeschalteten Transistors (AA groß, wobei das Drainpotential wieder ansteigt. Das Potential Vs am Verbindungspunkt 5 der Sourceelektrode wird daher auf ein Potential gesetzt, bei dem der Durchgriff des Transistors 68/4 verschwindet, d. h. auf ein Potential, um den Durchgriff in der Speicherzelle aufhören zu lassen. Dies bedeutet, daß das Potential Vs am Source-Verbindungspunkt S der Speichexzellenanordnung auf einen Potentialwert ansteigt, bei dem die betreffende Speicherzelle im nicht gewählten Zustand sperrt, wenn sie eine negative Schweüenwertspannung besitzt. Da in diesem Fall das Signal R/W den Pegel »1« besitzt, ist der Transistor 65Λ durchgeschaltet, während der Transistor SSB in der Spannungsspeiseschaltung 615 sperrt weil das Signal R/W den Pegel »0« besitzt

Der zweite Speiseschaltungsteil 61B dient zur Einstellung bzw. zum Setzen des Potentials am Source-Verbindungspunkt 5 in de;· Lesebetriebsart mittels einer ähnlichen Operation über ersten Speisescha!smgsteil 61/4. In der Lesebetriebsart steigt insbesondere das Sourcepotential des Transistors 68B an, bis letzterer sperrt Das Sourcepotential des Transistors 63S (dessen Schwellenwertspannung nahezu 0 V beträgt), dem an der Gateelektrode das Sourcepotential aufgeprägt wird, entspricht nahezu dem Sourcepotential des Transistors 68Ä Mit anderen Worten: Das Potential am Source-Verbindungspunkt S der Speicherzellenanordnung steigt in einem solchen Ausmaß an, daß die (betreffende) Speicherzelle im nicht gewählten Zustand sperrt wenn sie eine negative Schwellenwertspannung besitzt Da zu diesem Zeitpunkt das Signal R/W den Pegel »1« besitzt, ist der Transistor 65B durchgeschaltet, während der Transistor 65/4 des ersten Speiseschaltungsteils 61Λ sperrt, weil das Signal R/W den Pegel »0«besitzt Das Potential Vy am Source-Verbindungspunkt S ist in der Lesebetriebsart kleiner als in der Einschreibbetriebsart Die Zeilenleitung-Spannungsspeiseschaltung 69 dient zur Anlegung eines vorgegebenen Potentials an die Zeilenleitungen Al, R2, R3, ...; ihr Aufbau ist an sich bekannt und braucht daher nicht näher erläutert zu werden.

F i g. 15 veranschaulicht eine Abwandlung der Schaltang nach F i g. 14. Bei dieser Abwandlung wird ein Widerstand 70 anstelle der Transistoren 62/4—64/4 und 66/4—68/4 des ersten Speiseschaltungsteils 61/4 gemäß Fig. 14 verwendet Der Widerstand 70 ist zwischen die eine Seite des Transistors 65A und die Masseklemme geschaltet. In der Einschreibbetriebsart wird das Potential Vsam Source-Verbindungspunkt Sdurch den Spannungsabfall über den Widerstand 70 erzeugt.

F i g. 16 zeigt eine andere Abwandlung der Schaltung gemäß Fig. 14, bei welche; die gleichen Abschnitte des ersten und zweiten Speiseschaltungsteils 61/4 bzw. 61 β durch einen einzigen Schaltungsteil mit derselben Funktion ersetzt sind. Insbesondere sind die Transistoren 62/4,6SB, 63B,645. 665 und 675 weggelassen: die Steuersignale V₄ und Vs werden in der Einschreibbetriebsart bzw. in der Lesebetriebsart an die Gateelektrode des Transistors 68/4 angelegt Die Stromversorgung Vp ist über den Transistor 65/4 mit der Drainelektrode des Transistors 68/4 verbunden und weiterhin über den Transistor 655 an die Zeilenleitung-Spannungsspeiseschaltung 69 angeschlossen. Der Gateelektrode des Transistors 65/4 wird ein Steuersignal R/W aufgeprägt, das in der Einschreibbetriebsart hoch ist, praktisch gleich der Stromversorgungsspannung Vp, und in der Lesebetriebsart den Wert 0 V besitzt. An die Gateelektrode des Transistors 655 wird ein Signal /?/VVangelegt, das in der Einschreibbetriebsart die Größe 0 V besitzt und in der Lesebetriebsart praktisch der Stromversorgungsspannung Vc gleich ist. Das Potential an der Drainelektrode des Transistors 68.4 wird daher nach Maßgabe der Betriebsarten des Festwertspeichers auf das Spaltenleitungspotential der Speicherzelle umgeschaltet. Das Sourcepotential des Transistors 68/4 wird der Gateelektrode des Transistors 63/4 aufgeprägt (dessen Schwellenwertspannung etwa 0 V beträgt). Das Potential am Source-Verbindungspunkt 5 ist auf eine solche Größe gesetzt, daß die nicht gewählte Speicherzelle

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der Speicherzellenanordnung sperrt Bei dieser Ausführungsform werden Transistoren 6&A und 68Ä verwendet, die jeweils einen ähnlichen Aufbau besitzen wie die Speicherzellen, so daß sich das Sourcepotential der Speicherzelle bzw. -zellen entsprechend der Änderung der Konfiguration der Speicherzelle ändert Das Sourcepotential der Speicherzelle kann auf eine zweckmäßige Größe gesetzt sein, wenn das durch die Spannungsteilung gebildete Potential den Gateelektroden der Transistoren 63Λ und 635 eingespeist wird

Wie erwählst, sind die Sourceelektroden der Speicherzellen-MOS-Transistoren mit der Spannungsspeiseschaltung 60 verbunden, welche das Sourcepotential jeder Speicherzelle der Speicherzellenanordnung sowohl in der Einschreib- als auch in der Lesebetriebsart auf einen Wert setzt, der größer ist als das Gatepotential der nicht gewählten Speicherzelle. Aufgrund dieser Verbindungsart können sich die nicht gewählten Speicherzellen in einem Abschalt- bzw. Sperrzustand befinden, wodurch eine Mikrominiaturisierung der Speicherzellen ermöglicht wird.

Fig. 17 veranschaulicht noch eine andere Ausführungsfprm der Erfindung. Diese Ausführungsform besitzt eine Stroniabschaltfunktion, welche die Stromzufuhr zu einem Teilschaltungsblock der integrierten Schaltung sperrt, wenn sich dieser Teilschaltungsblock in einem unwirksamen Zustand befindet

Gemäß Fig. 17 sind Transistoren 71—73 in Reihe über eine Stromversorgung geschaltet, d. h. zum Beispiel, zwischen eine Hochpotential-Stromversorgungsspannung Vc und Masse. Ein Last-MOS-Transistor 72 des n-Kanal-Verarmungstyps und ein Treiber-MOS-Transistor des n-Kanal-Anreicherungstyps bilden einen Inverter. Die Drainelektroden des Lasttransistors 72 und des Treibsrtransistors 73 sind zur Bildung einer Ausgangsklemnse Ao geschaltet Ein Eingangssigna! si, das von einer ähnlichen Schaltung wie derjenigen nach Fig. 17 oder einer externen Schaltung des integrierten Schaltkreises geliefert wird, wird der Gateelektrode des Treibertransistors 73 aufgeprägt Die Stromversorgung Vc liegt über den MOS-Transistor 71 am Lasttransistor 72. Der Stromversorgungs-(Steuer-)MOS-Transistor 71 steht unter der Steuerung eines Stromabschaltbetriebsartsignals PD, das — als invertiertes Signal PD — den logischen Pegel »0« in einer Stromabschaltbetriebsart bei unwirksamem Inverter besitzt, um eine Stromeinsparung zu realisieren, während es nach Beendigung der Abschaltbctriebsart den logischen Pegel »1« besitzt. Parallel zum Teibertransistor 73 ist zwischen der Ausgangsklemme Ao und Masse ein Steuer-MOS-Transistor 74 vorgesehen, der vom η-Kanal-Anreicherungstyp ist und einer Torsteuerung durch das Stromabschaltbetriebsartsignal PD unterworfen ist, das in der Abschaltbetriebsari den logischen Pegel »1« und bei Beendigung dieser Betriebsart den logischen Pegel »0« besitzt. Zusätzlich ist ein weiterer, aus Transistoren 75—78 gebildeter Schallungsblock vorgesehen, der im wesentlichen denselben Schaltungsaufbau besitzt wie der Schaltungsblock aus den Transistoren 71—74. Der Treiber-MOS-Transistor 77 wird durch ein von der Ausgangskiemme Ao des Umsetzers geliefertes Signal torgesteuert. Die MOS-Transistoren 75 und 78 werden durch Stromabschaltsignale PD bzw. TD torgesteuert. Eine Spannungsspeiseschaltung 79 legt eine Spannung Vso an die Sourceelektrode der Steuertransistoren 74 und 78 an, die in der Stromabschaltbetriebsart durchgeschaltet sind. Die Speiseschaltung 79 besteht aus MOS-Transistoren 80—82, die in Reihe zwischen die Stromversorgungsspannung Vc und Masse geschaltet sind. Der Verarmungstyp-MOS-Transistor 80, dessen Gate- und Sourceelektroden zusammengeschaltet sind, liefert die Stromversorgungsspannung Vc zum MOS-Transistor 81, der seinerseits an der Gateelektrode an Masse liegt und an der Sourceelektrode eine Spannung Vso liefert Die Sourceelektrode des MOS-Transistors 81 ist mit der Drainelektrode des MOS-Transistors 82 verbunden. Der MOS-Transistor 82 ist an der Gateelektrode mit

ίο der Sourceelektrode des MOS-Transistors 80 verbunden und an seiner Sourceelektrode an Masse gelegt

Beim integrierten Schaltkreis mit dem beschriebenen Aufbau besitzen die Stromabschaltsignale PD und PD in der Stromabschaltbetriebsart den Pegel »0« bzw. »1«.

Der Steuertransistor 74 ist dabei durchgeschaltet, und die von der Speiseschaltung 79 gelieferte Spannung Vso wird über den Steuertransistor 74 an die Ausgjivgsklemme Ao des Umsetzers, d. h, an die Sourceelektrode des Lasttransistors 72 angelegt Dabei steigt in der Spaiinungsspeiseschaltung 79 die Spannung Vso an, bis die Stromversorgungsspannung Vc über die MOS-Transistoren 80 und 81 geliefert wird und der Transistor 81 sperrt Nach dem Sperren des Transistors 81 steigt die Gate-Spannung des MOS-Transistors 82 schlagartig an.

Der MOS-Transistor 82 befindet sich daher im Durchschaltzustand, wobei die Spannung Vso in Abhängigkeit von einem Durchschalt-Widerstandsverhältnis der Transistoren 80—82 konstant gehalten wird. Die Spannung Vio wird über den Lasttransistor 72 an die Sourceelektrode des Steuertransistors 71 angelegt so daß das Gate-Potential des Steuertransistors 71, der mit dem Signal PD äquivalent gespeist wird, negativ wird. Im negativen Zustand der Schwellenwertspannung Vth 71 des Steuertransistors 71 wird dieser zuverlässig in den Sperrzustand versetzt. Dabei wird das Signal ai unter der Schweüenwertspannung des Trastsistors 73 gehalten. Genauer gesagt: der MOS-Transistor 81 der Spannungsspeiseschaltung 79 besitzt dieselbe Schwellenwertspannung Vth%\ wie der Steuertransistor 71. Die an der Sourceelektrode erzeugte Spannung Vso nähert sich der Absolutgröße | Vth 811 der Schwellenwertspannung Vth 81, wenn die Gate-Spannung 0 V beträgt Der Transistor 82 ist vom Anreicherungstyp mit z. B. derselben Schwellenwertspannung wie der Transistor 73. Der Transistor 80, der bei der dargestellten Ausführungsform vom Verarmungstyp ist, kann durch ein einfaches Widerstandselement ersetzt werden. Die der Sourceelektrode des S'leuertransistors 71 gelieferte Spannung Vso ist stets größer als das Gate-Poterx'.al (das Signal

so PD). Das Gate-Potential ist daher äquivalent negativ, und d^:e Spannung Vso wird mit Änderung in Abhängigkeit von der Schwellenwertspannung Vth 71 des Steuertransistors 71 erzeugt. Die Einstellung bzw. das Setzen der Schwellenwertspannung Vth7\ ist daher vergleichsweise einfach. Außerdem ist die Spannung Vso vorzugsweise niedriger als die Schwellenwertspannung KrA 77 des Treiber-MOS-Transistors 77. Wenn die Stromabschaltbetriebsart beendet ist, d. h, wenn der integrierte Schaltkreis arbeitet (Abschaltsignale 7⁵D und PD jeweils »1« bzw. »0«), ist die Schwellenwertspannung Vth 71 des Steuertransistors 71 negativ. Wenn daher das Ausgangssignal des Umsetzers den Pegel »ll« besitzt, steigt die Spannung auf die Stromversorgungsspannung Vc, so daß eine Verkleinerung der Stromvursorgungsspanne verhindert wird. Die nicht an Masse liegende Gateelektrode des MOS-Transistors 81 kann durch das Abschaltsignal 7⁵D torgesteuert werden. Beim integrierten Schaltkreis gemäß Fig. 17 ist die Arbeit:!·

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weise der den nachgeschalteten Inverter bildenden Schaltung, d. h., der Schaltung aus den MOS-Transistoren 75—78, im wesentlichen dieselbe wie beim vorstehend beschriebenen Inverter. Eine nähere Erläuterung erübrigt sich daher. In einer abgewandelten Ausführungsform der Spannungsspeiseschaltung 79 ist der Transistor 80 weggelassen, wobei die Drainelektrode des Transistors 81 an der Stromversorgungsspannung Vc liegt und die Gateelektrode des Transistors 82 mit der Drainelektrode des Transistors 82, d. k, der Sourceelektrode des Transistors 81, verbunden ist Hierbei wird in der Stromabschaltbetriebsart die Spannung Vso an der Drainelektrode des Transistors 82 geliefert Die Spannung Vso beträgt | ViA 811, wenn die Absolutgröße I VrA 811 der Schwellenwertspannung ViA 81 des Transistors 81 kleiner ist als die Schwellenwertspannung ViA 82 des Transistors 82. Die Transistoren 71, 75 und 81 sperren, so daß der Stromverbrauch gleich Null ist Wenn die Größe | ViA 81] größer ist als ViA 82, liegt die Spannung Vio-in keinem Fall unter VtA 82. Der Stromverbrauch ist daher sehr gering. Ein Signal mit einem höheren Pegel als dem des Signals PD kann an die Gateelektrode des Transistors 81 der Speiseschaltung 79 angelegt werden. In diesem Fall geht die Spannung Vso auf einen hohen Wert über, so daß der in die Steuertransistoren 71 und 75 fließende Strorn zuverlässig gesperrt wird. Auf diese Weise wird eine eindeutige Energiebzw. Stromeinsparung erreicht

Fig. 18 veranschaulicht eine Abwandlung der Ausführungsform gemäß Fig. 17, bei welcher die Treiber- transistoren 73 \ind 77 sowie die Steuertransistoren 74 und 78 über den MOS-Transistor 83 an Masse liegen. Der Transistor 83 wird durch das Stromabschaltbetriebsartsignal TD torgesteuert Wenn das Signal TD den Pegel »0« besitzt, befindet sich der Transistor 83 im Sperrzustand, und die Spannung Vso von der Speiseschaltung 79 wird an die Steuertransistoren 74 und 78 angelegt Nach Beendigung der Stromabschaltbetriebsart, d. h, wenn das Signal TD den Pegel »1« besitzt, befindet sich der MOS-Transistor 83 im Durchschaltzustand, wobei die Spannung Vso auf dem Massepegel gehalten wird. Diese Anordnung bietet dieselben Nutzeffekte wie die Ausführungsform gemäß Fig. 17. In jeder anderen Beziehung sind Aufbau und Arbeitsweise ähnlich wie bei der Ausführungsform gemäß Fig. 17,so daß sich eine weitere Erläuterung erübrigen dürfte und lediglich den Teilen von Fig. 17 entsprechende Teile mit denselben Symbolen wie vorher bezeichnet sind.

Bei der Schaltung gemäß Fig. 19 sind die durch das Stromabschaltbetriebsartsignal PDgemäß Fig. 18 torgesteuerten Steuertransistoren 74 und 78 weggelassen. Die mit dieser Ausführungsform erzielbare Wirkung ist derjenigen bei der Ausführungsform nach Fig. 18 vergleichbar. In der Stromabschaltbetriebsart kann die Zufuhr der Stromversorgungsspannung VcdurchdieSteuertransistoren 71 und 75 vollständig beendet bzw. gesperrt werden, so daß die Potentiale an den betreffenden Schaltungspunkten nur geringfügig ansteigen und sich das Substratpotential nur geringfügig ändert, wenn die Abschaltbetriebsart aufgehoben oder beendet wird. In anderer Hinsicht entspricht diese Ausführungsform bezüglich Aufbau und Arbeitsweise der vorher beschriebenen Ausführungsform.

Die F i g. 20 und 21 veranschaulichen andere Ausführungsformen der Spannungsspeiseschaltung 79 zur Lieferung der bei den Ausführungsformen gemäß Fig. 17—19 verwendeten Spannung Vso. Gemäß Fig.20 wird die Stromversorgungsspannung Vc nicht unmittelbar, sondern über einen MOS-Transistor 84 beispielsweise des n-Kanal-Anreicherungstyps zur Drainelektrode des MOS-Transistors 80 geliefert Der Transistor 84 wird durch das Stromabschaltbetriebsartsignal PD torgesteuert Wenn das Signal PD nach Beendigung der Abschaltbetriebsart den Pegel »0« besitzt, befindet sich der Transistor 84 im Sperrzustand, so daß ein Stromverbrauch in der Speiseschaltung- 79 bei normaler Arbeitsweise verhindert wird. Gemäß Fig.21 wird die von der Sourceelektrode des MOS-Transistors 80 gelieferte Stromversorgungsspannung Vc der Drainelektrode des MOS-Transistors 81 über den MOS-Transistor 85 z. B. des n-Kanal-Anreicherungstyps geliefert Bei dieser Ausführungsform wird der MOS-Transistor

85 durch das Abschaltbetriebsartsignal PD in der Weise torgesteuert, daß er sperrt wenn das Signal PZ? bei Beendigung der Abschaltbetriebsart den Pegel »0« besitzt Gemäß den F i g. 20 und 21 wird der MOS-Transistor 81 durch das Stromabschaltbetriebsartsignal PD torgesteuert. Wenn hierbei das Potential des Signals TD ansteigt, kann das Potential der Spannung Vso entsprechend ansteigen. Das an die Gateelektrode des Transistors 81 in der Speiseschaltung 79 gemäß F i g. 17 angelegte Signal kann selbstverständlich (auch) das Signal PD sein. Der Steuertransistor 71 kann damit zuverlässig auch dann zum Sperren gebracht werden, wenn das Signal TD in der Stromabschaltbetriebsart ansteigt. Der Rest des Schaltungsaufbaus und der Arbeitsweise dieser Anordnung ergibt sich aus den Erläuterungen zu den Ausführungsfonrj;n gemäß F i g. 17 bis 19.

Fi g. 22 veranschaulicht eine Anordnung, bei welcher die Erfindung auf eine Pufferschaltung mit drei Inverterstufen angewandt ist Die Anordnung entspricht der Ausführungsform gemäß Fig. 17 (mit Ausnahme der Spannungssignal-Speiseschaltung 79), weist jedoch zusätzlich eine einen Inverter bildende Pufferschaltung 86 auf. In der Pufferschaltung 86 sind ein Last- und Steuer-MOS-Transistor 87 und ein Treiber-MOS-Transistor 88 in Reihe zwischen die Stror,-,versot£ungsspannung Vc und Massepotential geschaltet. Die Transistoren 87 und 88 werden durch Signale von Ausgangsklemmen Ao bzw. A 1 eines Inverters torgesteuert. Die Spannung Vso wird über einen Steuertransistor 89 an die Ausgangsklemme A 2 als Verbindungspunkt zwischen den MOS-Transistoren 87 und 88 angelegt. Der Steuertransistor 89 vom n-Kanal-Anreicherungstyp wird durch das Stromabschaltbetriebsartsignal PD torgesteuert.

Beim integrierten Schaltkreis mit der Pufferschaltung

86 schaltet der Steuertransistor 89 durch, wenn das Signal PD in der Stromabschaltbetriebsart den Pegel »1« besitzt, wobei die Spannung Vso der Ausgangsklemme /. 2 zugeführt wird. Bei einem Anstieg des Source-Potentials des MOS-Transistors 87 befindet sich daher der eine negative Schwellenwertspannung besitzende Transistor 87 im wesentlichen im Sperrzustand, wodurch der Stromverbrauch herabgesetzt wird. Nach Aufhebung der Stromabschaltbetriebsart läßt das Signal PD mit dem Pegel »0« den Steuertransistor 89 sperren, so daß der Normalbetrieb der Pufferschaltung 86 ermöglicht wird.

Gemäß den F i g. 23 und 24 weist eine Schaltung mit der Pufferschaltung 86 gemäß F i g. 22 eine Spannungssignal-Speiseschaltung 79 auf, die in einer Stromabschaltbetriebsart über einen MOS-Transistor 89 die Spannung Vso an die Ausgangsklemme A 2 der Pufferschaltung 89 anlegt. Gemäß Fig.23 wird der MOS-Transistor 81 in der Speiseschaltung 79 durch das Gatebzw. Torsteuersignal des MOS-Transistors 87 der Puf-

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ferschaltung86 torgesteuert

Bei dieser Anordnung kann die Spannung Vso nach Maßgabe des Gate-Potentials des MOS-Transistors 87 erzeugt werden. Auch wenn das Gate-Potential des Transistors 87 vergleichsweise hoch ist, kann der Transistor 87 in der Abschaltbetriebsart zuverlässig sperren. Bei der Ausführungsform gemäß Fig.24 wird die Stromversorgungsspannung des MOS-Transistors 90 mit derselben negativen Schwellenwertspannung wie beim MOS-Transistor 87 der Pufferschaltung 86 an die Gateelektrode des MOS-Transistors 81 in der Spannungsspeiseschaltung 79 angelegt Der Transistor 90 wird an der Drainelektrode mit der Stromversorguiigsspannung Vc gespeist und liegt an der Gateelektrode an Masse, während er an der Sourceelektrode über den MOS-Transistor 91 mit einer ähnlichen negativen Schwellenwertspannung wie der Transistor 90 an Masse liegt Der Transistor 91 dient zur Herstellung einer Entladungsstrecke, wenn das Source-Potential Vso des Transistors 90 aufgrund von Störsignalen od. dgl. abnormal ansteigt Der Leitungs- bzw. Durchschaltwiderstand des Transistors 91 ist beträchtlich größer als derjenige des Transistors 90. Die Speiseschaltung 79 slit diesem Aufbau vermag zuverlässig eine Spannung Vso zu liefern, die sich durch die Summe der Absolutgröße der Schwellenwertspannung des MOS-Transistors 87 und seiner Gatespannung bestimmt Indem die Spannung Vso in der Abschaltbetriebsart an die Sourceelektrode des MOS-Transistors 87 angelegt wird, kann letzterer zuverlässig gesperrt werden.

Fig.25 veranschaulicht eine weitere Ausführungsform einer Spannungsspeiseschaltung zur Lieferung der Spannung Vso. Diese Speiseschaltung weist einen MOS-Transistor 92 mit derselben negativen Schwellenwertspannung wie der Steuertransistor 71 in der Schaltung gemäß Fig. 17 auf. Die Stromversorgungsspannung Vc wird an die Drainelektrode des MOS-Transistors 92 angelegt, der mit seiner Gateelektrode an Masse liegt Die Sourceelektrode des MOS-Transistors 92 ist über einen MOS-Transistor 93 des Verarmungstyps an Masse gelegt und liefert eine Spannung Vr nach Maßgabe der negativen Schwellenwertspannung. Die Spannung Vr wird an eine der Eingangsklejnmen eines an sich bekannten Differentialverstärkers 99 aus MOS-Transistoren 94—98 angelegt. Die andere Eingangsklemme des Differentialverstärkers 99 ist mit der Sourceelektrode des Steuertransistors 74 gemäß Fig. 17 verbunden und wird mit der Spannung Vso gespeist. Ein zwischen dem Differentialverstärker 99 und Marse angeordneter MOS-Transistor 100 wird durch das Stromabschaltbetriebsartsignal PD torgesteuert Ein dem Differentialverstärker 99 ähnelnder Differentialverstärker 101 wird an der einen Eingangsklemme mit einem Ausgangssignal B i des Differentialverstärkers 99 und an der anderen Eingangsklemme mit einem anderen Ausgangssignal B 2 des Verstärkers 99 gespeist Das Ausgangssignal Bo des Differentialverstärkers 101 wird an die Gateelektrode des MOS-Transistors 102 angelegt, dessen Drainelektrode mit der anderen Eingangsklemme des Verstärkers 99 verbunden ist, während seine Sourceelektrode an Masse liegt Die Gateelektrode des MOS-Transistors 92 liegt nicht an Masse und wird durch das Stromabschaltbetriebsartsignal ~FDgesteuert

Im folgenden sei ein Fall betrachtet, in welchem die Spannungssignal-Speiseschaltung mit dem beschriebenen Aufbau auf den integrierten Schaltkreis gemäß Fig. 17 angewandt ist. In einer Stromabschaltbetriebsart besitzen dabei die Signale ~P~D und PD die Pegel »0« bzw. »1«. Wenn das Potential an der Sourceelekirode des Steuertransistors 71, d. h. die Spannung Vso, höher ist als die Spannung V_R, besitzen die Ausgangssignale B1 und B 2 des Differentialverstärkers 99 den Pegel»1« bzw. »0«. Infolgedessen besitzt das Ausgangssignal Bo des Verstärkers 101 den Pegel »1«, wobei der MOS-Transistor 102 einen niedrigen Widerstand besitzt. Die . Spannung Vso fällt über eine Stromstrecke zwischen dem Transistor 102 und Masse ab. Wenn die Spannung

ίο Vso niedriger ist als die Spannung Vr, besitzen die Ausgangssignale B1 und B 2 des Differentialverstärkers 99 den Pegel »0« bzw. »1«. Das Ausgangssignal Bo des Differentialverstärkers 101 besitzt den Pegel »0«, wobei der MOS-Transistor 102 einen hohen Widerstand besitzt und die Spannung Vso ansteigt. Bei dieser Speiseschaltung kann die Spannung Vso stets in Übereinstimmung mit der Schwellenwertspannung des Steuertransistors 71 des integrierten Schaltkreises eingestellt werden. Infolgedessen kann eine zweckmäßige Spannung Vio erhalten werden, und der Steuertransistor 71 kann speziell in der Abschaltbetriebsart" "verlässig gesperrt werden. Die Differentialverstärker 93 und 101 arbeiten selbstverständlich nach Maßgabe des Stromabschaltbetriebsartsignals PD.

Bei den Ausführungsformen gemäß F i g. 17 — i 3 wird in der Abschaltbetriebsart die Spannung Vso an die Sourceelektroden der Last-MOS-Transistoren 72 und 76 angelegt. Wahlweise kann die Spannung Vso unmittelbar an die Sourceelektroden der Steuertransistoren 71 und 75 angelegt werden. Die Erfindung ist auch auf einen Fall anwendbar, in welchem die Steuertransistoren 71,75,81,87 und 90 MOS-Transistoren des p-Kanal-Verarmungstyps mit positiver Schwellenwertspannung und die Steuertransistoren 74, 78, 84, 88 und 89 MOS-Transistoren des p-Kanal-Anreicherungstyps sind. Wenn beim integrierten p-Kanal-Schaltkreis die Stromversorgungsspannung Vc negativ ist, entspricht die logische »1« des Stromabschaltsignals PDdem Potential Vc. Bei den Ausführungsformen gemäß Fig. 17—25 wird die Zufuhr der Stromversorgungsspannung zu einem eine Logikschaltung bildenden MOS-Transistorkreis in de- Stromabschaltbetriebsart gesteuert, wodurch die Arbeitsweise des Steuer-MOS-Transistors ües Verarmungstyps stabilisiert wird. Aufgrund dieser Anordnung wird der Strombedarf eindeutig herabgesetzt, und im Normalbetrieb des Schaltkreises kann eine zufriedenstellende Stromversorgungsspanne gewährleistet werden.
F i g. 26 veranschaulicht noch eine weitere Ausführungsform einer integrierten Halbleiterschaltung mit Merkmalen nach der Erfindung. Diese Ausfübrungsform unterscheidet sich von derjenigen nach Fig. 17 hauptsächlich durch folgende Einzelheiten: Die MOS-Transistoren 74 und 78 sind weggelassen. Es ist keine Spannungssignal-Speiseschaltung 79 vorhanden. Zwischen den GateeleUtroden der MOS-Trartsistoren 72 und 73 ist ein MOS-Transistor 103 angeordnet. Zwischen den Gateelektroden der MOS-Transistoren 76 und 77 befindet sich ein MOS-Transistor 104. Das Stromabschaltbetiiebsartsignal PD wird an die Gateelektroden der MOS-Transistoren 103 und 104 angelegt. Bei der Anordnung gemäß Fig.26 besitzen die Abschaltsignale PD und ~FD in der Stromabschaltbetriebsart die Pegel »1« bzw. »0«. In dieser Betriebsart sind daher Drain- und Sourceelektroden der Treibertransistoren 103 und 104 elektrisch zusammengeschaltet. Es sei angenommen, daß die Schwellenwertspannung ViA 71 und Vth 75 der Steuertransistoren 71 bzw. 75

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negativ sind und daß die Absolutgrößen |VfA71| und |VfA75| kleiner sind als die Schwellenwertgrößen Vth 73 und Vth 77 der Treibertransistoren 73 bzw. 77. Die Potentiale an den Drainelektroden der Treibertransistoren 73 und 77, welche Ausgangsklemmen Ao und Ai bilden, steigen auf die Potentiale |VfA71| und \Vth75\ an. Dies ergibt sich aus der Gleichung » Vs= Vc- Vth«, in welcher Vs das Potential an den Sourceelektroden der Transistoren 71 und 75 und Vc die Gate-Spannung jedes Steuertransistors 71 und 75, die bei diesem Beispiel 0 V (PD) beträgt, bedeuten. Wie erwähnt, sind die Treibertransistoren 73 und 77 an Drain- und Sourceelektroden zusammengeschaltet. Die Gate-Potentiale der Transistoren 73 und 77 betragen daher | Vth 711 bzw. | ViA 75|. Diese Gate-Potentiale sind kleiner als die Schwellenwertspannungen Vth 73 bzw. Vth 77 der Treibertransistoren 73 bzw. 77. Unter den genannten Bedingungen befinden sich dieTreibertransi-Siorcn ij üüu ti im opcrrzujtoMvi. iftiCjgCuCsscr! ist ucr Strombedarf in der aus den MOS-Transistoren 71 — 73 und 75—78 bestehenden Schaltung im wesentlichen nur der Streustrom am pn-übergang und dergleichen; der Stromverbrauch wird daher erheblich herabgesetzt. Wenn die Schwellenwertspannungen |VfA71| und ! VfA 75| der Steuertransistoren 71 und 75 größer sind als die Schwellenwertspannungen ViA 73 und VfA 77, schalten die Treibertransistoren 73 und 77 durch. Durch die Transistoren fließen dabei Ströme, die einem Unterschied zwischen der Schwellenwertspannung VfA 73 und dem Gate-Potential bzw. zwischen der Schwellenwertspannung VfA 77 und dem Gate-Potential proportional sind. Die Potentiale an den Ausgangsklemmen Ao und A 1, d. h. die Source-Potentiale der Transistoren 71 und 75, bleiben auf einem Wert über den Schwellenwertspannungen VfA 73 und VfA 77 der Treibertransistören. Wenn daher die Schwellenwertspannungen der Transistoren 71 und 75 gleich groß gewählt werden, ist der Stromverbrauch außerordentlich niedrig. Der Grund hierfür besteht darin, daß die Gate-Potentiale der Steuertransistoren 71 und 75, von den Source-Seiten der Transistoren her gesehen, äquivalent negativ sind, mi» dem Ergebnis, daß der Strom auf einen niedrigen Wert begrenzt wird. In der Stromabschaltbetriebsart ändert sich die Spannung an den Ausgangsklemmen Ao und A 1 entsprechend den Schwellenwertspannungen der Steuertransistoren 71 und 77. Wenn sich daher die Schwellenwertspannungen der Steuertransistoren 71 und 75 ändern, steigt in keinem Fall der Verbrauch an Stromversorgungsstrom an. Bei Beendigung der Abschaltbetriebsart, d. h, wenn die Signale PD und PD den Pegel »0« bzw.<·. 5« besitzen, sperren die Steuertransistoren 103 und 104. so daß Drain- und Gateelektroden der Treibertransistoren 73 und 77 getrennt sind oder werden. Weiterhin sind die Steuertransistoren 71 und 75 durchgeschaltet und der Strom von der Stromversorgung wird zu den Ausgangsklemmen Ao und A 1 geliefert. Zu diesem Zeitpunkt sind die Schwellenwertspannungen VfA 71 und VfA 75 der Steuertransistoren 71 und 75 negativ. Die Ausgangssignale entsprechend der Spannung, welche der Stromversorgungsspanriung Vc gleich ist erscheinen an den Ausgangsklemmen Ao und A 1 nach Maßgabe der Arbeitsweise der Treibertransistoren 73 und 77. so daß die Stromversorgungsspanne nicht verkleinert bzw. eingeschränkt wird. Die Schwellenwertspannungen I VfA 71 j und j VfA 751 der Steuertransistoren 71 bzw. 75 betragen nahezu 0 V und sind kleiner als die Absolutgrößen | VfA 72| bzw. | VfA 76| der Schwellenwertspannungen der Last-MOS-Transistoren 72 bzw. 76 vom η-Kanal-Verarmungstyp.

Bei der Anordnung gemäß Fig. 27 sind die Steuertransistoren 102 und 103 nach F i g. 26 durch Steuer-MOS-Transistoren 104 und 105 ersetzt, die in Reihe zwischen die Ausgangsklemme Ao des vorgeschalteten MOS-Transistors und die Ausgangsklemme A 1 des nachgeschalteten MOS-Transistors geschaltet sind. Diese Steuertransistoren 104 und 105 schalten durch, wenn das Stromabschaltbetriebsartsignal PD den Pegel »1« besitzt. Wenn bei dieser Schaltung in der Abschaltbetriebsart die Signale PD und 7⁵DdIe Pegel »I« bzw. »0« besitzen, sind die Steuertransistoren 104 und 105 durchgeschaltet und die Ausgangsklemmen Ao und A 1 elektrisch zusammengeschaltet. Infolgedessen sind Gate- und Drainelektrode des Treibertransistors 77 im nachgeschalteten MOS-Transistorkreis zusammengeschaltet. Wie bei der Ausführungsform gemäß F i g. 26 sind somit die Schwellenwertspannungen VfA 71 und VfA 75 der Stsuertrsp.sistorep. 71 bzw. 75 negativ, und wenn die Absolutgrößen | VfA 711 und | VfA 75| kleiner sind als die Schwellenwertspannung Vth 77 des Treibertransistors 77, befindet sich letzterer in Sperrzustand, wodurch der Stromverbrauch beträchtlich herabgesetzt wird. Auch dann, wenn diese Absolutgrößen größer sind als die Schwellenwertspannung VfA 77, kann der Stromverbrauch oder -bedarf im Vergleich zur bisherigen Schaltung klein gehalten werden. Wenn die Signale PD und 7⁵D del Pegel »0« bzw. »1« besitzen, d.h., wenn die Stromabschaltbetriebsart aufgehoben wird, kann deshalb, weil die Schwellenwertspannungen VfA 71 und VfA 75 der Steuertransistoren 71 bzw. 75 negativ sind, ein Ausgangssignal praktisch entsprechend der Stromversorgungsspannung Vc nach Maßgabe der Arbeitsweise der Treibertransistoren 73 und 77 erhalten werden, ohne daß die Stromversorgungsspanne eingeschränkt wird, wie dies auch bei der Ausführungsform nach F i g. 26 der Fall ist. Um bei dieser Arbeitsweise zu verhindern, daß sich die Sourceelektrode des Steuertransistors 104 in einem freischwebenden Zustand befindet, ist die Sourceelektrode dieses Transistors über den durch das Signal 7⁵D torgesteuerten MOS-Transistor 106 oder über den MOS-Transistor 107, dessen Drain- und Gateelektroden zusammengeschaltet sind, mit Masse verbunden. In diesem Fall ist gemäß F i g. 28 ein MOS-Transistor 107 an die Sourceelektroden der Transistoren 104 und 105 angeschlossen, oder es können wahlweise zwei Transistoren 107 an diese Sourceelektroden angeschlossen sein. Im letzteren Fall ist es, im Gegensatz zur Ausführungsform nach F i g. 28, nicht nötig, die Sourceelektroden der Transistoren 104 und 105 zu verbinden. In der Abschaltbetriebsart sind die Transistoren 104 und 105 durchgeschaltet, und die Sourceelektroden der Transistoren 71 und 72, welche dieselbe Aufgabe erfüllen wie der Transistor 77, sind mit der Drainelektrode des Transistors 107 verbunden, so daß der Strombedarf in der Abschaltbetriebsart beträchtlich herabgesetzt wird. Kanalbreite und Kanallänge des Transistors 107 können jeweils klein sein. Bevorzugt wird ein Transistor 107 für beide Transistoren 104 und 105, weil dadurch Chipfläche gespart werden kann. Die für diese beiden Transistoren vorgesehenen zwei Transistoren 107 sind jedoch dann vorteilhaft, wenn bei einer Verdrahtungsschicht zur Verbindung der Sourceelektroden der Transistoren 104 und 105 gemäß F i g. 27 der Musterplan zwei Transistoren 107 erfordert oder die Ausbildung eines einzigen Transistors seine Musterbelegungsfläche vergrößert Für die Verdrahtung zur Verbindung der Sourceelektroden der Transistoren 104 und

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105 wird ein Metall, wie Aluminium, bevorzugt. Für die Sourceelcktroden-Verbindungsleiiung wird eine einzige Metallschichl benötigt. Der Transistor 107 kann beispielsweise unter der Aluminiumschicht ausgebildet sein. Eine kleinere Musterbelegungsfläche wird somit dann erzielt, wenn die Sourceelektroden der Transistoren 104 und 107 zusammengeschaltet und der (die) Transistor(en) 107 für die Transistoren 104 und 105 vorgesei/rn sind.

Beim integrierten Schaltkreis gemäß Fig.28 ist die Ausgangsklemme Ao eines vorgeschalteten bzw. Vorstufen-MOS-Transistorkreises in der Stror.iabschaltbetriebsart mit der Ausgangsklemme A 1 des nachgeschalteten MOS-Transistorkreises verbunden, wobei — wie bei der Ausführungsform nach Fig. 27 — die Drainelektrode des Transistors 77 mit seiner Gateelektrode verbunden ist. Bei diesem Schaltkreis ist außerdem die Sourceelektrode des Treibertransistors 73 im vorgeschalteten MOS-Transistorkreis über einen Steuer-MOS-Transistor 108, der durch, das Signal TD torgesteuert wird, an Masse gelegt. Bei dieser Ausführungsform kann, ebenso wie bei der Ausführungsform nach F i g. 28, der Stromverbrauch von der Stromversorgung in der Stromabschaltbetriebsart beträchtlich herabgesetzt werden. Der Vorstufen-MOS-Transistorkreis gemäß F i g. 28 benötigt weniger Strom von der Stromversorgung, weil sich der Steuertransistor 108 im Sperrzustand befindet, wenn das Signal TD den Pegel »0« besitzt. Im Vergleich zur Ausführungsform nach F i g. 27 läßt sich somit eine beträchtliche Stromeinsparung im gesamten integrierten Schaltkreis erzielen. Die Wirkung nach Aufhebung der Abschaltbetriebsart ist dieselbe wie bei der Ausführungsform nach Fig.27. Die Schaltung ^ach F i g. 28 eignet sich am günstigsten für die erste Stufe im integrierten Schaltkreis, welcher das Signal ai von außen her zugeführt wird. Auch wenn das Eingangssignal ai in der Abschaltbetriebsart den logischen Pegel »1« besitzt fließt kein Strom in die Schaltung, weil der Transistor 108 sperrt.

Bei der Anordnung gemäß F i g. 29 erfolgt die Verbindung der Ausgangsklemme Ao des Vorstufen-MOS-Transistorkreises mit der Ausgangsklemme A 1 des nachgeschalteten bzw. Nachstufen-MOS-Transistorkreises anstelle der Steuer-MOS-Transistoren 104 und 105 nur durch den Steuer-MOS-Transistor 109. Auf ähnliche Weise sind die Ausgangsklemme A 1 und die Ausgangsklemme A 2 des nachgeschalteten MOS-Transistorkreiscs. d. h. des Kreises aus den MOS-Transistoren 110—112, mittels des Steuer-MOS-Transistors 113 miteinander verbunden. Die Steuertransistoren 109 und 113 werden durch das Stromabschaltbetriebsartsignal PD torgesteuert und sind durchgeschaltet, wenn das Signal PD den Pegel »1« besitzt. Wenn sich diese Schaltung in der Stromabschaltbetriebsart befinde:, in welcher die Signale PD und TD die Pegel »1« bzw. »0« besitzen, sind mit Ausnahme des Treibertransistors 73 die Treibertransistoren 57 und 112 des MOS-Transistorkreises der ersten Stufe ebenfalls mit der Gate- und Drainelektrode verbunden. In dieser Betriebsart kann hierbei demzufolge der Stromverbrauch herabgesetzt werden. Schaltungsaufbau und Arbeitsweise dieser Ausführungsform entsprechen weitgehend denen der Ausführungsform nach Fig.27, so daß sich eine nähere Erläuterung erübrigt

Bei den Ausführungsformen gemäß F i g. 26—29 können die Steuertransistoren 71. 75 und 110 durch p-Kanal-Verarmungstyp-MOS-Transistoren mit positiver Schwellenwertspannung und die Steuertransistoren 103—105 sowie 108, 109 und 113 durch p-Kanal-Anreicherungstyp-MOS-Transistoren ersetzt werden. Bei einer solchen Abwandlung beträgt die Stromversorgungsspannung Vc —5 V, und das Signal PD besitzt die Größe —5 V für den logischen Pegel»!«.

Bei der in den F i g. 26—29 dargetellten Schaltungsanordnung mit zwei MOS-Transistoren wird die Stromversorgung oder -zufuhr durch den Verarmungstyp-MOS-Transistor nach Maßgabe des Stromabschaltbetriebsartsignals gesteuert. Dabei sind Mittel zur Verbindung von Drain- und Gateelektrode des mit Strom vom Verarmungstyp-MOS-Transistor gespeisten Treiber-MOS-Transistors vorgesehen. Mit dieser Anordnung wird ebenfalls eine entsprechende Senkung des Strombedarfs oder -Verbrauches erreicht, während im Normalbetrieb der Schaltung eine zufriedenstellende Leistungsspanne gewährleistet wird.

Fig.30 veranschaulicht eine Ausführungsform, bei welcher die erfindungsgemäße integrierte Halbleiterschaltung auf einen Dekcdierer angewandt ist.

Bei dieser Ausführungsform besteht ein Hauptdekodierer 114 aus mehreren Anreicherungstyp-MOS-Transistoren U5| bis U5j zur Abnahme von Wählsignalen an den Gateelektroden sowie einem Anreicherungstyp-MOS-Transistor 116, der zwischen die Transistoren 115] —115₃ und einen noch zu erläuternden Adresseripuffer bzw. -zwischenspeicher 121 geschaltet ist, Verarmungstyp-MOS-Transistoren 117 und 118, die in Reihe zwischen die zusammengeschalteten Drainelektroden der MOS-Transistoren 115| —1153 »nd die Stromversorgungsspannung Ve geschaltet sind, mehreren Anreiicherungstyp-MOS-Transistoren 119] —1194, die in Parallelschaltung zwischen die zusammengeschalteten Drainelektroden der MOS-Transistoren 115_t — 115₃ und die Wortleitung des Speichers (nicht dargestellt) geschaltet sind, sowie einer Anzahl von Anreicherungstyp-MOS-Transistoren 120| — 12O₄, die mit den Klemmen oder Anschlüssen der Transistoren 119i —119₄ verbunden sind. Gate- und Drainelektroden der MOS-Trans:istören 118 sind jeweils zusammengeschaitet.

An den Hauptdekodierer 114 mit diesem Aufbau ist ein Adressenpuffer 121 angeschlossen, der eine erste Reihenschaltung mit Verarmungstyp-MOS-Transistoren 122, 123 und einem Anreicherungsstyp-Transistor 124, die in Reihe über die Stromversorgung [Stromversorgung Vc und Masse (Vs) ] geschaltet sind, eine zweite Reihenschaltung mit Verarmungstyp-MOS-Transistoren 125,126 und einem Anreicherungstyp-MOS-Transistor 127, die über die Stromversorgung bzw. parallel zu dieser geschaltet sind, eine dritte Reihenschaltung mit Verarmungstyp-MOS-Transistoren 129,130 und einem Anreicherungstyp-MOS-Transistor 131, die über die Stromversorgung geschaltet sind, einen zum MOS-Transistor 127 paralielgeschalteten Ainreicherungstyp-MOS-Transistor 128, einen mit dem MOS-Transistor 131 paralielgeschalteten Anreicherungstyp-MOS-Trarisistor 132, eine vierte Reihenschaltung mit einem Verarmungstyp-MOS-Transistor 133 und einem Anreicherungstyp-MOS-Transistor 134 parallel zur Stromversorgung, eine fünfte Reihenschaltung mit einem Verarmungstyp-MOS-Transistor 135 und einem Anreicherungstyp-MOS-Transistor 136, einem Anreicherungstyp-MOS-Transistor 137 parallel zum Transistor 134, einem Anreicherungstyp-MOS-Transistor 138, der zum Transistor 136 parallelgeschaltet ist, und einem Anreicherungstyp-MOS-Transistor 129 umfaßt, dessen Drainelektrode mit den Sourceelektroden der Transistoren 137 und 138 verbunden ist Gate- und Source-

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elektrode des Transistors 123 sind zusammengeschaltet, und ihr Verbindungspunkt liegt an der Gateelektrode des Transistors 127. Auf ähnliche Weise sind Gate- und Sourceelektrode des Transistors 126 zusammengeschaltet, wobei ihr Verbindungspunkt mit den Gateelektroden der Transistoren 131, 133 und 136 verbunden ist. Die Sourceelektroden der Transistoren 137 und 138 sind mit der Souroeelektrode des MOS-Transistors 116 im Hauptdekodierer 114 verbunden.

Bei dieser Konstruktion werden Signale A \*IA 1*, ι ο A 2* IA 2* und A 3*1A 3* an die Gateelektroden der MOS-Transistoren 115, —115₃ im Hauptdekodierer angelegt. Den MOS-Transistoren 117 und 116 werden Signale ei bzw. el aufgeprägt. An die Gateelektroden der MOS-Transistoren 119| — 119₄ werden Signale f\ bis f4 angelegt, während den Gateelektroden der MOS-Transistoren I2O1 —I2O4 Signale TT bis 74 aufgeprägt werden. Ein Chip-Freigabesignal CE(entsprechend dem Signa! PD) wird an die MOS-Transistoren 122, 125, 129 und 139 im Adressenpuffer 131 angeleg*. Das bezüglich des Signals CE außer Phase befindliche Signa! ~C~E wird an die Gateelektroden der MOS-Transistoren 128,132,

137 und 138 angelegt. In der Stromabschaltbetriebsart besitzen das am Transistor 117 anliegende Signal e/und das an der Gateelektrode des Transistors 116 anliegende Signal el den Pegel »0« bzw. »1«. Der Transistor sperrt, um die Zufuhr der Stromversorgungsspannung Vc zu beenden. Gleichzeitig werden die Potentiale an den Sourceelektroden der MOS-Transistoren 137 und

138 im Adressendekodierer über den MOS-Transistor 116 des Hauptdekodierers 114 an die Sourceelektroden der Transistoren 117 und 118 angelegt, wodurch das Source-Potential des Transistors 117 auf einen Wert über seinem Gate-Potential erhöht wird. Die beschriebene Ausführungsform bietet im wesentlichen dieselbe Wirkung wie die Ausführungsformen gemäß F i g. 18-30. Die Verarmungstyp-Transistoren 117,122, 125, 127, 133 und 135 besitzen jeweils eine Schwellenwertspannung, die im negativen Sinn dichter an OV liegt.

Fig.31 zeigt einen Adressenpuffer zur Erzeugung von Wählsignalen (Adre^sendaten) ΛΑ* und Ak* für die Anlegung an die Dekodierer gemäß Fig.32 und 33. Fig.32 veranschaulicht einen Dekodierer zur Erzeugung von Signalen ei und JI, die an die Gateelektroden der MOS-Transistoren 117 bzw. 116 des Hauptdekodierers 114 angelegt werden. F i g. 33 veranschaulicht einen Dekodierer zur Erzeugung von Signalen /Ί-/4, 77—/4, die an die Gateelektroden der Transistoren 119, —119₄ und 120, -12O₄ im Hauptdekodierer 114 angelegt werden.

Die Spannungsspeiseschaltung 79 gemäß Fig. 17 kann anstelle der Schaltung gemäß F i g. 8 mit den Verstärkern 10 und 20 zur Erzeugung des Potentials V2 am Schaltungspunkt 2 eingesetzt werden oder umgekehrt. Wenn die Speisescnaltung 79 anstelle der die Verstärker 10 und 20 aufweisenden Schaltung gemäß F i g. 8 verwendet wird, wird das Sourcepotentiaä Vs des Transistors 9 nach Fig.8 der Gateelektrode des Transistors 81 zugeführt Dabei wird die Schwellenwertspannung des Transistors 81 auf 0 V gesetzt Das Potential V2 wird von der Verzweigung zwischen den Transistoren 81 und 82 in der Schaltung 79 geliefert Weiterhin kann der Transistor 81 bei der Speiseschaltung 79 durch den Transistor 9 gemäß F i g. 8 ersetzt werden. In diesem si Fall wird das Potential VS, wie bei der Ausführungsform gemäß Fig.8. an die Gateelektrode des Transistors 9 angelegt. Das Potential V2 wird von der Verzweigung zwischen den Transistoren 81 und 82 geliefert. Wie bei den obigen Ausführungsformen ändert sich in diesen Fällen das Potential V2 am Schaltungspunkt 2 in Abhängigkeit von einem Potential an der Sourceelektrodenseite des Transistors 79.

Hierzu 15 Blatt Zeichnungen

Claims

32 OO Patentansprüche:

1. Integrierte Halbleiterschaltung mit mindestens einem ersten MOS-Transistor (4), dem an einer Gateelektrode ein Steuersignal zugeführt wird und der mit einer Hochspannungs-Versorgungsklemme (Vc) und einem Schaltungspunkt (2) verbunden ist, dadurch gekennzeichnet, daß ein zweiter MOS-Transistor (9), der mit einem Ende des Drain-Source-Pfades mit der Hochspannungs-Versorgungsklemme (Vc) verbunden ist und dessen Gateelektrode eine vorbestimmte Spannung (V8) zugeführt ist sowie ein Schaltkreis (10, 20, 5; 10, 33, 5) zum Herbeiführen der Gleichheit des Potentials (V2) am Schaltungspunkt (2) und des Potentials (Vs) am anderen Ende des Drain-Source-Pfades des zweiten MOS-Transistros (9), um eine an dem Drain-Source-Pfad des ersten MOS-Transistors (4) liegende Spannuftg zu schaffen, die kleiner ist als die Spanr.ung (Vc) atr Hochspannungs- Versorgungsklemme, vorgesehen sind.

Z Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Schaltkreis (10, 20,5) einen ersten Differentialverstärker (10), der an der einen Eingangsklemme ein Spannungssignal (VS) des zweiten MOS-Transistros (9) und an der anderen Eingangsklemme ein Spannungssignal (V2) vom Schaltungspunkt (2) abnimmt, einen zweiten Differentialverstärker (20), der an der einen Eingangsklemiris ein erstes Ausgangssignal des ersten Differentialverstärkers (10) und an der anderen Eingangsklemrne ein zweites Aysgangssignal vom ersten Differentialverstärker (10) abnimmt, und einen MOS-Transistor (5) aufweist, der zwischen den Schaltungspunkt (2) und eine Niederpotential-Stromversorgung geschaltet und an der Gateelektrode an das Ausgangssignal des zweiten Differentialverstärkers (20) angekoppelt ist (F i g. 8).

3. Integrierte Halbleiterschaltung nach Patentanspruch 1 in Form eines Festwertspeichers mit einer Anzahl von Spaltenleitungen, einer Anzahl von Zeilenleitungen und mit Speicherzellen, die jeweils aus einem an Kreuzungspunkten der Spalten- und Zeilenleitungen angeordneten MOS-Transistor gebildet sind, dadurch gekennzeichnet, daß die Spannung (Vl), die kleiner ist als die der Hochspannungsversorgungsklemme (Vc), an ein Ende des Drain-Source-Pfades des jeweiligen MOS-Transistors angelegt ist. so

4. Integrierte Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Spannung durch eine Signalanlegeeinrichtung aus einem Transistorkreis (54, 55, 56) mit einem Transistor (54), welcher dem die (betreffende) Speicherzelle (Ai(1,1 usw.) bildenden MOS-Transistor äquivalent ist, einer Einrichtung (52, 53) zur Anlegung eines Signals mit einem Potential, das im wesentlichen dem Potential an einer nicht gewählten Zeilenleitung gleich ist, an die Gateelektrode des äquivalenten MOS-Transistors (54) und einer Einrichtung zum Abrufen eines Ausgangssignals vom äquivalenten MOS-Transistor (54) und zur Lieferung des Ausgangssignals zur Source-Drain-Strecke der MOS-Transistoren in den Speicherzellen (M(1,1 usw.) anlegbar ist.

5. Integrierte Halbleiterschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Spannung durch eine Signalanlegeeinrichtung aus einem MOS-Transistor (58) anlegbar ist, der an der einen Seite seiner Drain-Source-Strecke an Masse liegt und an der anderen Seite mit dem einen Ende der Drain-Source-Strecke der MOS-Transistoren der Speicherzellen (M(1,1 usw.) verbunden ist.