JP5157313B2 - 半導体装置 - Google Patents

Description

本発明は、電源遮断機能を有する半導体装置に関する。

一般に、半導体装置（ＬＳＩ：Large Scale Integration）の試験工程においては、半導体装置の不良モードの一種である電源ショート不良を検出するための電源ショート試験が実施される。

図２６は、半導体装置の電源ショート試験を示している。図２６（ａ）に示す半導体装置ＩＣ１の電源ショート試験では、電源端子Ｐｖｄｄ１、Ｐｖｄｄ２、Ｐｖｄｄ３および接地端子Ｐｖｓｓに対する印加電圧を図２６（ｂ）に示すように設定して電流を測定し、測定結果と規定値とを比較することによって半導体装置ＩＣ１を選別する。より詳細に説明すると、電源端子Ｐｖｄｄ２、Ｐｖｄｄ３および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ１に微小電圧（回路ブロックＢＫ１が動作しない程度の微小な電圧）を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線ＶＤＤ１および接地線ＶＳＳ間の電源ショート（Ａ）や電源線ＶＤＤ１および電源線ＶＤＤ２間の電源ショート（Ｂ）が検出されたことになり、半導体装置ＩＣ１を電源ショート不良品として選別する。また、電源端子Ｐｖｄｄ１、Ｐｖｄｄ３および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ２に微小電圧（回路ブロックＢＫ２が動作しない程度の微小な電圧）を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線ＶＤＤ１および電源線ＶＤＤ２間の電源ショート（Ｂ）や電源線ＶＤＤ２および電源線ＶＤＤ３間の電源ショート（Ｃ）が検出されたことになり、半導体装置ＩＣ１を電源ショート不良品として選別する。更に、電源端子Ｐｖｄｄ１、Ｐｖｄｄ２および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ３に微小電圧（回路ブロックＢＫ３が動作しない程度の微小な電圧）を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線ＶＤＤ２および電源線ＶＤＤ３間の電源ショート（Ｃ）や電源線ＶＤＤ３および接地線ＶＳＳ間の電源ショート（Ｄ）が検出されたことになり、半導体装置ＩＣ１を電源ショート不良品として選別する。

電源ショート試験は、電源ショート不良品を選別するためだけのものではなく、試験装置などの外部試験環境を保護するためにも重要な試験である。仮に、半導体装置内で電源線と接地線との間に１０ｍΩの電源ショートが存在するにも拘わらず、半導体装置の電源端子に１．５Ｖの定格電圧を印加してしまうと、１５０Ａという非常に大きな電流が流れることになり、外部試験環境が破壊される可能性がある。従って、電源ショート試験は、通常、試験工程の初期段階で実施される。

ところで、近時、携帯電話機やディジタルカメラなどの携帯型電子機器においては、電子機器に搭載される半導体装置への低消費電力化の要求が強くなっており、電源遮断機能を有する半導体装置が採用される場合が増えてきている。電源遮断機能とは、半導体装置の消費電力の低減を目的として、半導体装置内の回路ブロック毎に使用の有無に応じて電源電圧の供給を遮断するというものである。半導体装置への電源遮断機能の搭載は、消費電力を低減するのに有効であるが、電源ショート試験において問題を引き起こす。

図２７は、半導体装置への電源遮断機能の搭載に伴う問題点を示している。半導体装置への電源遮断機能の搭載に伴う問題点について、図２７（ａ）に示す半導体装置ＩＣ２を例にして説明する。半導体装置ＩＣ２は、回路ブロックＢＫ１、ＢＫ２と、電源遮断機能を具現する電源遮断スイッチＳＷ１、ＳＷ２とを備えて構成されている。電源遮断スイッチ（ｐＭＯＳトランジスタ）ＳＷ１は、電源線ＶＤＤ１と回路ブロックＢＫ１専用の電源線ＶＤＤＭ１との間に接続されており、回路ブロックＢＫ１の使用時にオンし、回路ブロックＢＫ１の不使用時にオフする。電源遮断スイッチ（ｐＭＯＳトランジスタ）ＳＷ２は、電源線ＶＤＤ２と回路ブロックＢＫ２専用の電源線ＶＤＤＭ２との間に接続されており、回路ブロックＢＫ２の使用時にオンし、回路ブロックＢＫ２の不使用時にオフする。このような構成の半導体装置ＩＣ２では、電源遮断スイッチＳＷ１、ＳＷ２がオフしている状態で電源ショート試験が実施される可能性があるため、電源ショート試験にて一部の電源ショートを検出できなくなる恐れがある。例えば、図２７（ｂ）に示すように、電源端子Ｐｖｄｄ２および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ１に微小電圧を印加して電流を測定し、測定結果と規定値とを比較することによって、電源線ＶＤＤ１および電源線ＶＤＤ２間の電源ショート（Ａ）は検出できるが、電源線ＶＤＤ１および電源線ＶＤＤＭ１間の電源ショート（Ｃ）、電源線ＶＤＤＭ１および接地線ＶＳＳ間の電源ショート（Ｄ）や電源線ＶＤＤＭ１および電源線ＶＤＤＭ２間の電源ショート（Ｅ）は電源遮断スイッチＳＷ１、ＳＷ２がオフしている場合には検出できない。また、電源端子Ｐｖｄｄ１および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ２に微小電圧を印加して電流を測定し、測定結果と規定値とを比較することによって、電源線ＶＤＤ１および電源線ＶＤＤ２間の電源ショート（Ａ）や電源線ＶＤＤ２および接地線ＶＳＳ間の電源ショート（Ｂ）は検出できるが、電源線ＶＤＤＭ１および電源線ＶＤＤＭ２間の電源ショート（Ｅ）は電源遮断スイッチＳＷ１、ＳＷ２がオフしている場合には検出できない。このように、電源遮断機能を有する半導体装置ＩＣ２については、電源ショート試験にて電源ショート（Ｃ）、（Ｄ）、（Ｅ）が検出されない可能性がある。例えば、電源ショート試験において、半導体装置ＩＣ２に電源ショート（Ｄ）が存在するにも拘わらず、半導体装置ＩＣ２は良品であると判定されてしまうと、電源ショート試験とは別の試験において、電源端子Ｐｖｄｄ１に定格電圧が印加された状態で電源遮断スイッチＳＷ１がオンすることで、外部試験環境が破壊されてしまう恐れがある。

このような問題を解決するための従来技術としては、回路ブロック専用の電源線（内部電源線）に接続される試験用パッドを設け、電源ショート試験において電源端子に加えて試験用パッドにも微小電圧を印加して電流を測定する手法が知られている。

図２８は、電源遮断機能を有する半導体装置の電源ショート試験を示している。図２８（ａ）に示す半導体装置ＩＣ３は、図２７（ａ）に示した半導体装置ＩＣ２において試験用パッドＰＤ１、ＰＤ２を追加して構成されている。電源遮断機能を有する半導体装置ＩＣ３の電源ショート試験では、電源端子Ｐｖｄｄ１、Ｐｖｄｄ２、試験用パッドＰＤ１、ＰＤ２および接地端子Ｐｖｓｓに対する印加電圧を図２８（ｂ）に示すように設定して電流を測定し、測定結果と規定値とを比較することによって半導体装置ＩＣ３を選別する。より詳細に説明すると、電源端子Ｐｖｄｄ２、試験用パッドＰＤ１、ＰＤ２および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ１に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート（Ａ）、（Ｃ）が検出されたことになり、半導体装置ＩＣ３を電源ショート不良品として選別する。また、電源端子Ｐｖｄｄ１、試験用パッドＰＤ１、ＰＤ２および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ２に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート（Ａ）、（Ｂ）が検出されたことになり、半導体装置ＩＣ３を電源ショート不良品として選別する。更に、電源端子Ｐｖｄｄ１、Ｐｖｄｄ２、試験用パッドＰＤ２および接地端子Ｐｖｓｓに０Ｖを印加した状態で試験用パッドＰＤ１に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート（Ｃ）、（Ｄ）、（Ｅ）が検出されたことになり、半導体装置ＩＣ３を電源ショート不良品として選別する。また、電源端子Ｐｖｄｄ１、Ｐｖｄｄ２、試験用パッドＰＤ１および接地端子Ｐｖｓｓに０Ｖを印加した状態で試験用パッドＰＤ２に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート（Ｅ）が検出されたことになり、半導体装置ＩＣ３を電源ショート不良品として選別する。以上のように、電源線ＶＤＤＭ１、ＶＤＤＭ２に接続される試験用パッドＰＤ１、ＰＤ２を設けることにより、電源ショート試験において電源遮断スイッチＳＷ１、ＳＷ２がオフしている場合でも電源ショート（Ａ）〜（Ｅ）の全てを検出することが可能になる。

なお、半導体装置内に試験用パッドを設け、試験用パッドに電圧を印加して電流を測定する（電流を印加して電圧を測定する）ことにより半導体装置内の不良箇所を特定する技術は、特許文献１、２などに開示されている。
特開平３−３６７４８号公報 特開平８−２０１４７４号公報

電源遮断機能を有する半導体装置においては、回路ブロック毎に電源遮断機能を細かく制御しなければ消費電力の低減の効果が小さく、内部電源線（回路ブロック専用の電源線）の数が１０を超える場合も少なくない。このため、従来技術では、半導体装置内に多数の試験用パッドを設ける必要がある。更に、試験用パッドのサイズは試験装置の仕様により規定されるため、半導体装置の製造技術が進歩して回路集積度が向上したとしても、試験用パッドのサイズは小さくならない。このため、半導体装置のチップサイズを小さくすることができず、半導体装置の製造コストが増大してしまう。

本発明は、このような問題に鑑みてなされたものであり、電源遮断機能を有する半導体装置において試験用パッドを設けることなく電源ショート試験の実施を可能にすることを目的とする。

本発明の半導体装置は、回路ブロックと、第１電源線と前記回路ブロックに電源電圧を供給する第２電源線との間に設けられる第１スイッチと、前記第１電源線と前記第２電源線との間に設けられる第２スイッチと、前記第２電源線の電圧と基準電圧との電圧差を検知する検知回路とを備え、前記第１スイッチは、前記回路ブロックの動作状態に応じてオン／オフし、前記第２スイッチは、前記検知回路により検知された前記電圧差に応じてオンし、前記第１スイッチのオフに伴ってオフすることを特徴とする。

本発明によれば、電源遮断機能を有する半導体装置において試験用パッドを設けることなく電源ショート試験の実施が可能になる。

以下、本発明の実施形態について図面を用いて説明する。

図１は、本発明の第１実施形態を示している。第１実施形態の半導体装置ＩＣは、プロセッサ機能、タイマ機能、通信機能や外部インタフェース機能などを具現する回路ブロックＢＬＫ１〜ＢＬＫ５を備えて構成されている。半導体装置ＩＣでは、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４に関して電源遮断機能が設けられており、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４の電源遮断機能は電源制御ユニットＰＭＵにより制御される。電源制御ユニットＰＭＵは、回路ブロックＢＬＫｉ（ｉ＝１、３、４）の動作開始に合わせて制御信号／ＷＧｉを低レベル（接地線ＶＳＳの電圧）に設定し、制御信号／ＷＧｉを低レベルに設定してから所定時間の経過後に制御信号／ＰＳＧｉを低レベルに設定する。また、電源制御ユニットＰＭＵは、回路ブロックＢＬＫの動作終了に合わせて制御信号／ＷＧｉ、／ＰＳＧｉを高レベル（電源線ＶＤＤの電圧）に設定する。電源線ＶＤＤは、抵抗素子やインダクタ素子などで構成される保護回路（図示せず）を介して電源端子Ｐｖｄｄに接続されている。接地線ＶＳＳは、抵抗素子やインダクタ素子などで構成される保護回路（図示せず）を介して接地端子Ｐｖｓｓに接続されている。なお、図１には、半導体装置ＩＣにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。

半導体装置ＩＣでは、回路ブロックＢＬＫｉに対応して、電源遮断スイッチＷＴＲｉ、ＳＴＲｉ、レベル検知回路ＬＤＴｉ、論理回路ＬＯＧＡｉ、ＬＯＧＢｉ、安定化容量素子ＣＡＰｉおよび放電スイッチＤＴＲｉが設けられている。電源遮断スイッチＷＴＲｉは、電源線ＶＤＤと回路ブロックＢＬＫｉ専用の電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＷＴＲｉは、ｐＭＯＳトランジスタで構成されており、制御信号／ＷＧｉが低レベルに設定されている場合にオンし、制御信号／ＷＧｉが高レベルに設定されている場合にオフする。電源遮断スイッチＷＴＲｉは、オン電流が外部試験環境（試験装置など）を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチＳＴＲｉは、電源遮断スイッチＷＴＲｉと同様に、電源線ＶＤＤと電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＳＴＲｉは、ｐＭＯＳトランジスタで構成されており、制御信号／ＳＧｉが低レベルに設定されている場合にオンし、制御信号／ＳＧｉが高レベルに設定されている場合にオフする。電源遮断スイッチＳＴＲｉは、オン電流が回路ブロックＢＬＫｉの消費電流を供給可能な大きさになる電流供給能力を有している。

レベル検知回路ＬＤＴｉは、電源線ＶＤＤＭｉの電圧と基準電圧との一致、又は電源線ＶＤＤＭｉの電圧と基準電圧との電圧差が所定電圧差になることを検知するために設けられ、閾値電圧Ｖｔｈ１、Ｖｔｈ２（Ｖｔｈ１＞Ｖｔｈ２）を有するヒステリシス型インバータで構成されている。なお、ヒステリシス型インバータの閾値電圧Ｖｔｈ１がレベル検知回路ＬＤＴｉの基準電圧に相当する。レベル検知回路ＬＤＴｉは、電源線ＶＤＤＭｉの電圧が上昇して閾値電圧Ｖｔｈ１と一致するのに伴って検知結果信号／ＤＴｉを高レベルから低レベルに遷移させ、電源線ＶＤＤＭｉの電圧が下降して閾値電圧Ｖｔｈ２と一致するのに伴って検知結果信号／ＤＴｉを低レベルから高レベルに遷移させる。又は、レベル検知回路ＬＤＴｉは、電源線ＶＤＤＭｉの電圧が上昇して閾値電圧Ｖｔｈ１との電圧差が所定電圧差になるのに伴って検知結果信号／ＤＴｉを高レベルから低レベルに遷移させ、電源線ＶＤＤＭｉの電圧が下降して閾値電圧Ｖｔｈ２との電圧差が所定電圧差になるのに伴って検知結果信号／ＤＴｉを低レベルから高レベルに遷移させる。なお、後述するその他の実施形態においても、レベル検知回路は、回路ブロック専用の電源線（接地線）の電圧と基準電圧との一致を検知する構成に限定されず、回路ブロック専用の電源線（接地線）の電圧と基準電圧との電圧差が所定電圧差になることを検知する構成であってもよい。論理回路ＬＯＧＡｉは、検知結果信号／ＤＴｉが低レベルに設定されている場合に制御信号／ＳＧｉを制御信号／ＰＳＧｉと同一のレベルに設定し、検知結果信号／ＤＴｉが高レベルに設定されている場合に制御信号／ＳＧｉを高レベルに設定する。

安定化容量素子ＣＡＰｉは、電源線ＶＤＤＭｉと接地線ＶＳＳとの間に接続されている。論理回路ＬＯＧＢｉは、テスト制御回路（図示せず）などから供給されるテスト信号ＴＥＳＴが高レベルに設定されている場合に制御信号ＤＣｉを制御信号／ＷＧｉと同一のレベルに設定し、テスト信号ＴＥＳＴが低レベルに設定されている場合に制御信号ＤＣｉを低レベルに設定する。放電スイッチＤＴＲｉは、安定化容量素子ＣＡＰｉに蓄積された電荷を放電するために設けられ、電源線ＶＤＤＭｉと接地線ＶＳＳとの間に接続されている。放電スイッチＤＴＲｉは、ｎＭＯＳトランジスタで構成されており、制御信号ＤＣｉが高レベルに設定されている場合にオンし、制御信号ＤＣｉが低レベルに設定されている場合にオフする。

図２は、第１実施形態のレベル検知回路ＬＤＴｉの動作例を示している。ヒステリシス型インバータで構成されるレベル検知回路ＬＤＴｉにおいては、図２（ａ）に示すように、電源線ＶＤＤＭｉの電圧が上昇して閾値電圧Ｖｔｈ１と一致すると、検知結果信号／ＤＴｉが高レベルから低レベルに遷移し、電源線ＶＤＤＭｉの電圧が下降して閾値電圧Ｖｔｈ２と一致すると、検知結果信号／ＤＴｉが低レベルから高レベルに遷移する。従って、図２（ｂ）に示すように、回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴って電源線ＶＤＤＭｉの電圧が変動しても、電源線ＶＤＤＭｉの電圧が閾値電圧Ｖｔｈ２と一致することはないため、検知結果信号／ＤＴｉが低レベルから高レベルに遷移することはない。このように、ヒステリシス型インバータで構成されるレベル検知回路ＬＤＴｉでは、基準電圧を高く設定できると共に、回路ブロックＢＬＫｉの動作に伴う電源線ＶＤＤＭｉのノイズに対するマージンを大きくすることができる。

図３は、第１実施形態の半導体装置ＩＣの動作例（その１）を示している。図３（ａ）に示す動作例は、半導体装置ＩＣに電源ショートが存在しない場合の動作例である。制御信号／ＷＧｉが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉがオフ状態からオン状態に遷移する。電源線ＶＤＤＭｉに接続されている安定化容量素子ＣＡＰｉの充電が完了すると、電源線ＶＤＤＭｉの電圧はレベル検知回路ＬＤＴｉの閾値電圧Ｖｔｈ１を超えて電源線ＶＤＤの電圧と同等の電圧まで上昇する。電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉの閾値電圧Ｖｔｈ１と一致すると、検知結果信号／ＤＴｉが高レベルから低レベルに遷移する。制御信号／ＷＧｉが高レベルから低レベルに遷移してから所定時間が経過して制御信号／ＰＳＧｉが高レベルから低レベルに遷移すると、検知結果信号／ＤＴｉが低レベルに設定されているため、制御信号／ＳＧｉが高レベルから低レベルに遷移する。これにより、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオフ状態からオン状態に遷移する。このとき、電源遮断スイッチＷＴＲｉのオン電流は回路ブロックＢＬＫｉの正常なリーク電流を供給可能な程度の大きさに収束しているため、安全な状態で電源遮断スイッチＳＴＲｉがオン状態に遷移することになる。

図３（ｂ）に示す動作例は、半導体装置ＩＣに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合の動作例である。制御信号／ＷＧｉが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始めるが、電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在するため、電源線ＶＤＤＭｉの電圧はレベル検知回路ＬＤＴｉの閾値電圧Ｖｔｈ１まで上昇しない。このため、検知結果信号／ＤＴｉが高レベルから低レベルに遷移することはない。従って、制御信号／ＷＧｉが高レベルから低レベルに遷移してから所定時間が経過して制御信号／ＰＳＧｉが高レベルから低レベルに遷移しても、制御信号／ＳＧｉが高レベルから低レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオンすることはない。このため、試験装置などの外部試験環境を確実に保護できる。また、電源遮断スイッチＷＧＴｉのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。

図４は、第１実施形態の半導体装置ＩＣの動作例（その２）を示している。テスト信号ＴＥＳＴが高レベルに設定されている場合、制御信号／ＷＧｉが低レベルから高レベルに遷移すると、制御信号ＤＣｉも低レベルから高レベルに遷移する。これにより、放電スイッチＤＴＲｉがオフ状態からオン状態に遷移して安定化容量素子ＣＡＰｉに蓄積された電荷が放電される。半導体装置ＩＣに電源ショートが存在しない場合（半導体装置ＩＣが良品である場合）には、電源線ＶＤＤＭｉの電圧は、電源線ＶＤＤの電圧と同等の電圧から接地線ＶＳＳの電圧と同等の電圧まで下降する。また、リーク電流Ｉは、電源遮断スイッチＷＴＲｉ、ＳＴＲｉのオン時のリーク電流Ｉｏｎから減少し、安定化容量素子ＣＡＰｉに蓄積された電荷の全てが放電された時点で電源遮断スイッチＷＴＲｉ、ＳＴＲｉのオフ時のリーク電流Ｉｏｆｆ程度に収束する。一方、半導体装置ＩＣに電源線ＶＤＤおよび電源線ＶＤＤＭｉ間の電源ショートが存在する場合（半導体装置ＩＣが不良品である場合）には、電源線ＶＤＤＭｉの電圧は、接地線ＶＳＳの電圧と同等の電圧まで下降しない。また、リーク電流Ｉは、電源遮断スイッチＷＴＲｉ、ＳＴＲｉのオフ時のリーク電流Ｉｏｆｆ程度まで減少しない。放電スイッチＤＴＲｉのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。なお、例えば、電源線ＶＤＤおよび電源線ＶＤＤＭ１間の電源ショートの有無を検査する際に、電源遮断スイッチＷＴＲ３、ＷＴＲ４、ＳＴＲ３、ＳＴＲ４をオンさせておくことで、同様の手法により、電源線ＶＤＤＭ１および電源線ＶＤＤＭ３間の電源ショートや電源線ＶＤＤＭ１および電源線ＶＤＤＭ４間の電源ショートの有無も検査することができる。

以上のような第１実施形態では、試験用パッドを設けることなく、電源ショート不良品による外部試験環境の破壊を回避しながら電源ショート不良品を安全に選別することができる。また、第１実施形態では、３個の回路ブロックに対して電源遮断機能が設けられた半導体装置に対して本発明を適用しているが、１０個の回路ブロックに対して電源遮断機能が設けられた半導体装置に本発明を適用した場合には、１０個の試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストを大幅に低減できる。

なお、第１実施形態では、回路ブロックＢＬＫｉの電源線ＶＤＤ側にｐＭＯＳトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではない。回路ブロックＢＬＫｉの電源線ＶＤＤ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｐＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよい。また、第１実施形態では、ｎＭＯＳトランジスタで構成される放電スイッチが設けられているが、本発明はかかる実施形態に限定されるものではなく、ｐＭＯＳトランジスタで構成される放電スイッチが設けられてもよい。

図５は、本発明の第２実施形態を示している。なお、第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第２実施形態の半導体装置ＩＣａは、第１実施形態の半導体装置ＩＣと同様に、回路ブロックＢＬＫ１〜ＢＬＫ５を備えて構成されている。半導体装置ＩＣａでは、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４に関して電源遮断機能が設けられており、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４の電源遮断機能は電源制御ユニットＰＭＵａにより制御される。電源制御ユニットＰＭＵａは、回路ブロックＢＬＫｉ（ｉ＝１、３、４）の動作開始に合わせて制御信号／ＷＧｉを低レベルに設定し、回路ブロックＢＬＫｉの動作終了に合わせて制御信号／ＷＧｉを高レベルに設定する。なお、図５には、半導体装置ＩＣａにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。

半導体装置ＩＣａでは、回路ブロックＢＬＫｉに対応して、安定化容量素子ＣＡＰｉ、電源遮断スイッチＷＴＲｉ、ＳＴＲｉおよびレベル検知回路ＬＤＴｉａが設けられている。レベル検知回路ＬＤＴｉａは、制御信号／ＷＧｉが低レベルに設定されている場合、電源線ＶＤＤＭｉの電圧が基準電圧より高ければ制御信号／ＳＧｉを低レベルに設定し、電源線ＶＤＤＭｉの電圧が基準電圧より低ければ制御信号／ＳＧｉを高レベルに設定する。レベル検知回路ＬＤＴｉａは、制御信号／ＷＧｉが高レベルに設定されている場合、電源線ＶＤＤＭｉの電圧と基準電圧との大小関係に拘わらず、制御信号／ＳＧｉを高レベルに設定する。なお、レベル検知回路ＬＤＴｉａは、電源線ＶＤＤＭｉの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第１所定電圧（例えば、電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（例えば、電源線ＶＤＤの電圧の５０％に相当する電圧）に変更し、制御信号／ＷＧｉが低レベルから高レベルに遷移するのに伴って基準電圧を第２所定電圧から第１所定電圧に変更する。

図６は、第２実施形態のレベル検知回路ＬＤＴｉａの構成例を示している。レベル検知回路ＬＤＴｉａは、ｐＭＯＳトランジスタＴＰ１１〜ＴＰ１４およびｎＭＯＳトランジスタＴＮ１１〜ＴＮ１４で構成されるシュミットトリガ部ＳＣＨＴＲＧ１と、インバータＩＮＶ１１、ｐＭＯＳトランジスタＴＰ１５およびｎＭＯＳトランジスタＴＮ１５で構成されるリセット部ＲＳＴ１とを備えて構成されている。ｐＭＯＳトランジスタＴＰ１２、ＴＰ１１およびｎＭＯＳトランジスタＴＮ１１、ＴＮ１２、ＴＮ１５は、電源線ＶＤＤと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ１２、ＴＰ１１およびｎＭＯＳトランジスタＴＮ１１、ＴＮ１２のゲートは、電源線ＶＤＤＭｉに接続されている。ｎＭＯＳトランジスタＴＮ１５のゲートは、インバータＩＮＶ１１の出力信号線に接続されている。インバータＩＮＶ１１は、制御信号／ＷＧｉを反転させて出力する。ｐＭＯＳトランジスタＴＰ１３およびｎＭＯＳトランジスタＴＮ１３は、ｐＭＯＳトランジスタＴＰ１１、ＴＰ１２の接続ノードと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ１３のゲートは、制御信号／ＳＧｉの信号線に接続されている。ｎＭＯＳトランジスタＴＮ１３のゲートは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ１４およびｎＭＯＳトランジスタＴＮ１４は、電源線ＶＤＤとｎＭＯＳトランジスタＴＮ１１、ＴＮ１２の接続ノードとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ１４のゲートは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＮ１４のゲートは、制御信号／ＳＧｉの信号線に接続されている。ｐＭＯＳトランジスタＴＰ１５は、電源線ＶＤＤと制御信号／ＳＧｉの信号線との間に接続されている。ｐＭＯＳトランジスタＴＰ１５のゲートは、インバータＩＮＶ１１の出力信号線に接続されている。以上のような構成により、レベル検知回路ＬＤＴｉａは、基準電圧変更型のレベル検知回路として機能する。

図７は、第２実施形態の半導体装置ＩＣａ（良品）の動作例を示している。図７に示す動作例は、半導体装置ＩＣａに電源ショートが存在しない場合の動作例である。時刻ｔ１において、制御信号／ＷＧｉが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。時刻ｔ２において、電源線ＶＤＤＭｉの電圧が上昇してレベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦ（第１所定電圧）と一致すると、制御信号／ＳＧｉが高レベルから低レベルに遷移し、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオフ状態からオン状態に遷移する。このとき、レベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦは、第１所定電圧（電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（電源線ＶＤＤの電圧の５０％に相当する電圧）に変更される。このため、時刻ｔ３から時刻ｔ４までの回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴って電源線ＶＤＤＭｉにノイズが発生しても、電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦより低くなることはない。従って、回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴う電源線ＶＤＤＭｉのノイズにより制御信号／ＳＧｉが低レベルから高レベルに遷移して電源遮断スイッチＳＴＲｉがオン状態からオフ状態に遷移することが防止される。また、時刻ｔ１において電流供給能力が小さい電源遮断スイッチＷＴＲｉがオンすることで、その後、電源線ＶＤＤＭｉの電圧が徐々に上昇し、時刻ｔ２において電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦ（第１所定電圧）と一致するのに伴って電流供給能力が大きい電源遮断スイッチＳＴＲｉがオンするため、突入電流に起因するノイズが抑制される。時刻ｔ５において、制御信号／ＷＧｉが低レベルから高レベルに遷移すると、電源遮断スイッチＷＴＲｉがオン状態からオフ状態に遷移する。また、制御信号／ＷＧｉが低レベルから高レベルに遷移すると、制御信号／ＳＧｉも低レベルから高レベルに遷移するため、電源遮断スイッチＳＴＲｉもオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は自然放電により徐々に下降する。また、制御信号／ＷＧｉが低レベルから高レベルに遷移すると、レベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦが第２所定電圧から第１所定電圧に変更される。これにより、電源遮断スイッチＷＴＲｉ、ＳＴＲｉの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。

図８は、第２実施形態の半導体装置ＩＣａ（不良品）の動作例を示している。図８に示す動作例は、半導体装置ＩＣａに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合の動作例である。時刻ｔ１において、制御信号／ＷＧｉが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。半導体装置ＩＣａに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在するため、電源線ＶＤＤＭｉの電圧は、レベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦ（第１所定電圧）まで上昇することなく、電源遮断スイッチＷＴＲｉの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号／ＳＧｉが高レベルから低レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチＷＴＲｉのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻ｔ２において、制御信号／ＷＧｉが低レベルから高レベルに遷移すると、電源遮断スイッチＷＴＲｉがオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートにより急峻に下降する。

以上のような第２実施形態でも、第１実施形態と同様の効果が得られる。また、電流供給能力が小さい電源遮断スイッチＷＴＲｉがオンした後に、電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦ（第１所定電圧）と一致するのに伴って電流供給能力が大きい電源遮断スイッチＳＴＲｉがオンするため、突入電流に起因するノイズを抑制でき、その結果、半導体装置ＩＣａの誤動作を防止できる。更に、レベル検知回路ＬＤＴｉａは電源線ＶＤＤＭｉと基準電圧ＶＲＥＦとの一致に伴って基準電圧ＶＲＥＦを第１所定電圧から第２所定電圧に変更するため、回路ブロックＢＬＫｉの動作に伴う電源線ＶＤＤＭｉのノイズにより制御信号／ＳＧｉが低レベルから高レベルに遷移して電源遮断スイッチＳＴＲｉがオン状態からオフ状態に遷移することを回避できる。また、レベル検知回路ＬＤＴｉａは制御信号／ＷＧｉの低レベルから高レベルへの遷移に伴って基準電圧ＶＲＥＦを第２所定電圧から第１所定電圧に変更するため、電源遮断スイッチＷＴＲｉ、ＳＴＲｉの次回のオン時にも、突入電流に起因するノイズを確実に抑制できる。

図９は、本発明の第３実施形態を示している。なお、第３実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第３実施形態の半導体装置ＩＣｂは、第１実施形態の半導体装置ＩＣと同様に、回路ブロックＢＬＫ１〜ＢＬＫ５を備えて構成されている。半導体装置ＩＣｂでは、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４に関して電源遮断機能が設けられており、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４の電源遮断機能は電源制御ユニットＰＭＵｂにより制御される。電源制御ユニットＰＭＵｂは、回路ブロックＢＬＫｉ（ｉ＝１、３、４）の動作開始に合わせて制御信号ＷＧｉを高レベルに設定し、回路ブロックＢＬＫｉの動作終了に合わせて制御信号ＷＧｉを低レベルに設定する。なお、図９には、半導体装置ＩＣｂにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。

半導体装置ＩＣｂでは、回路ブロックＢＬＫｉに対応して、安定化容量素子ＣＡＰｉａ、電源遮断スイッチＷＴＲｉａ、ＳＴＲｉａおよびレベル検知回路ＬＤＴｉｂが設けられている。安定化容量素子ＣＡＰｉａは、電源線ＶＤＤと回路ブロックＢＬＫｉ専用の接地線ＶＳＳＭｉとの間に接続されている。電源遮断スイッチＷＴＲｉａは、接地線ＶＳＳＭｉと接地線ＶＳＳとの間に接続されている。電源遮断スイッチＷＴＲｉａは、ｎＭＯＳトランジスタで構成されており、制御信号ＷＧｉが高レベルに設定されている場合にオンし、制御信号ＷＧｉが低レベルに設定されている場合にオフする。電源遮断スイッチＷＴＲｉａは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチＳＴＲｉａは、電源遮断スイッチＷＴＲｉａと同様に、接地線ＶＳＳＭｉと接地線ＶＳＳとの間に接続されている。電源遮断スイッチＳＴＲｉａは、ｎＭＯＳトランジスタで構成されており、制御信号ＳＧｉが高レベルに設定されている場合にオンし、制御信号ＳＧｉが低レベルに設定されている場合にオフする。電源遮断スイッチＳＴＲｉａは、オン電流が回路ブロックＢＬＫｉの消費電流を供給可能な大きさになる電流供給能力を有している。

レベル検知回路ＬＤＴｉｂは、制御信号ＷＧｉが高レベルに設定されている場合、接地線ＶＳＳＭｉの電圧が基準電圧より低ければ制御信号ＳＧｉを高レベルに設定し、接地線ＶＳＳＭｉの電圧が基準電圧より高ければ制御信号ＳＧｉを低レベルに設定する。レベル検知回路ＬＤＴｉｂは、制御信号ＷＧｉが低レベルに設定されている場合、接地線ＶＳＳＭｉの電圧と基準電圧との大小関係に拘わらず、制御信号ＳＧｉを低レベルに設定する。なお、レベル検知回路ＬＤＴｉｂは、接地線ＶＳＳＭｉの電圧が下降して基準電圧と一致するのに伴って基準電圧を第１所定電圧（例えば、電源線ＶＤＤの電圧の１０％に相当する電圧）から第２所定電圧（例えば、電源線ＶＤＤの電圧の５０％に相当する電圧）に変更し、制御信号ＷＧｉが高レベルから低レベルに遷移するのに伴って基準電圧を第２所定電圧から第１所定電圧に変更する。

図１０は、第３実施形態のレベル検知回路ＬＤＴｉｂの構成例を示している。レベル検知回路ＬＤＴｉｂは、ｐＭＯＳトランジスタＴＰ２１〜ＴＰ２４およびｎＭＯＳトランジスタＴＮ２１〜ＴＮ２４で構成されるシュミットトリガ部ＳＣＨＴＲＧ２と、インバータＩＮＶ２１、ｐＭＯＳトランジスタＴＰ２５およびｎＭＯＳトランジスタＴＮ２５で構成されるリセット部ＲＳＴ２とを備えて構成されている。ｐＭＯＳトランジスタＴＰ２５、ＴＰ２２、ＴＰ２１およびｎＭＯＳトランジスタＴＮ２１、ＴＮ２２は、電源線ＶＤＤと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ２２、ＴＰ２１およびｎＭＯＳトランジスタＴＮ２１、ＴＮ２２のゲートは、接地線ＶＳＳＭｉに接続されている。ｐＭＯＳトランジスタＴＰ２５のゲートは、インバータＩＮＶ２１の出力信号線に接続されている。インバータＩＮＶ２１は、制御信号ＷＧｉを反転させて出力する。ｐＭＯＳトランジスタＴＰ２３およびｎＭＯＳトランジスタＴＮ２３は、ｐＭＯＳトランジスタＴＰ２１、ＴＰ２２の接続ノードと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ２３のゲートは、制御信号ＳＧｉの信号線に接続されている。ｎＭＯＳトランジスタＴＮ２３のゲートは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ２４およびｎＭＯＳトランジスタＴＮ２４は、電源線ＶＤＤとｎＭＯＳトランジスタＴＮ２１、ＴＮ２２の接続ノードとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ２４のゲートは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＮ２４のゲートは、制御信号ＳＧｉの信号線に接続されている。ｎＭＯＳトランジスタＴＮ２５は、制御信号ＳＧｉの信号線と接地線ＶＳＳとの間に接続されている。ｎＭＯＳトランジスタＴＮ２５のゲートは、インバータＩＮＶ２１の出力信号線に接続されている。以上のような構成により、レベル検知回路ＬＤＴｉｂは、基準電圧変更型のレベル検知回路として機能する。

図１１は、第３実施形態の半導体装置ＩＣｂ（良品）の動作例を示している。図１１に示す動作例は、半導体装置ＩＣｂに電源ショートが存在しない場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉａがオフ状態からオン状態に遷移して接地線ＶＳＳＭｉの電圧が下降し始める。時刻ｔ２において、接地線ＶＳＳＭｉの電圧が下降してレベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦ（第１所定電圧）と一致すると、制御信号ＳＧｉが低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチＳＴＲｉａがオフ状態からオン状態に遷移する。このとき、レベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦは、第１所定電圧（電源線ＶＤＤの電圧の１０％に相当する電圧）から第２所定電圧（電源線ＶＤＤの電圧の５０％に相当する電圧）に変更される。このため、時刻ｔ３から時刻ｔ４までの回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴って接地線ＶＳＳＭｉにノイズが発生しても、接地線ＶＳＳＭｉの電圧がレベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦより高くなることはない。従って、回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴う接地線ＶＳＳＭｉのノイズにより制御信号ＳＧｉが高レベルから低レベルに遷移して電源遮断スイッチＳＴＲｉａがオン状態からオフ状態に遷移することが防止される。また、時刻ｔ１において電流供給能力が小さい電源遮断スイッチＷＴＲｉａがオンすることで、その後、接地線ＶＳＳＭｉの電圧が徐々に下降し、時刻ｔ２において接地線ＶＳＳＭｉの電圧がレベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦ（第１所定電圧）と一致するのに伴って電流供給能力が大きい電源遮断スイッチＳＴＲｉａがオンするため、突入電流に起因するノイズが抑制される。時刻ｔ５において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉａがオン状態からオフ状態に遷移する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、制御信号ＳＧｉも高レベルから低レベルに遷移するため、電源遮断スイッチＳＴＲｉａもオン状態からオフ状態に遷移し、その後、接地線ＶＳＳＭｉの電圧は自然充電により徐々に上昇する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、レベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦが第２所定電圧から第１所定電圧に変更される。これにより、電源遮断スイッチＷＴＲｉａ、ＳＴＲｉａの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。

図１２は、第３実施形態の半導体装置ＩＣｂ（不良品）の動作例を示している。図１２に示す動作例は、半導体装置ＩＣｂに電源線ＶＤＤおよび接地線ＶＳＳＭｉ間の電源ショートが存在する場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉａがオフ状態からオン状態に遷移して接地線ＶＳＳＭｉの電圧が下降し始める。半導体装置ＩＣｂに電源線ＶＤＤおよび接地線ＶＳＳＭｉ間の電源ショートが存在するため、接地線ＶＳＳＭｉの電圧は、レベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦ（第１所定電圧）まで下降することなく、電源遮断スイッチＷＴＲｉａの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号ＳＧｉが低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチＳＴＲｉａがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチＷＴＲｉａのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻ｔ２において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉａがオン状態からオフ状態に遷移し、その後、接地線ＶＳＳＭｉの電圧は電源線ＶＤＤおよび接地線ＶＳＳＭｉ間の電源ショートにより急峻に上昇する。

以上のように、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられた第３実施形態でも、第２実施形態と同様の効果が得られる。なお、第３実施形態では、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではなく、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｐＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよい。

図１３は、本発明の第４実施形態を示している。なお、第４実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第４実施形態の半導体装置ＩＣｃは、第１実施形態の半導体装置ＩＣと同様に、回路ブロックＢＬＫ１〜ＢＬＫ５を備えて構成されている。半導体装置ＩＣｃでは、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４に関して電源遮断機能が設けられており、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４の電源遮断機能は電源制御ユニットＰＭＵｃにより制御される。電源制御ユニットＰＭＵｃは、回路ブロックＢＬＫｉ（ｉ＝１、３、４）の動作開始に合わせて制御信号ＰＷＧｉを高レベルに設定し、回路ブロックＢＬＫｉの動作終了に合わせて制御信号ＰＷＧｉを低レベルに設定する。なお、図１３には、半導体装置ＩＣｃにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。

半導体装置ＩＣｃでは、回路ブロックＢＬＫｉに対応して、安定化容量素子ＣＡＰｉ、電源遮断スイッチＷＴＲｉｂ、ＳＴＲｉｂ、レベル検知回路ＬＤＴｉｃおよびレベルシフタＷＬＳｉ、ＳＬＳｉが設けられている。電源遮断スイッチＷＴＲｉｂは、電源線ＶＤＤと回路ブロックＢＬＫｉ専用の電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＷＴＲｉｂは、高閾値を有するｎＭＯＳトランジスタで構成されており、制御信号ＷＧｉが高レベルに設定されている場合にオンし、制御信号ＷＧｉが低レベルに設定されている場合にオフする。電源遮断スイッチＷＴＲｉｂは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチＳＴＲｉｂは、電源遮断スイッチＷＴＲｉｂと同様に、電源線ＶＤＤと電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＳＴＲｉｂは、高閾値を有するｎＭＯＳトランジスタで構成され、制御信号ＳＧｉが高レベルに設定されている場合にオンし、制御信号ＳＧｉが低レベルに設定されている場合にオフする。電源遮断スイッチＳＴＲｉｂは、オン電流が回路ブロックＢＬＫｉの消費電流を供給可能な大きさになる電流供給能力を有している。

レベル検知回路ＬＤＴｉｃは、制御信号ＰＷＧｉが高レベルに設定されている場合、電源線ＶＤＤＭｉの電圧が基準電圧より高ければ制御信号／ＰＳＧｉを低レベルに設定し、電源線ＶＤＤＭｉの電圧が基準電圧より低ければ制御信号／ＰＳＧｉを高レベルに設定する。レベル検知回路ＬＤＴｉｃは、制御信号ＰＷＧｉが低レベルに設定されている場合、電源線ＶＤＤＭｉの電圧と基準電圧との大小関係に拘わらず、制御信号／ＰＳＧｉを高レベルに設定する。なお、レベル検知回路ＬＤＴｉｃは、電源線ＶＤＤＭｉの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第１所定電圧（例えば、電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（例えば、電源線ＶＤＤの電圧の５０％に相当する電圧）に変更し、制御信号ＰＷＧｉが高レベルから低レベルに遷移するのに伴って基準電圧を第２所定電圧から第１所定電圧に変更する。

レベルシフタＷＬＳｉは、制御信号ＰＷＧｉに対して高レベル側のレベルシフトを実施して制御信号ＷＧｉを生成する。制御信号ＷＧｉの高レベルに対応する電圧は電源線ＶＤＤの電圧より高い電圧であり、制御信号ＷＧｉの低レベルに対応する電圧は接地線ＶＳＳの電圧である。レベルシフタＳＬＳｉは、制御信号／ＰＳＧｉの反転信号に対して高レベル側のレベルシフトを実施して制御信号ＳＧｉを生成する。制御信号ＳＧｉの高レベルに対応する電圧は電源線ＶＤＤの電圧より高い電圧であり、制御信号ＳＧｉの低レベルに対応する電圧は接地線ＶＳＳの電圧である。

図１４は、第４実施形態のレベル検知回路ＬＤＴｉｃの構成例を示している。レベル検知回路ＬＤＴｉｃは、ｐＭＯＳトランジスタＴＰ３１〜ＴＰ３４およびｎＭＯＳトランジスタＴＮ３１〜ＴＮ３４で構成されるシュミットトリガ部ＳＣＨＴＲＧ３と、ｐＭＯＳトランジスタＴＰ３５およびｎＭＯＳトランジスタＴＮ３５で構成されるリセット部ＲＳＴ３とを備えて構成されている。ｐＭＯＳトランジスタＴＰ３２、ＴＰ３１およびｎＭＯＳトランジスタＴＮ３１、ＴＮ３２、ＴＮ３５は、電源線ＶＤＤと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ３２、ＴＰ３１およびｎＭＯＳトランジスタＴＮ３１、ＴＮ３２のゲートは、電源線ＶＤＤＭｉに接続されている。ｎＭＯＳトランジスタＴＮ３５のゲートは、制御信号ＰＷＧｉの信号線に接続されている。ｐＭＯＳトランジスタＴＰ３３およびｎＭＯＳトランジスタＴＮ３３は、ｐＭＯＳトランジスタＴＰ３１、ＴＰ３２の接続ノードと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ３３のゲートは、制御信号／ＰＳＧｉの信号線に接続されている。ｎＭＯＳトランジスタＴＮ３３のゲートは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ３４およびｎＭＯＳトランジスタＴＮ３４は、電源線ＶＤＤとｎＭＯＳトランジスタＴＮ３１、ＴＮ３２の接続ノードとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ３４のゲートは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＮ３４のゲートは、制御信号／ＰＳＧｉの信号線に接続されている。ｐＭＯＳトランジスタＴＰ３５は、電源線ＶＤＤと制御信号／ＰＳＧｉの信号線との間に接続されている。ｐＭＯＳトランジスタＴＰ３５のゲートは、制御信号ＰＷＧｉの信号線に接続されている。以上のような構成により、レベル検知回路ＬＤＴｉｃは、基準電圧変更型のレベル検知回路として機能する。

図１５は、第４実施形態の半導体装置ＩＣｃ（良品）の動作例を示している。図１５に示す動作例は、半導体装置ＩＣｃに電源ショートが存在しない場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。時刻ｔ２において、電源線ＶＤＤＭｉの電圧が上昇してレベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦ（第１所定電圧）と一致すると、制御信号ＳＧｉが低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチＳＴＲｉｂがオフ状態からオン状態に遷移する。このとき、レベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦは、第１所定電圧（電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（電源線ＶＤＤの電圧の５０％に相当する電圧）に変更される。このため、時刻ｔ３から時刻ｔ４までの回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴って電源線ＶＤＤＭｉにノイズが発生しても、電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦより低くなることはない。従って、回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴う電源線ＶＤＤＭｉのノイズにより制御信号ＳＧｉが高レベルから低レベルに遷移して電源遮断スイッチＳＴＲｉｂがオン状態からオフ状態に遷移することが防止される。また、時刻ｔ１において電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオンすることで、その後、電源線ＶＤＤＭｉの電圧が徐々に上昇し、時刻ｔ２において電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦ（第１所定電圧）と一致するのに伴って電流供給能力が大きい電源遮断スイッチＳＴＲｉｂがオンするため、突入電流に起因するノイズが抑制される。時刻ｔ５において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉｂがオン状態からオフ状態に遷移する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、制御信号ＳＧｉも高レベルから低レベルに遷移するため、電源遮断スイッチＳＴＲｉｂもオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は自然放電により徐々に下降する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、レベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦが第２所定電圧から第１所定電圧に変更される。これにより、電源遮断スイッチＷＴＲｉｂ、ＳＴＲｉｂの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。

図１６は、第４実施形態の半導体装置ＩＣｃ（不良品）の動作例を示している。図１６に示す動作例は、半導体装置ＩＣｃに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。半導体装置ＩＣｃに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在するため、電源線ＶＤＤＭｉの電圧は、レベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦ（第１所定電圧）まで上昇することなく、電源遮断スイッチＷＴＲｉｂの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号ＳＧｉが低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチＳＴＲｉｂがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチＷＴＲｉｂのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻ｔ２において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉがオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートにより急峻に下降する。

以上のように、回路ブロックＢＬＫｉの電源線ＶＤＤ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられた第４実施形態でも、第２実施形態と同様の効果が得られる。

図１７は、本発明の第５実施形態を示している。なお、第５実施形態を説明するにあたって、第１および第４実施形態で説明した要素と同一の要素については、第１および第４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第５実施形態の半導体装置ＩＣｄは、第４実施形態の半導体装置ＩＣｃにおいてレベル検知回路ＬＤＴｉｃ（ｉ＝１、３、４）をレベル検知回路ＬＤＴｉｄに置き換えて構成されている。なお、図１７には、半導体装置ＩＣｄにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。レベル検知回路ＬＤＴｉｄは、電源線ＶＤＤＭｉの電圧が上昇して基準電圧（例えば、電源線ＶＤＤの電圧の９０％に相当する電圧）と一致するのに伴って制御信号／ＰＳＧｉを高レベルから低レベルに遷移させ、制御信号ＰＷＧが高レベルから低レベルに遷移するのに伴って制御信号／ＰＳＧｉを低レベルから高レベルに遷移させる。

図１８は、第５実施形態のレベル検知回路ＬＤＴｉｄの構成例を示している。レベル検知回路ＬＤＴｉｄは、インバータＩＮＶ４１、ＩＮＶ４２、ｐＭＯＳトランジスタＴＰ４１、電圧比較器ＶＣ４１、ｎＭＯＳトランジスタＴＮ４１および論理回路ＬＯＧ４１、Ｇ４２を備えて構成されている。インバータＩＮＶ４１は、制御信号ＰＷＧｉを反転させて出力する。電圧比較器ＶＣ４１の非反転入力端子は電源線ＶＤＤＭｉに接続され、電圧比較器ＶＣ４１の反転入力端子は基準電圧ＶＲＥＦ（電源線ＶＤＤの電圧の９０％に相当する電圧）の供給線に接続されている。また、電圧比較器ＶＣ４１の電源端子はｐＭＯＳトランジスタＴＰ４１を介して電源線ＶＤＤに接続され、電圧比較器ＶＣ４１の接地端子は接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＴＰ４１のゲートは、インバータＩＮＶ４１の出力信号線に接続されている。従って、電圧比較器ＶＣ４１は、ｐＭＯＳトランジスタＴＰ４１がオンしている場合（制御信号ＰＷＧｉが高レベルに設定されている場合）、電源線ＶＤＤＭｉの電圧が基準電圧ＶＲＥＦより高ければ出力信号を高レベルに設定し、電源線ＶＤＤＭｉの電圧が基準電圧ＶＲＥＦより低ければ出力信号を低レベルに設定する。また、電圧比較器ＶＣ４１は、ｐＭＯＳトランジスタＴＰ４１がオフしている場合（制御信号ＰＷＧｉが低レベルに設定されている場合）、出力信号線の駆動を停止する。ｎＭＯＳトランジスタＴＮ４１は、電圧比較器ＶＣ４１の出力信号線と接地線ＶＳＳとの間に接続されている。ｎＭＯＳトランジスタＴＮ４１は、インバータＩＮＶ４１の出力信号線に接続されている。従って、電圧比較器ＶＣ１の出力信号線は、制御信号ＰＷＧｉが高レベルに設定されている場合には、電圧比較器ＶＣ４１により電源線ＶＤＤＭｉの電圧と基準電圧ＶＲＥＦとの大小関係に応じて高レベル／低レベルに駆動され、制御信号ＰＷＧｉが低レベルに設定されている場合には、ｎＭＯＳトランジスタＴＮ４１により低レベルに駆動される。論理回路ＬＯＧ４１は、インバータＩＮＶ４１の出力信号および論理回路ＬＯＧ４２の出力信号の少なくとも一方が高レベルに設定されている場合に出力信号を低レベルに設定し、インバータＩＮＶ４１の出力信号および論理回路ＬＯＧ４２の出力信号の双方が低レベルに設定されている場合に出力信号を高レベルに設定する。論理回路ＬＯＧ４２は、論理回路ＬＯＧ４１の出力信号および電圧比較器ＶＣ４１の出力信号の少なくとも一方が高レベルに設定されている場合に出力信号を低レベルに設定し、論理回路ＬＯＧ４１の出力信号および電圧比較器ＶＣ４１の出力信号の双方が低レベルに設定されている場合に出力信号を高レベルに設定する。即ち、論理回路ＬＯＧ４１、ＬＯＧ４２は、電圧比較器ＶＣ４１の出力信号の低レベルから高レベルへの遷移（電源線ＶＤＤＭｉの電圧と基準電圧ＶＲＥＦとの一致）に伴ってリセット状態からセット状態に遷移し、インバータＩＮＶ４１の出力信号の低レベルから高レベルへの遷移（制御信号ＰＷＧｉの高レベルから低レベルへの遷移）に伴ってセット状態からリセット状態に遷移するセット／リセット回路として機能する。インバータＩＮＶ４２は、論理回路ＬＯＧ４１の出力信号を反転させて制御信号／ＰＳＧｉとして出力する。このような構成のレベル検知回路ＬＤＴｉｄにおいても、第４実施形態のレベル検知回路ＬＤＴｉｃと同様の機能が実現される。従って、第５実施形態でも、第４実施形態と同様の効果が得られる。

図１９は、本発明の第６実施形態を示している。なお、第６実施形態を説明するにあたって、第１および第４実施形態で説明した要素と同一の要素については、第１および第４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第６実施形態の半導体装置ＩＣｅは、第４実施形態の半導体装置ＩＣｃにおいて電源遮断スイッチＳＴＲｉｂ（ｉ＝１、３、４）、レベルシフタＳＬＳｉおよびレベル検知回路ＬＤＴｉｃを電源遮断スイッチＳＴＲｉｂ’、ＳＴＲｉｂ”、レベルシフタＳＬＳｉ’、ＳＬＳｉ”およびレベル検知回路ＬＤＴｉｃ’、ＬＤＴｉｃ”に置き換えて構成されている。なお、図１９には、半導体装置ＩＣｅにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。

電源遮断スイッチＳＴＲｉｂ’は、電源遮断スイッチＷＴＲｉｂと同様に、電源線ＶＤＤと回路ブロックＢＬＫｉ専用の電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＳＴＲｉｂ’は、高閾値を有するｎＭＯＳトランジスタで構成され、制御信号ＳＧｉ’が高レベルに設定されている場合にオンし、制御信号ＳＧｉ’が低レベルに設定されている場合にオフする。電源遮断スイッチＳＴＲｉｂ”は、電源遮断スイッチＳＴＲｉｂ’と同様に、電源線ＶＤＤと電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＳＴＲｉｂ”は、高閾値を有するｎＭＯＳトランジスタで構成され、制御信号ＳＧｉ”が高レベルに設定されている場合にオンし、制御信号ＳＧｉ”が低レベルに設定されている場合にオフする。なお、電源遮断スイッチＳＴＲｉｂ’の電流供給能力と電源遮断スイッチＳＴＲｉｂ”の電流供給能力との和は、第４実施形態の電源遮断スイッチＳＴＲｉｂの電流供給能力に相当する。また、電源遮断スイッチＳＴＲｉｂ’の電流供給能力は、電源遮断スイッチＳＴＲｉｂ”の電流供給能力より小さく設定されている。

レベル検知回路ＬＤＴｉｃ’は、制御信号ＰＷＧｉが高レベルに設定されている場合、電源線ＶＤＤＭｉの電圧が基準電圧より高ければ制御信号／ＰＳＧｉ’を低レベルに設定し、電源線ＶＤＤＭｉの電圧が基準電圧より低ければ制御信号／ＰＳＧｉ’を高レベルに設定する。レベル検知回路ＬＤＴｉｃ’は、制御信号ＰＷＧｉが低レベルに設定されている場合、電源線ＶＤＤＭｉの電圧と基準電圧との大小関係に拘わらず、制御信号／ＰＳＧｉ’を高レベルに設定する。なお、レベル検知回路ＬＤＴｉｃ’の基準電圧は、所定電圧（例えば、電源線ＶＤＤの電圧の５０％に相当する電圧）に固定されている。

レベル検知回路ＬＤＴｉｃ”は、制御信号ＰＷＧｉが高レベルに設定されている場合、電源線ＶＤＤＭｉの電圧が基準電圧より高ければ制御信号／ＰＳＧｉ”を低レベルに設定し、電源線ＶＤＤＭｉの電圧が基準電圧より低ければ制御信号／ＰＳＧｉ”を高レベルに設定する。レベル検知回路ＬＤＴｉｃ”は、制御信号ＰＷＧｉが低レベルに設定されている場合、電源線ＶＤＤＭｉの電圧と基準電圧との大小関係に拘わらず、制御信号／ＰＳＧｉ”を高レベルに設定する。なお、レベル検知回路ＬＤＴｉｃ”は、電源線ＶＤＤＭｉの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第１所定電圧（例えば、電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（例えば、電源線ＶＤＤの電圧の５０％に相当する電圧）に変更し、制御信号ＰＷＧｉが高レベルから低レベルに遷移するのに伴って基準電圧を第２所定電圧から第１所定電圧に変更する。

レベルシフタＳＬＳｉ’は、制御信号／ＰＳＧｉ’の反転信号に対して高レベル側のレベルシフトを実施して制御信号ＳＧｉ’を生成する。制御信号ＳＧｉ’の高レベルに対応する電圧は電源線ＶＤＤの電圧より高い電圧であり、制御信号ＳＧｉ’の低レベルに対応する電圧は接地線ＶＳＳの電圧である。レベルシフタＳＬＳｉ”は、制御信号／ＰＳＧｉ”の反転信号に対して高レベル側のレベルシフトを実施して制御信号ＳＧｉ”を生成する。制御信号ＳＧｉ”の高レベルに対応する電圧は電源線ＶＤＤの電圧より高い電圧であり、制御信号ＳＧｉ”の低レベルに対応する電圧は接地線ＶＳＳの電圧である。

図２０は、第６実施形態の半導体装置ＩＣｅ（良品）の動作例を示している。図２０に示す動作例は、半導体装置ＩＣｅに電源ショートが存在しない場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。時刻ｔ２において、電源線ＶＤＤＭｉの電圧が上昇してレベル検知回路ＬＤＴｉｃ’の基準電圧ＶＲＥＦ’（電源線ＶＤＤの電圧の５０％に相当する電圧）と一致すると、制御信号ＳＧｉ’が低レベルから高レベルに遷移し、電流供給能力が小さい電源遮断スイッチＳＴＲｉｂ’がオフ状態からオン状態に遷移する。時刻ｔ３において、電源線ＶＤＤＭｉの電圧が上昇してレベル検知回路ＬＤＴｉｃ”の基準電圧ＶＲＥＦ”（第１所定電圧）と一致すると、制御信号ＳＧｉ”が低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチＳＴＲｉｂ”がオフ状態からオン状態に遷移する。このとき、レベル検知回路ＬＤＴｉｃ”の基準電圧ＶＲＥＦ”は、第１所定電圧（電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（電源線ＶＤＤの電圧の５０％に相当する電圧）に変更される。このため、時刻ｔ４から時刻ｔ５までの回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴って電源線ＶＤＤＭｉにノイズが発生しても、電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉｃ”の基準電圧ＶＲＥＦ”より低くなることはない。従って、回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴う電源線ＶＤＤＭｉのノイズにより制御信号ＳＧｉ”が高レベルから低レベルに遷移して電源遮断スイッチＳＴＲｉｂ”がオン状態からオフ状態に遷移することが防止される。また、時刻ｔ１において電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオンすることで、その後、電源線ＶＤＤＭｉの電圧が徐々に上昇し、時刻ｔ２においてレベル検知回路ＬＤＴｉｃ’が電圧一致を検知するのに伴って電流供給能力が小さい電源遮断スイッチＳＴＲｉｂ’がオンし、時刻ｔ３においてレベル検知回路ＬＤＴｉｃ”が電圧一致を検知するのに伴って電流供給能力が大きい電源遮断スイッチＳＴＲｉｂ”がオンするため、突入電流に起因するノイズが抑制される。時刻ｔ６において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉｂがオン状態からオフ状態に遷移する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、制御信号ＳＧｉ’、ＳＧｉ”も高レベルから低レベルに遷移するため、電源遮断スイッチＳＴＲｉｂ’、ＳＴＲｉｂ”もオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は自然放電により徐々に下降する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、レベル検知回路ＬＤＴｉｃ”の基準電圧ＶＲＥＦ”が第２所定電圧から第１所定電圧に変更される。これにより、電源遮断スイッチＷＴＲｉｂ、ＳＴＲｉｂ’、ＳＴＲｉｂ”の次回のオン時にも、突入電流に起因するノイズが確実に抑制される。

図２１は、第６実施形態の半導体装置ＩＣｅ（不良品）の動作例を示している。図２１に示す動作例は、半導体装置ＩＣｅに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。時刻ｔ２において、電源線ＶＤＤＭｉの電圧が上昇してレベル検知回路ＬＤＴｉｃ’の基準電圧ＶＲＥＦ’と一致すると、制御信号ＳＧｉ’が低レベルから高レベルに遷移し、電流供給能力が小さい電源遮断スイッチＳＴＲｉｂ’がオフ状態からオン状態に遷移する。半導体装置ＩＣｅに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在するため、電源線ＶＤＤＭｉの電圧は、レベル検知回路ＬＤＴｉｃ”の基準電圧ＶＲＥＦ”（第１所定電圧）まで上昇することなく、電源遮断スイッチＷＴＲｉｂ、ＳＴＲｉｂ’の駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号ＳＧｉ”が低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチＳＴＲｉｂ”がオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチＷＴＲｉｂ、ＳＴＲｉｂ’のオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻ｔ３において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉがオン状態からオフ状態に遷移する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、制御信号ＳＧｉ’も高レベルから低レベルに遷移するため、電源遮断スイッチＳＴＲｉｂ’もオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートにより急峻に下降する。

以上のような第６実施形態でも、第４実施形態と同様の効果が得られる。更に、第４実施形態の電源遮断スイッチＳＴＲｉｂおよびレベル検知回路ＬＤＴｉｃに代えて電源遮断スイッチＳＴＲｉｂ’、ＳＴＲｉｂ”およびレベル検知回路ＬＤＴｉｃ’、ＬＤＴｉｃ”が設けられることで、回路ブロックＢＬＫｉ（安定化容量素子ＣＡＰｉ）が大規模であり、突入電流に起因するノイズの更なる抑制が必要である場合に対応できる。

図２２は、本発明の第７実施形態を示している。なお、第７実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第７実施形態の半導体装置ＩＣｆは、第１実施形態の半導体装置ＩＣと同様に、回路ブロックＢＬＫ１〜ＢＬＫ５を備えて構成されている。半導体装置ＩＣｆでは、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４に関して電源遮断機能が設けられており、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４の電源遮断機能は電源制御ユニットＰＭＵｄにより制御される。電源制御ユニットＰＭＵｄは、回路ブロックＢＬＫｉ（ｉ＝１、３、４）の動作開始に合わせて制御信号ＰＳＧｉを高レベルに設定し、回路ブロックＢＬＫｉの動作終了に合わせて制御信号ＰＳＧｉを低レベルに設定する。なお、図２２には、半導体装置ＩＣｆにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。

半導体装置ＩＣｆでは、回路ブロックＢＬＫｉに対応して、安定化容量素子ＣＡＰｉ、電源遮断スイッチＷＴＲｉｃ、ＳＴＲｉおよび論理回路ＬＯＧＣｉが設けられている。電源遮断スイッチＷＴＲｉｃは、テスト端子Ｐｔｅｓｔから供給されるテスト信号／ＴＥＳＴに応じてオン／オフする点を除いて、第１実施形態の電源遮断スイッチＷＴＲｉと同一である。なお、テスト信号／ＴＥＳＴは、半導体装置ＩＣｆの通常動作モード時に高レベルに設定され、半導体装置ＩＣｆのテストモード時に低レベルに設定される。論理回路ＬＯＧＣｉは、テスト信号／ＴＥＳＴが低レベルに設定されている場合に制御信号ＳＧｉを高レベルに設定し、テスト信号／ＴＥＳＴが高レベルに設定されている場合に制御信号ＳＧｉを制御信号ＰＳＧｉとは反対のレベルに設定する。

以上のような構成の半導体装置ＩＣｆでは、テスト端子Ｐｔｅｓｔを介してテスト信号／ＴＥＳＴを低レベルに設定することで、電流供給能力が小さい電源遮断スイッチＷＴＲｉｃを強制的にオンさせると共に、電流供給能力が大きい電源遮断スイッチＳＴＲｉを強制的にオフさせることが可能である。従って、半導体装置ＩＣｆに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在しても、外部試験環境を確実に保護できる。また、半導体装置ＩＣｆに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合には、電源遮断スイッチＷＴＲｉｃのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。

図２３は、第７実施形態の半導体装置ＩＣｆの試験フローを示している。半導体装置ＩＣｆの試験では、まず、テスト端子Ｐｔｅｓｔを介してテスト信号／ＴＥＳＴが低レベルに設定され、電源投入（電源線ＶＤＤの電圧の立ち上げ）が実施される（ステップＳ１１）。これにより、電流供給能力が小さい電源遮断スイッチＷＴＲｉｃがオンすると共に、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオフする。この後、電流測定値が規定値以下であるか否かが判定される（ステップＳ１２）。電流測定値が規定値より大きい場合、半導体装置ＩＣｆに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在することが確認され、半導体装置ＩＣｆは電源ショート不良品として選別される。一方、電流測定値が規定値以下である場合、半導体装置ＩＣｆに電源ショートが存在しないことが確認され、テスト端子Ｐｔｅｓｔを介してテスト信号／ＴＥＳＴが高レベルに設定される（ステップＳ１３）。これにより、電流供給能力が小さい電源遮断スイッチＷＴＲｉｃがオフすると共に、電流供給能力が大きい電源遮断スイッチＳＴＲｉが電源制御ユニットＰＭＵｄからオン／オフ制御可能な状態になり、続いて、通常試験（通常動作モードでの機能試験など）が実施される（ステップＳ１４）。

以上のような第７実施形態でも、第１実施形態と同様の効果が得られる。更に、第１実施形態では、電流供給能力が大きい電源遮断スイッチＳＴＲｉがレベル検知回路ＬＤＴｉによる電圧一致の検知を待ってからオンするが、第７実施形態では、通常動作モードにおいて電流供給能力が大きい電源遮断スイッチＳＴＲｉが電源制御ユニットＰＭＵｄからの要求に従って即座にオンするという利点がある。

なお、第７実施形態では、回路ブロックＢＬＫｉの電源線ＶＤＤ側にｐＭＯＳトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではない。回路ブロックＢＬＫｉの電源線ＶＤＤ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｐＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよい。

図２４は、本発明の第８実施形態を示している。なお、第８実施形態を説明するにあたって、第１および第７実施形態で説明した要素と同一の要素については、第１および第７実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第８実施形態の半導体装置ＩＣｇは、第７実施形態の半導体装置ＩＣｆにおいてレベル検知回路ＬＤＴｉｅ（ｉ＝１、３、４）および論理回路ＬＯＧＤを追加して構成されている。なお、図２２には、半導体装置ＩＣｆにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。

レベル検知回路ＬＤＴｉｅは、電源線ＶＤＤＭｉの電圧が上昇して基準電圧（例えば、電源線ＶＤＤの電圧の９０％に相当する電圧）と一致するのに伴って検知結果信号／ＤＴｉを高レベルから低レベルに遷移させる。論理回路ＬＯＧＤは、レベル検知回路ＬＤＴ１ｅ、ＬＤＴ３ｅ、ＬＤＴ４ｅから供給される検知結果信号／ＤＴ１、ＤＴ３、ＤＴ４の全てが低レベルに設定されている場合にフェイル信号ＦＳを低レベルに設定し、検知結果信号／ＤＴ１、ＤＴ３、ＤＴ４の少なくとも一つが高レベルに設定されている場合にフェイル信号ＦＳを高レベルに設定する。フェイル信号ＦＳは、テスト端子Ｐｆｓを介して半導体装置ＩＣｇの外部に出力される。以上のような構成の半導体装置ＩＣｇでは、半導体装置ＩＣｇに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合には、テスト端子Ｐｆｓから出力されるフェイル信号ＦＳが高レベルに設定されるため、フェイル信号ＦＳのレベルを確認することによって電源ショート不良品を選別することができる。

図２５は、第８実施形態の半導体装置ＩＣｇの試験フローを示している。半導体装置ＩＣｇの試験では、まず、テスト端子Ｐｔｅｓｔを介してテスト信号／ＴＥＳＴが低レベルに設定され、電源投入（電源線ＶＤＤの電圧の立ち上げ）が実施される（ステップＳ２１）。これにより、電流供給能力が小さい電源遮断スイッチＷＴＲｉｃがオンすると共に、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオフする。この後、テスト端子Ｐｆｓから出力されるフェイル信号ＦＳが低レベルに設定されているか否かが判定される（ステップＳ２２）。フェイル信号ＦＳが高レベルに設定されている場合、半導体装置ＩＣｇに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在することが確認され、半導体装置ＩＣｇは電源ショート不良品として選別される。一方、フェイル信号ＦＳが低レベルに設定されている場合、半導体装置ＩＣｇに電源ショートが存在しないことが確認され、テスト端子Ｐｔｅｓｔを介してテスト信号／ＴＥＳＴが高レベルに設定される（ステップＳ２３）。これにより、電流供給能力が小さい電源遮断スイッチＷＴＲｉｃがオフすると共に、電流供給能力が大きい電源遮断スイッチＳＴＲｉが電源制御ユニットＰＭＵｄからオン／オフ制御可能な状態になり、続いて、通常試験（通常動作モードでの機能試験など）が実施される（ステップＳ２４）。

以上のような第８実施形態でも、第７実施形態と同様の効果が得られる。更に、テスト端子Ｐｆｓから出力されるフェイル信号ＦＳのレベルを確認するだけで半導体装置ＩＣｇが電源ショート不良品であるか否かを判定できるため、電源ショート試験の簡易化に寄与できる。

以上に述べたように、本発明の第１形態では、半導体装置は、回路ブロック、第１電源遮断スイッチ、第２電源遮断スイッチおよび検知回路を備えて構成される。第１電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有する。第２電源遮断スイッチは、電源線と内部電源線との間に設けられ、オン電流が回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有する。検知回路は、内部電源線の電圧と基準電圧との一致を検知する。第１電源遮断スイッチは、回路ブロックの動作状態に応じてオン／オフする。第２電源遮断スイッチは、検知回路による電圧一致の検知に伴ってオンし、第１電源遮断スイッチのオフに伴ってオフする。

以上のような構成の半導体装置では、例えば、電源線が高電位側電源線であるものと仮定すると、電流供給能力が小さい第１電源遮断スイッチがオンすることで、内部電源線の電圧が上昇し始める。そして、内部電源線と低電位側電源線との間に電源ショートが存在しない場合には、検知回路により内部電源線の電圧と基準電圧との一致が検知され、電流供給能力が大きい第２電源遮断スイッチがオンする。一方、内部電源線と低電位側電源線との間に電源ショートが存在する場合には、検知回路により内部電源線の電圧と基準電圧との一致が検知されることはなく、電流供給能力が大きい第２電源遮断スイッチがオンすることはない。このため、外部試験環境を確実に保護できる。また、第１電源遮断スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。

本発明の第２形態では、半導体装置は、回路ブロック、第１電源遮断スイッチおよび第２電源遮断スイッチを備えて構成される。第１電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有する。第２電源遮断スイッチは、電源線と内部電源線との間に設けられ、オン電流が回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有する。第１電源遮断スイッチは、通常動作モード時にオフし、テストモード時にオンする。第２電源遮断スイッチは、通常動作モード時に回路ブロックの動作状態に応じてオン／オフし、テストモード時にオフする。

以上のような構成の半導体装置では、半導体装置をテストモードに遷移させることで、電流供給能力が小さい第１電源遮断スイッチを強制的にオンさせると共に、電流供給能力が大きい第２電源遮断スイッチを強制的にオフさせることができる。従って、例えば、電源線が高電位側電源線であるものと仮定すると、内部電源線と低電位側電源線との間に電源ショートが存在しても、外部試験環境を確実に保護できる。また、内部電源線と低電位側電源線との間に電源ショートが存在する場合には、第１電源遮断スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。

本発明の第３形態では、半導体装置は、回路ブロック、電源遮断スイッチ、安定化容量素子および放電スイッチを備えて構成される。電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、回路ブロックの動作状態に応じてオン／オフする。安定化容量素子は、内部電源線に接続される。放電スイッチは、テストモード時に、電源遮断スイッチのオフに伴ってオンして安定化容量素子に蓄積された電荷を放電する。

以上のような構成の半導体装置では、電源遮断スイッチのオフに伴って放電スイッチがオンすることで、内部電源線に接続される安定化容量素子に蓄積された電荷が放電される。例えば、電源線が高電位側電源線であるものと仮定すると、電源線と内部電源線との間に電源ショートが存在する場合には、放電スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。

以上の実施形態において説明した発明を整理して付記として開示する。
（付記１）
回路ブロックと、
第１電源線と前記回路ブロックに電源電圧を供給する第２電源線との間に設けられる第１スイッチと、
前記第１電源線と前記第２電源線との間に設けられる第２スイッチと、
前記第２電源線の電圧と基準電圧との電圧差を検知する検知回路とを備え、
前記第１スイッチは、前記回路ブロックの動作状態に応じてオン／オフし、
前記第２スイッチは、前記検知回路により検知された前記電圧差に応じてオンし、前記第１スイッチのオフに伴ってオフすることを特徴とする半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記第１スイッチは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有するスイッチであり、
前記第２スイッチは、オン電流が前記回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有するスイッチであることを特徴とする半導体装置。
（付記３）
付記１に記載の半導体装置において、
前記検知回路は、２つの閾値電圧を有するヒステリシス型インバータで構成されることを特徴とする半導体装置。
（付記４）
付記１に記載の半導体装置において、
前記検知回路は、前記電圧差に応じて前記基準電圧を第１所定電圧から第２所定電圧に変更し、前記第１スイッチのオフに伴って前記基準電圧を前記第２所定電圧から前記第１所定電圧に変更し、
前記第１電源線の電圧と前記第２所定電圧との電圧差は、前記第１電源線の電圧と前記第１所定電圧との電圧差より大きいことを特徴とする半導体装置。
（付記５）
付記１に記載の半導体装置において、
前記検知回路は、前記第２電源線の電圧と前記基準電圧との電圧差に応じてリセット状態からセット状態に遷移し、前記第１スイッチのオフに伴ってセット状態からリセット状態に遷移する状態遷移回路を備え、
前記第２スイッチは、前記状態遷移回路のセット状態への遷移に伴ってオンし、前記状態遷移回路のリセット状態への遷移に伴ってオフすることを特徴とする半導体装置。
（付記６）
付記１に記載の半導体装置において、
前記検知回路は、前記第２電源線の電圧と個別の基準電圧との電圧差を検知する複数の検知器で構成され、
前記第２スイッチは、前記複数の検知器に対応して設けられ、対応する検知器により検知された電圧差に応じてオンし、前記第１スイッチのオフに伴ってオフする複数のスイッチで構成されることを特徴とする半導体装置。
（付記７）
付記１に記載の半導体装置において、
前記第１および第２スイッチは、ｐＭＯＳトランジスタで構成されることを特徴とする半導体装置。
（付記８）
付記１に記載の半導体装置において、
前記第１および第２スイッチは、ｎＭＯＳトランジスタで構成されることを特徴とする半導体装置。
（付記９）
回路ブロックと、
第１電源線と前記回路ブロックに電源電圧を供給する第２電源線との間に設けられる第１スイッチと、
前記第１電源線と前記第２電源線との間に設けられる第２スイッチとを備え、
前記第１スイッチは、通常動作モード時にオフし、テストモード時にオンし、
前記第２スイッチは、テストモード時にオフし、前記第２スイッチのオン／オフに応じて、通常動作モード時に、前記回路ブロックの動作状態がオン／オフすることを特徴とする半導体装置。
（付記１０）
付記９に記載の半導体装置において、
前記第１スイッチは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有するスイッチであり、
前記第２スイッチは、オン電流が前記回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有するスイッチであることを特徴とする半導体装置。
（付記１１）
付記９に記載の半導体装置において、
前記半導体装置のテストモードへの遷移を指示する外部からのテスト信号が入力される外部入力端子を備えることを特徴とする半導体装置。
（付記１２）
付記１１に記載の半導体装置において、
前記半導体装置は、試験工程にて、前記テスト信号により通常動作モードより先にテストモードに遷移し、電源ショートの試験後に通常動作モードに遷移することを特徴とする半導体装置。
（付記１３）
付記９に記載の半導体装置において、
前記第２電源線の電圧と基準電圧との電圧差を検知する検知回路と、
前記検知回路により検知された前記電圧差を示す検知結果信号を外部に出力する外部出力端子とを備えることを特徴とする半導体装置。
（付記１４）
付記９に記載の半導体装置において、
前記第１および第２スイッチは、ｐＭＯＳトランジスタで構成されることを特徴とする半導体装置。
（付記１５）
付記９に記載の半導体装置において、
前記第１および第２スイッチは、ｎＭＯＳトランジスタで構成されることを特徴とする半導体装置。
（付記１６）
回路ブロックと、
第１電源線と前記回路ブロックに電源電圧を供給する第２電源線との間に設けられ、前記回路ブロックの動作状態に応じてオン／オフする第１スイッチと、
前記第２電源線に接続される容量素子と、
テストモード時に、前記第１スイッチのオフに伴ってオンして前記容量素子に蓄積された電荷を放電する第２スイッチとを備えることを特徴とする半導体装置。
（付記１７）
付記１６に記載の半導体装置において、
前記容量素子は、前記回路ブロックに供給される前記電源電圧を保持する安定化容量素子であることを特徴とする半導体装置。
（付記１８）
付記１６に記載の半導体装置において、
前記第２スイッチは、ｐＭＯＳトランジスタで構成されることを特徴とする半導体装置。
（付記１９）
付記１６に記載の半導体装置において、
前記第２スイッチは、ｎＭＯＳトランジスタで構成されることを特徴とする半導体装置。

以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の第１実施形態を示す説明図である。 第１実施形態のレベル検知回路の動作例を示す説明図である。 第１実施形態の半導体装置の動作例（その１）を示す説明図である。 第１実施形態の半導体装置の動作例（その２）を示す説明図である。 本発明の第２実施形態を示す説明図である。 第２実施形態のレベル検知回路の構成例を示す説明図である。 第２実施形態の半導体装置（良品）の動作例を示す説明図である。 第２実施形態の半導体装置（不良品）の動作例を示す説明図である。 本発明の第３実施形態を示す説明図である。 第３実施形態のレベル検知回路の構成例を示す説明図である。 第３実施形態の半導体装置（良品）の動作例を示す説明図である。 第３実施形態の半導体装置（不良品）の動作例を示す説明図である。 本発明の第４実施形態を示す説明図である。 第４実施形態のレベル検知回路の構成例を示す説明図である。 第４実施形態の半導体装置（良品）の動作例を示す説明図である。 第４実施形態の半導体装置（不良品）の動作例を示す説明図である。 本発明の第５実施形態を示す説明図である。 第５実施形態のレベル検知回路の構成例を示す説明図である。 本発明の第６実施形態を示す説明図である。 第６実施形態の半導体装置（良品）の動作例を示す説明図である。 第６実施形態の半導体装置（不良品）の動作例を示す説明図である。 本発明の第７実施形態を示す説明図である。 第７実施形態の半導体装置の試験フローを示す説明図である。 本発明の第８実施形態を示す説明図である。 第８実施形態の半導体装置の試験フローを示す説明図である。 半導体装置の電源ショート試験を示す説明図である。 半導体装置への電源遮断機能の搭載に伴う問題点を示す説明図である。 電源遮断機能を有する半導体装置の電源ショート試験を示す説明図である。

符号の説明

ＢＬＫｉ‥回路ブロック；ＣＡＰｉ、ＣＡＰｉａ‥安定化容量素子；ＤＴＲｉ‥放電スイッチ；ＩＣ、ＩＣａ〜ＩＣｇ‥半導体装置；ＬＤＴｉ、ＬＤＴｉａ〜ＬＤＴｉｅ、ＬＤＴｉｃ’、ＬＤＴｉｃ”‥レベル検知回路；ＬＯＧＡｉ、ＬＯＧＢｉ、ＬＯＧＣｉ、ＬＯＧＤ‥論理回路；ＰＭＵ、ＰＭＵａ〜ＰＭＵｄ‥電源制御ユニット；ＳＬＳｉ、ＳＬＳｉ’、ＳＬＳｉ”、ＷＬＳｉ‥レベルシフタ；ＳＴＲｉ、ＳＴＲｉａ、ＳＴＲｉｂ、ＳＴＲｉｂ’、ＳＴＲｉｂ”、ＷＴＲｉ、ＷＴＲｉａ〜ＷＴＲｉｃ‥電源遮断スイッチ

Claims (6)

1. 回路ブロックと、
   第１電源線と前記回路ブロックに電源電圧を供給する第２電源線との間に設けられる第１スイッチと、
   前記第１電源線と前記第２電源線との間に設けられる第２スイッチと、
   前記第２電源線の電圧と基準電圧との電圧差を検知する検知回路とを備え、
   前記第１スイッチは、前記回路ブロックの動作状態に応じてオン／オフし、
   前記第２スイッチは、前記検知回路により検知された前記電圧差に応じてオンし、前記第１スイッチのオフに伴ってオフすることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記検知回路は、２つの閾値電圧を有するヒステリシス型インバータで構成されることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記検知回路は、前記電圧差に応じて前記基準電圧を第１所定電圧から第２所定電圧に変更し、前記第１スイッチのオフに伴って前記基準電圧を前記第２所定電圧から前記第１所定電圧に変更し、
   前記第１電源線の電圧と前記第２所定電圧との電圧差は、前記第１電源線の電圧と前記第１所定電圧との電圧差より大きいことを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記検知回路は、前記第２電源線の電圧と前記基準電圧との電圧差に応じてリセット状態からセット状態に遷移し、前記第１スイッチのオフに伴ってセット状態からリセット状態に遷移する状態遷移回路を備え、
   前記第２スイッチは、前記状態遷移回路のセット状態への遷移に伴ってオンし、前記状態遷移回路のリセット状態への遷移に伴ってオフすることを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記検知回路は、前記第２電源線の電圧と個別の基準電圧との電圧差を検知する複数の検知器で構成され、
   前記第２スイッチは、前記複数の検知器に対応して設けられ、対応する検知器により検知された電圧差に応じてオンし、前記第１スイッチのオフに伴ってオフする複数のスイッチで構成されることを特徴とする半導体装置。
6. 請求項１に記載の半導体装置において、
   前記第２電源線に接続される容量素子と、
   テストモード時に、前記第１スイッチのオフに伴ってオンして前記容量素子に蓄積された電荷を放電する第３スイッチとを備えることを特徴とする半導体装置。
   

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