JPH08201474A - ショート検出端子付き半導体集積回路、実装基板、及びショート検出方法 - Google Patents
ショート検出端子付き半導体集積回路、実装基板、及びショート検出方法Info
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- JPH08201474A JPH08201474A JP7026265A JP2626595A JPH08201474A JP H08201474 A JPH08201474 A JP H08201474A JP 7026265 A JP7026265 A JP 7026265A JP 2626595 A JP2626595 A JP 2626595A JP H08201474 A JPH08201474 A JP H08201474A
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Abstract
(57)【要約】
【目的】 外部端子と電源電圧との短絡を検出するショ
ート検出端子を備えた半導体集積回路を提供する。 【構成】 外部端子の１つであるショート検出端子３
と、当該ショート検出端子３と他の各外部端子ＰＩ１〜
ＰＩｎ及びＰＯ１〜ＰＯｎとを共通に接続する配線と、
ショート検出端子３から各外部端子ＰＩ１〜ＰＩｎ及び
ＰＯ１〜ＰＯｎへ電流を流す整流素子１とを備えるショ
ート検出端子付き半導体集積回路１００は、ショート検
出端子３に電圧又は電流を供給することで外部端子ＰＩ
１〜ＰＩｎ及びＰＯ１〜ＰＯｎと電源電圧Ｖｅｅとのシ
ョートを容易に検出可能にする。
ート検出端子を備えた半導体集積回路を提供する。 【構成】 外部端子の１つであるショート検出端子３
と、当該ショート検出端子３と他の各外部端子ＰＩ１〜
ＰＩｎ及びＰＯ１〜ＰＯｎとを共通に接続する配線と、
ショート検出端子３から各外部端子ＰＩ１〜ＰＩｎ及び
ＰＯ１〜ＰＯｎへ電流を流す整流素子１とを備えるショ
ート検出端子付き半導体集積回路１００は、ショート検
出端子３に電圧又は電流を供給することで外部端子ＰＩ
１〜ＰＩｎ及びＰＯ１〜ＰＯｎと電源電圧Ｖｅｅとのシ
ョートを容易に検出可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の故障
診断技術に関し、詳しくは、半導体集積回路の外部端子
と電源端子とのショート検出テストに適用して有効な技
術に関する。また、本発明は、実装基板に搭載されたパ
ッケージされた半導体集積回路の故障診断技術に関し、
詳しくは、実装基板の外部端子から実装基板に搭載した
パッケージ化された半導体集積回路のショート検出端子
と電源端子とのショート検出テストに適用して有効な技
術に関する。
診断技術に関し、詳しくは、半導体集積回路の外部端子
と電源端子とのショート検出テストに適用して有効な技
術に関する。また、本発明は、実装基板に搭載されたパ
ッケージされた半導体集積回路の故障診断技術に関し、
詳しくは、実装基板の外部端子から実装基板に搭載した
パッケージ化された半導体集積回路のショート検出端子
と電源端子とのショート検出テストに適用して有効な技
術に関する。
【０００２】
【従来の技術】従来、半導体集積回路の入力端子、出力
端子、入出力端子などの外部端子と電源端子とのショー
トの有無を検出するにはウェーハプローバを介して全て
の外部端子を１個づつ調べなければならない。また、回
路基板などに半導体集積回路を搭載してモジュール化さ
れた段階で、上記と同様のテストを要する場合にも事情
は同じであり、それぞれの半導体集積回路の外部端子が
結合された配線パターン若しくは信号パッドにプローバ
を当ててショートの有無を調べなければならない。
端子、入出力端子などの外部端子と電源端子とのショー
トの有無を検出するにはウェーハプローバを介して全て
の外部端子を１個づつ調べなければならない。また、回
路基板などに半導体集積回路を搭載してモジュール化さ
れた段階で、上記と同様のテストを要する場合にも事情
は同じであり、それぞれの半導体集積回路の外部端子が
結合された配線パターン若しくは信号パッドにプローバ
を当ててショートの有無を調べなければならない。
【０００３】
【発明が解決しようとする課題】しかし、半導体集積回
路の技術の発展に伴い、より高速・高集積でより多端子
の半導体集積回路が生産されることにより、当該端子毎
に上記ショートの有無を検出することは非効率的であ
る。そこで、本発明者らは、これら外部端子と電源端子
とのショートの有無を検出する効率良いテスト機構の必
要性を見出した。また、このような半導体集積回路はチ
ップサイズは増大するが、パッケージ化された半導体集
積回路を搭載する実装基板のサイズは動作速度向上の観
点からできるだけ小さくする傾向がある。そのため、実
装基板の配線パターンや信号パッドは搭載したパッケー
ジ化された半導体集積回路によって露出部分が減少し、
プローバを当ててショート検出することが困難となって
いる。そこで、本発明者らは、上記テスト機構と同様の
観点から実装基板に搭載したパッケージされた上記テス
ト機構を有する半導体集積回路のショート検出端子と電
源端子とのショート検出を個別の半導体集積回路毎に行
ない、不良半導体集積回路を発見する手段の必要性を見
出した。
路の技術の発展に伴い、より高速・高集積でより多端子
の半導体集積回路が生産されることにより、当該端子毎
に上記ショートの有無を検出することは非効率的であ
る。そこで、本発明者らは、これら外部端子と電源端子
とのショートの有無を検出する効率良いテスト機構の必
要性を見出した。また、このような半導体集積回路はチ
ップサイズは増大するが、パッケージ化された半導体集
積回路を搭載する実装基板のサイズは動作速度向上の観
点からできるだけ小さくする傾向がある。そのため、実
装基板の配線パターンや信号パッドは搭載したパッケー
ジ化された半導体集積回路によって露出部分が減少し、
プローバを当ててショート検出することが困難となって
いる。そこで、本発明者らは、上記テスト機構と同様の
観点から実装基板に搭載したパッケージされた上記テス
ト機構を有する半導体集積回路のショート検出端子と電
源端子とのショート検出を個別の半導体集積回路毎に行
ない、不良半導体集積回路を発見する手段の必要性を見
出した。
【０００４】本発明の目的は、半導体集積回路の外部端
子と電源端子とのショートを検出し、不良半導体集積回
路を選別する技術を提供することにある。また、他の目
的は、実装基板に搭載したパッケージされた半導体集積
回路の外部端子と電源端子とのショートを個別に検出
し、実装基板での動作テストを有効に行う技術を提供す
ることにある。
子と電源端子とのショートを検出し、不良半導体集積回
路を選別する技術を提供することにある。また、他の目
的は、実装基板に搭載したパッケージされた半導体集積
回路の外部端子と電源端子とのショートを個別に検出
し、実装基板での動作テストを有効に行う技術を提供す
ることにある。
【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】すなわち、ショート検出端子である外部端
子と、当該ショート検出端子から半導体集積回路の外部
端子へ向けて共通に導通させる整流素子を設けた経路と
を備えショート検出信号端子付き半導体集積回路を構成
する。また、ショート検出外部端子と、当該ショート検
出外部端子からパッケージされた複数のショート検出信
号端子付き半導体集積回路のショート検出端子へ個別に
接続する経路とを備え実装基板を構成する。また、上記
ショート検出信号端子付き半導体集積回路において、シ
ョート検出対象の一方の電源端子を所定の電位とするス
テップと、他方の電源端子をフローティング状態とする
スッテプと、上記ショート検出端子に電流計を接続して
上記一方の電源端子の電圧に対して電位差を持つ電圧を
印加するステップとからショート検出方法を構成する。
上記実装基板においても、ショート検出外部端子に電流
計を接続して上記一方の電源端子の電圧に対して電位差
を持つ電圧を印加するステップとからショート検出方法
を構成できる。上記方法において、電流計を電圧計に代
えショート検出端子に電流を供給することによってもシ
ョート検出が可能である。
子と、当該ショート検出端子から半導体集積回路の外部
端子へ向けて共通に導通させる整流素子を設けた経路と
を備えショート検出信号端子付き半導体集積回路を構成
する。また、ショート検出外部端子と、当該ショート検
出外部端子からパッケージされた複数のショート検出信
号端子付き半導体集積回路のショート検出端子へ個別に
接続する経路とを備え実装基板を構成する。また、上記
ショート検出信号端子付き半導体集積回路において、シ
ョート検出対象の一方の電源端子を所定の電位とするス
テップと、他方の電源端子をフローティング状態とする
スッテプと、上記ショート検出端子に電流計を接続して
上記一方の電源端子の電圧に対して電位差を持つ電圧を
印加するステップとからショート検出方法を構成する。
上記実装基板においても、ショート検出外部端子に電流
計を接続して上記一方の電源端子の電圧に対して電位差
を持つ電圧を印加するステップとからショート検出方法
を構成できる。上記方法において、電流計を電圧計に代
えショート検出端子に電流を供給することによってもシ
ョート検出が可能である。
【０００８】
【作用】上記手段によれば、ショート検出端子付き半導
体集積回路のショート検出端子とこれに共通接続された
外部端子との間に整流素子の順方向電圧が印加されるこ
とにより電流経路が形成される。上記ショート検出端子
付き半導体集積回路において、ショート検出対象の電源
端子に所定の電位を印加し、その電位と電位差を生ずる
ようにショート検出端子に所望の電位を供給すること
で、外部端子と電源端子との間のショートの有無をショ
ート検出端子に流れる電流から検知することができる。
上記ショート検出端子付き半導体集積回路において、シ
ョート検出対象の電源端子に所定の電位を印加し、ショ
ート検出端子に所望の電流を供給することで、外部端子
と電源端子との間のショートの有無をショート検出端子
にて生じる電圧から検知することができる。
体集積回路のショート検出端子とこれに共通接続された
外部端子との間に整流素子の順方向電圧が印加されるこ
とにより電流経路が形成される。上記ショート検出端子
付き半導体集積回路において、ショート検出対象の電源
端子に所定の電位を印加し、その電位と電位差を生ずる
ようにショート検出端子に所望の電位を供給すること
で、外部端子と電源端子との間のショートの有無をショ
ート検出端子に流れる電流から検知することができる。
上記ショート検出端子付き半導体集積回路において、シ
ョート検出対象の電源端子に所定の電位を印加し、ショ
ート検出端子に所望の電流を供給することで、外部端子
と電源端子との間のショートの有無をショート検出端子
にて生じる電圧から検知することができる。
【０００９】また、実装基板のショート検出外部端子か
ら実装基板に搭載したパッケージされた上記ショート検
出端子付き半導体集積回路のショート検出端子の方向へ
電流が流れるように電圧が印加されることにより電流経
路が形成される。この電流経路は、上記ショート検出端
子付き半導体集積回路の個数だけ形成される。上記実装
基板において、ショート検出対象の電源端子に所定の電
位を印加し、その電位と電位差を生ずるようにショート
検出外部端子に所望の電位を供給することで、ショート
検出外部端子に接続されるショート検出端子と電源端子
との間のショートの有無をショート検出外部端子に流れ
る電流から検知することができる。上記実装基板におい
て、ショート検出対象の電源端子と電源端子との間のシ
ョートの有無をショート検出外部端子に所定の電位を印
加し、ショート検出外部端子に所望の電流を供給するこ
とで、ショート検出外部端子に接続されるショート検出
端子と電源端子との間のショートの有無をショート検出
外部端子に生じる電圧から検知することができる。
ら実装基板に搭載したパッケージされた上記ショート検
出端子付き半導体集積回路のショート検出端子の方向へ
電流が流れるように電圧が印加されることにより電流経
路が形成される。この電流経路は、上記ショート検出端
子付き半導体集積回路の個数だけ形成される。上記実装
基板において、ショート検出対象の電源端子に所定の電
位を印加し、その電位と電位差を生ずるようにショート
検出外部端子に所望の電位を供給することで、ショート
検出外部端子に接続されるショート検出端子と電源端子
との間のショートの有無をショート検出外部端子に流れ
る電流から検知することができる。上記実装基板におい
て、ショート検出対象の電源端子と電源端子との間のシ
ョートの有無をショート検出外部端子に所定の電位を印
加し、ショート検出外部端子に所望の電流を供給するこ
とで、ショート検出外部端子に接続されるショート検出
端子と電源端子との間のショートの有無をショート検出
外部端子に生じる電圧から検知することができる。
【００１０】
【実施例】図１には、ショート検出信号端子付き半導体
集積回路１００の一例ブロック図が示される。同図によ
れば、ショート検出信号端子付き半導体集積回路１００
は単結晶シリコンのような一個の半導体基板に形成さ
れ、外部端子としてショート検出端子３と、入力端子Ｐ
Ｉ１〜ＰＩｎと、出力端子ＰＯ１〜ＰＯｎとを備えてい
る。また、ショート検出端子付き半導体集積回路１００
は入力端子ＰＩ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯｎ
毎に接続されるダイオード等から成る整流素子１を備
え、整流素子１はショート検出端子３から各外部端子に
向けて電流が流れるように接続されている。ここで、整
流素子１としてはショート検出端子３にアノードが接続
されたダイオードを用いたが、ダイオード接続されたト
ランジスタやＭＯＳＦＥＴ等でもよく、限定されるもの
ではない。上記入力端子ＰＩ１〜ＰＩｎは入力回路４に
接続され、出力端子ＰＯ１〜ＰＯｎは出力回路５に接続
され、内部回路２への入出力が可能とされている。ま
た、上記入力回路４，内部回路２及び出力回路５は、夫
々電源端子Ｖｃｃ及び電源端子Ｖｅｅと接続されてい
る。特に制限されないが、入力端子ＰＩ１〜ＰＩｎ及び
出力端子ＰＯ１〜ＰＯｎと入力回路４又は出力回路５の
間には保護回路６が設けられている。この保護回路６は
半導体集積回路１００内に不所望な高電位の信号が入力
しないように設けられ、入力端子ＰＩ１〜ＰＩｎ又は出
力端子ＰＯ１〜ＰＯｎにアノードが接続されると共にカ
ソードが回路の接地端子のような一方の電源端子Ｖｃｃ
に結合されたダイオードと、入力端子ＰＩ１〜ＰＩｎ又
は出力端子ＰＯ１〜ＰＯｎにカソードに接続されると共
にアノードが回路の負電源端子のような他方の電源端子
Ｖｅｅに結合されたダイオードとによって構成される。
本実施例に従えば、電源端子Ｖｃｃには０Ｖ、電源端子
Ｖｅｅには−４Ｖが供給される。本発明は、上記半導体
集積回路１００の入力回路４，出力回路５，内部回路２
が特定されるものではなく、外部端子を有する全ての半
導体集積回路に有効な技術である。
集積回路１００の一例ブロック図が示される。同図によ
れば、ショート検出信号端子付き半導体集積回路１００
は単結晶シリコンのような一個の半導体基板に形成さ
れ、外部端子としてショート検出端子３と、入力端子Ｐ
Ｉ１〜ＰＩｎと、出力端子ＰＯ１〜ＰＯｎとを備えてい
る。また、ショート検出端子付き半導体集積回路１００
は入力端子ＰＩ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯｎ
毎に接続されるダイオード等から成る整流素子１を備
え、整流素子１はショート検出端子３から各外部端子に
向けて電流が流れるように接続されている。ここで、整
流素子１としてはショート検出端子３にアノードが接続
されたダイオードを用いたが、ダイオード接続されたト
ランジスタやＭＯＳＦＥＴ等でもよく、限定されるもの
ではない。上記入力端子ＰＩ１〜ＰＩｎは入力回路４に
接続され、出力端子ＰＯ１〜ＰＯｎは出力回路５に接続
され、内部回路２への入出力が可能とされている。ま
た、上記入力回路４，内部回路２及び出力回路５は、夫
々電源端子Ｖｃｃ及び電源端子Ｖｅｅと接続されてい
る。特に制限されないが、入力端子ＰＩ１〜ＰＩｎ及び
出力端子ＰＯ１〜ＰＯｎと入力回路４又は出力回路５の
間には保護回路６が設けられている。この保護回路６は
半導体集積回路１００内に不所望な高電位の信号が入力
しないように設けられ、入力端子ＰＩ１〜ＰＩｎ又は出
力端子ＰＯ１〜ＰＯｎにアノードが接続されると共にカ
ソードが回路の接地端子のような一方の電源端子Ｖｃｃ
に結合されたダイオードと、入力端子ＰＩ１〜ＰＩｎ又
は出力端子ＰＯ１〜ＰＯｎにカソードに接続されると共
にアノードが回路の負電源端子のような他方の電源端子
Ｖｅｅに結合されたダイオードとによって構成される。
本実施例に従えば、電源端子Ｖｃｃには０Ｖ、電源端子
Ｖｅｅには−４Ｖが供給される。本発明は、上記半導体
集積回路１００の入力回路４，出力回路５，内部回路２
が特定されるものではなく、外部端子を有する全ての半
導体集積回路に有効な技術である。
【００１１】図２には、ショート検出信号端子付き半導
体集積回路１００の一例使用形態図が示される。同図に
よれば、上記ショート検出信号端子付き半導体集積回路
１００のショート検出端子３に電流計７が接続され、電
流計７に電圧印加装置８が設けられる。ここで、同図に
示されるようにショート検出端子付き半導体集積回路１
００の入力端子ＰＩ１〜ＰＩｎ又は出力端子ＰＯ１〜Ｐ
Ｏｎの何れかが上記電源電圧Ｖｅｅとショートしている
場合の検出方法は、次の通りである。先ず、ショート検
出端子付き半導体半導体集積回路１００の電源端子Ｖｅ
ｅに所定の電圧、例えば接地電圧を与え、他の電源端子
Ｖｃｃをフローティング状態にする。この状態におい
て、上記半導体集積回路１００の入力回路４，出力回路
５や内部回路２は動作されない。次いで、上記電圧フォ
ース装置８でショート検出端子３に上記接地電位に対し
て電位差のある電位例えば＋０．８Ｖを印加する。入力
端子ＰＩ１〜ＰＩｎ又は出力端子ＰＯ１〜ＰＯｎの何れ
かが電源端子Ｖｅｅとショートしていれば電流計４の針
が動き、ショートしていなければ電流計は動かないこと
から、容易にショートの有無を知ることができる。ま
た、電流計４の代わりに電圧計を設け、電圧印加装置８
の代わりに電流供給装置を設けても、入力端子ＰＩ１〜
ＰＩｎ又は出力端子ＰＯ１〜ＰＯｎの何れかと電源端子
Ｖｅｅとのショートの有無を電圧計にて確認することが
できる。
体集積回路１００の一例使用形態図が示される。同図に
よれば、上記ショート検出信号端子付き半導体集積回路
１００のショート検出端子３に電流計７が接続され、電
流計７に電圧印加装置８が設けられる。ここで、同図に
示されるようにショート検出端子付き半導体集積回路１
００の入力端子ＰＩ１〜ＰＩｎ又は出力端子ＰＯ１〜Ｐ
Ｏｎの何れかが上記電源電圧Ｖｅｅとショートしている
場合の検出方法は、次の通りである。先ず、ショート検
出端子付き半導体半導体集積回路１００の電源端子Ｖｅ
ｅに所定の電圧、例えば接地電圧を与え、他の電源端子
Ｖｃｃをフローティング状態にする。この状態におい
て、上記半導体集積回路１００の入力回路４，出力回路
５や内部回路２は動作されない。次いで、上記電圧フォ
ース装置８でショート検出端子３に上記接地電位に対し
て電位差のある電位例えば＋０．８Ｖを印加する。入力
端子ＰＩ１〜ＰＩｎ又は出力端子ＰＯ１〜ＰＯｎの何れ
かが電源端子Ｖｅｅとショートしていれば電流計４の針
が動き、ショートしていなければ電流計は動かないこと
から、容易にショートの有無を知ることができる。ま
た、電流計４の代わりに電圧計を設け、電圧印加装置８
の代わりに電流供給装置を設けても、入力端子ＰＩ１〜
ＰＩｎ又は出力端子ＰＯ１〜ＰＯｎの何れかと電源端子
Ｖｅｅとのショートの有無を電圧計にて確認することが
できる。
【００１２】なお、半導体集積回路１００が通常の動作
を行うときは、ショート検出端子３はフローティングと
され入力端子ＰＩ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯ
ｎとの間には整流素子１が介在されるので、ショート検
出端子３は半導体集積回路１００の動作上何等支障を来
すことはない。また、上記電源端子Ｖｃｃと入力端子Ｐ
Ｉ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯｎとのショート
検出を行う場合、ショート検出端子３から保護回路６に
設けられている電源端子Ｖｃｃへ電流が流れないよう
に、保護回路６に設けられている電源端子Ｖｃｃだけを
フローティングさせておく必要があるので注意を要す
る。換言すれば、電源配線の構造上入力回路４、出力回
路５、内部回路２のための電源配線と保護回路６のため
の電源配線とは分離独立されていなければならない。こ
のような半導体集積回路１００のショート検査は、素子
破壊に関与する電源端子と外部端子とのショートを有す
る不良品を容易に選別することができる。
を行うときは、ショート検出端子３はフローティングと
され入力端子ＰＩ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯ
ｎとの間には整流素子１が介在されるので、ショート検
出端子３は半導体集積回路１００の動作上何等支障を来
すことはない。また、上記電源端子Ｖｃｃと入力端子Ｐ
Ｉ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯｎとのショート
検出を行う場合、ショート検出端子３から保護回路６に
設けられている電源端子Ｖｃｃへ電流が流れないよう
に、保護回路６に設けられている電源端子Ｖｃｃだけを
フローティングさせておく必要があるので注意を要す
る。換言すれば、電源配線の構造上入力回路４、出力回
路５、内部回路２のための電源配線と保護回路６のため
の電源配線とは分離独立されていなければならない。こ
のような半導体集積回路１００のショート検査は、素子
破壊に関与する電源端子と外部端子とのショートを有す
る不良品を容易に選別することができる。
【００１３】図３には、上記半導体集積回路１００の入
力回路４，出力回路５及び内部回路２の一例回路図が示
される。本発明は、半導体集積回路１００の入力回路
４，出力回路５及び内部回路２には限定されず、あらゆ
る半導体集積回路の外部端子に有効に作用するものであ
るが、ここで本発明のショート検出端子付き半導体集積
回路１００の入力回路４，出力回路５及び内部回路２の
一例を示す。図３の（Ａ）は、入力回路４の一例回路図
であり、例えば基準レベルＶｂｂを中心に入力信号を差
動増幅回路にて相補信号化し、これを次段で内部信号レ
ベルとして内部回路に供給する回路によって入力回路が
構成できる。図３の（Ｂ）は、出力回路５の一例回路図
であり、入力回路４又は内部回路２からの出力信号を差
動増幅回路にて所望とする電位に調整して出力トランジ
スタを制御する回路によって出力回路を構成できる。内
部回路２の一例回路図としては、上記入力回路４の入力
端子に入力回路又は他の内部回路からの信号が入力とさ
れる上記入力回路４と同様の回路構成から成る差動増幅
回路が挙げられる。図３の（Ａ）で示される入力回路４
が用いられる場合、ショート検出端子３は、入力端子と
入力信号が供給されるトランジスタＴＩのベースとの間
に接続され、その間と電源端子Ｖｅｅとのショートを検
出するために用いられる。同様に、図３の（Ｂ）で示さ
れる出力回路５が用いられる場合、ショート検出端子３
は、出力端子とトランジスタＴＯのエミッタとの間に接
続され、その間と電源端子Ｖｅｅとのショートを検出す
るために用いられる。
力回路４，出力回路５及び内部回路２の一例回路図が示
される。本発明は、半導体集積回路１００の入力回路
４，出力回路５及び内部回路２には限定されず、あらゆ
る半導体集積回路の外部端子に有効に作用するものであ
るが、ここで本発明のショート検出端子付き半導体集積
回路１００の入力回路４，出力回路５及び内部回路２の
一例を示す。図３の（Ａ）は、入力回路４の一例回路図
であり、例えば基準レベルＶｂｂを中心に入力信号を差
動増幅回路にて相補信号化し、これを次段で内部信号レ
ベルとして内部回路に供給する回路によって入力回路が
構成できる。図３の（Ｂ）は、出力回路５の一例回路図
であり、入力回路４又は内部回路２からの出力信号を差
動増幅回路にて所望とする電位に調整して出力トランジ
スタを制御する回路によって出力回路を構成できる。内
部回路２の一例回路図としては、上記入力回路４の入力
端子に入力回路又は他の内部回路からの信号が入力とさ
れる上記入力回路４と同様の回路構成から成る差動増幅
回路が挙げられる。図３の（Ａ）で示される入力回路４
が用いられる場合、ショート検出端子３は、入力端子と
入力信号が供給されるトランジスタＴＩのベースとの間
に接続され、その間と電源端子Ｖｅｅとのショートを検
出するために用いられる。同様に、図３の（Ｂ）で示さ
れる出力回路５が用いられる場合、ショート検出端子３
は、出力端子とトランジスタＴＯのエミッタとの間に接
続され、その間と電源端子Ｖｅｅとのショートを検出す
るために用いられる。
【００１４】本発明は、複数の上記ショート検出端子付
き半導体集積回路１００を搭載した実装基板にも適用す
ることができる。その構成概略図の一例を図４に示す。
同図に示される実装基板２００は、パッケージされた複
数の上記ショート検出端子付き半導体集積回路ａ，ｂ，
ｃを搭載するための配線パターンを備えた実装部位２０
１と、実装部位２０１と外部接続端子ＥＰを接続するた
めの配線パターンが設けられた周辺部位２０２とからな
る。上記周辺部位２０２及び実装部位２０１上の配線パ
ターンには、上記半導体集積回路ａ，ｂ，ｃの各ショー
ト検出端子３とショート検出外部端子ＳＰ１，ＳＰ２，
ＳＰ３とが１対１に対応するように接続される経路が設
けられている。ここでは、上記半導体集積回路ａのショ
ート検出端子３とショート検出外部端子ＳＰ１、半導体
集積回路ｂのショート検出端子３とショート検出外部端
子ＳＰ２、半導体集積回路ｃのショート検出端子３とシ
ョート検出外部端子ＳＰ３が接続される。上記半導体集
積回路ａ，ｂ，ｃは限定されるものではなく、前記半導
体集積回路１００のショート検出端子３を有するもので
機能的にモジュール化された半導体集積回路群を構成す
るものであればよく、例えばマイコン用半導体集積回路
やメモリ用半導体集積回路等が挙げられる。また、上記
実装基板２００には、電源端子Ｖｃｃ及びＶｅｅが設け
られており、上記半導体集積回路ａ，ｂ，ｃの同電源端
子と接続される。
き半導体集積回路１００を搭載した実装基板にも適用す
ることができる。その構成概略図の一例を図４に示す。
同図に示される実装基板２００は、パッケージされた複
数の上記ショート検出端子付き半導体集積回路ａ，ｂ，
ｃを搭載するための配線パターンを備えた実装部位２０
１と、実装部位２０１と外部接続端子ＥＰを接続するた
めの配線パターンが設けられた周辺部位２０２とからな
る。上記周辺部位２０２及び実装部位２０１上の配線パ
ターンには、上記半導体集積回路ａ，ｂ，ｃの各ショー
ト検出端子３とショート検出外部端子ＳＰ１，ＳＰ２，
ＳＰ３とが１対１に対応するように接続される経路が設
けられている。ここでは、上記半導体集積回路ａのショ
ート検出端子３とショート検出外部端子ＳＰ１、半導体
集積回路ｂのショート検出端子３とショート検出外部端
子ＳＰ２、半導体集積回路ｃのショート検出端子３とシ
ョート検出外部端子ＳＰ３が接続される。上記半導体集
積回路ａ，ｂ，ｃは限定されるものではなく、前記半導
体集積回路１００のショート検出端子３を有するもので
機能的にモジュール化された半導体集積回路群を構成す
るものであればよく、例えばマイコン用半導体集積回路
やメモリ用半導体集積回路等が挙げられる。また、上記
実装基板２００には、電源端子Ｖｃｃ及びＶｅｅが設け
られており、上記半導体集積回路ａ，ｂ，ｃの同電源端
子と接続される。
【００１５】上記の如く構成された実装基板２００は、
前記実施例と同様のショート検出方法において、ショー
ト検出端子３の代わりにショート検出外部端子ＳＰ１〜
ＳＰ３を利用して、実装基板２００に搭載した半導体集
積回路ａ，ｂ，ｃの外部端子と電源端子Ｖｅｅとのショ
ートを半導体集積回路ａ，ｂ，ｃ毎に検出可能とする。
また、ショート検出外部端子ＳＰ１〜ＳＰ３は半導体集
積回路ａ，ｂ，ｃのショート検出端子３を介して外部接
続端子ＥＰとも接続されることから、外部接続端子ＥＰ
と電源端子Ｖｅｅとのショートも検出可能とされる。こ
のように、実装基板２００に搭載された不良半導体集積
回路を検出することにより、実装基板上での各種テスト
を効率よく行うことができる。
前記実施例と同様のショート検出方法において、ショー
ト検出端子３の代わりにショート検出外部端子ＳＰ１〜
ＳＰ３を利用して、実装基板２００に搭載した半導体集
積回路ａ，ｂ，ｃの外部端子と電源端子Ｖｅｅとのショ
ートを半導体集積回路ａ，ｂ，ｃ毎に検出可能とする。
また、ショート検出外部端子ＳＰ１〜ＳＰ３は半導体集
積回路ａ，ｂ，ｃのショート検出端子３を介して外部接
続端子ＥＰとも接続されることから、外部接続端子ＥＰ
と電源端子Ｖｅｅとのショートも検出可能とされる。こ
のように、実装基板２００に搭載された不良半導体集積
回路を検出することにより、実装基板上での各種テスト
を効率よく行うことができる。
【００１６】上記実施例によれば以下の作用効果が得ら
れる。 （１）ショート検出端子３と入力端子ＰＩ１〜ＰＩｎ及
び出力端子ＰＯ１〜ＰＯｎが、ショート検出端子３から
入力部端子ＰＩ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯｎ
の方向へ電流が流れるように接続されることから、入力
端子ＰＩ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯｎと電源
端子Ｖｅｅとの間のショートの有無を、ショート検出端
子３に電圧若しくは電流を供給することにより電流計７
又は電圧計にて容易に検出できる。よって、入力端子Ｐ
Ｉ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯｎと電源端子Ｖ
ｅｅとがショートしている不良半導体集積回路を容易に
見い出すことができる。 （２）ショート検出外部端子ＳＰ１〜ＳＰ３と実装基板
２００に搭載したパッケージされた半導体集積回路ａ，
ｂ，ｃの外部端子が１対１対応に、ショート検出外部端
子ＳＰ１〜ＳＰ３から当該外部端子の方向へ電流が流れ
るように接続されることから、当該外部端子と電源端子
Ｖｅｅとのショートの有無を、ショート検出外部端子Ｓ
Ｐに電圧若しくは電流を供給することにより電流計又は
電圧計にて容易に検出できる。すなわち、実装基板に搭
載されたショート不良がある半導体集積回路を選別でき
る。また、ショート検出端子ＳＰ〜ＳＰ３は外部接続端
子ＥＰにも接続されており、所定のショート検出端子Ｓ
Ｐ〜ＳＰ３と接続される外部接続端子ＥＰと電源端子Ｖ
ｅｅとのショートの有無も同時に検出することができ
る。よって、実装基板２００に搭載されたショート検出
端子付き半導体集積回路のショート不良と実装基板の配
線経路のショート不良とを検出でき、実装基板を用いた
各種動作試験を行う上で不良半導体集積回路や不良基板
を用いることなく有効な試験を実行可能とすることがで
きる。
れる。 （１）ショート検出端子３と入力端子ＰＩ１〜ＰＩｎ及
び出力端子ＰＯ１〜ＰＯｎが、ショート検出端子３から
入力部端子ＰＩ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯｎ
の方向へ電流が流れるように接続されることから、入力
端子ＰＩ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯｎと電源
端子Ｖｅｅとの間のショートの有無を、ショート検出端
子３に電圧若しくは電流を供給することにより電流計７
又は電圧計にて容易に検出できる。よって、入力端子Ｐ
Ｉ１〜ＰＩｎ及び出力端子ＰＯ１〜ＰＯｎと電源端子Ｖ
ｅｅとがショートしている不良半導体集積回路を容易に
見い出すことができる。 （２）ショート検出外部端子ＳＰ１〜ＳＰ３と実装基板
２００に搭載したパッケージされた半導体集積回路ａ，
ｂ，ｃの外部端子が１対１対応に、ショート検出外部端
子ＳＰ１〜ＳＰ３から当該外部端子の方向へ電流が流れ
るように接続されることから、当該外部端子と電源端子
Ｖｅｅとのショートの有無を、ショート検出外部端子Ｓ
Ｐに電圧若しくは電流を供給することにより電流計又は
電圧計にて容易に検出できる。すなわち、実装基板に搭
載されたショート不良がある半導体集積回路を選別でき
る。また、ショート検出端子ＳＰ〜ＳＰ３は外部接続端
子ＥＰにも接続されており、所定のショート検出端子Ｓ
Ｐ〜ＳＰ３と接続される外部接続端子ＥＰと電源端子Ｖ
ｅｅとのショートの有無も同時に検出することができ
る。よって、実装基板２００に搭載されたショート検出
端子付き半導体集積回路のショート不良と実装基板の配
線経路のショート不良とを検出でき、実装基板を用いた
各種動作試験を行う上で不良半導体集積回路や不良基板
を用いることなく有効な試験を実行可能とすることがで
きる。
【００１７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００１８】例えば、上記実施例ではショート検出端子
を半導体集積回路の外部端子の１つとして説明したが、
ショート検出端子は１つに限定されることはなく、ショ
ート検出操作を迅速に行うために共通に接続させた複数
のショート検出端子を設けることもできる。上記ショー
ト検出外部端子についても同様である。
を半導体集積回路の外部端子の１つとして説明したが、
ショート検出端子は１つに限定されることはなく、ショ
ート検出操作を迅速に行うために共通に接続させた複数
のショート検出端子を設けることもできる。上記ショー
ト検出外部端子についても同様である。
【００１９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路に基づいて説明したが、それに限定されること
はない。本発明は、少なくとも外部端子と電源端子との
ショート検出に適用することができる。
なされた発明をその背景となった利用分野である半導体
集積回路に基づいて説明したが、それに限定されること
はない。本発明は、少なくとも外部端子と電源端子との
ショート検出に適用することができる。
【００２０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２１】すなわち、ショート検出端子と、当該ショ
ート検出端子から半導体集積回路の外部端子へ向けて導
通させる整流素子を設けた経路とを備えた半導体集積回
路は、外部端子と電源端子とのショートをショート検出
端子に電圧印加又は電流供給することにより、ショート
の有無を容易に検知できる。よって、不良半導体集積回
路の選別が効率よく行なわれる。また、ショート検出外
部端子と、当該ショート検出外部端子から実装基板に搭
載したパッケージされたショート検出端子付き半導体集
積回路のショート検出端子への経路とを上記半導体集積
回路毎に備えた実装基板は、上記半導体集積回路の外部
端子と電源端子とのショートをショート検出外部端子に
電圧印加又は電流供給することにより、容易にショート
の有無を検出して実装基板に搭載した半導体集積回路及
び実装基板上の配線の不良箇所を確認できる。よって、
不良確認操作が容易なことから、正常な半導体集積回路
と正常な実装基板による半導体集積回路の動作テスト等
が効率よく行われる。
ート検出端子から半導体集積回路の外部端子へ向けて導
通させる整流素子を設けた経路とを備えた半導体集積回
路は、外部端子と電源端子とのショートをショート検出
端子に電圧印加又は電流供給することにより、ショート
の有無を容易に検知できる。よって、不良半導体集積回
路の選別が効率よく行なわれる。また、ショート検出外
部端子と、当該ショート検出外部端子から実装基板に搭
載したパッケージされたショート検出端子付き半導体集
積回路のショート検出端子への経路とを上記半導体集積
回路毎に備えた実装基板は、上記半導体集積回路の外部
端子と電源端子とのショートをショート検出外部端子に
電圧印加又は電流供給することにより、容易にショート
の有無を検出して実装基板に搭載した半導体集積回路及
び実装基板上の配線の不良箇所を確認できる。よって、
不良確認操作が容易なことから、正常な半導体集積回路
と正常な実装基板による半導体集積回路の動作テスト等
が効率よく行われる。
【図１】本発明のショート検出信号端子付き半導体集積
回路を示す一例ブロック図である。
回路を示す一例ブロック図である。
【図２】本発明のショート検出信号端子付き半導体集積
回路を示す一例使用形態図である。
回路を示す一例使用形態図である。
【図３】本発明のショート検出信号端子付き半導体集積
回路の入力回路、出力回路、及び内部回路を示す一例回
路図である。
回路の入力回路、出力回路、及び内部回路を示す一例回
路図である。
【図４】本発明の実装基板の一例ブロック図である。
１００ 半導体集積回路 １ 整流素子 ２ 内部回路 ３ ショート検出端子 ６ 保護回路 ＰＩ 入力端子 ＰＯ 出力端子
フロントページの続き (72)発明者 山口 慎一郎 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内 (72)発明者 清水 淳 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (6)
- 【請求項１】 半導体集積回路の外部端子へ向けて整流
作用を行う整流素子を介して、上記外部端子に共通に接
続されるショート検出端子を新たな外部端子として備え
ることを特徴とするショート検出端子付き半導体集積回
路。 - 【請求項２】 パッケージされた複数の上記請求項１記
載の半導体集積回路を搭載した実装基板の当該半導体集
積回路のショート検出端子に個別に接続されるショート
検出外部端子を備えることを特徴とする実装基板。 - 【請求項３】 上記請求項１記載のショート検出端子付
き半導体集積回路におけるショート検出対象の一方の電
源端子を所定の電位とし、他方の電源端子をフローティ
ング状態とし、上記ショート検出端子に電流計を接続し
て上記一方の電源端子の電圧に対して電位差を持つ電圧
を印加することにより、外部端子と上記一方の電源端子
とのショートを検出するショート検出方法。 - 【請求項４】 上記請求項１記載のショート検出端子付
き半導体集積回路におけるショート検出対象の一方の電
源端子を所定の電位とし、他方の電源端子をフローティ
ング状態とし、上記ショート検出端子に電圧計を接続し
て上記一方の電源端子に対して電流を供給することによ
り、外部端子と上記一方の電源端子とのショートを検出
するショート検出方法。 - 【請求項５】 上記請求項２記載の実装基板におけるシ
ョート検出対象の一方の電源端子を所定の電位とし、他
方の電源端子をフローティング状態とし、上記ショート
検出外部端子に電流計を接続して上記一方の電源端子の
電圧に対して電位差を持つ電圧を印加することにより、
上記実装基板に搭載される半導体集積回路のショート検
出端子と上記一方の電源端子とのショートを検出するシ
ョート検出方法。 - 【請求項６】 上記請求項２記載の実装基板におけるシ
ョート検出対象の一方の電源端子を所定の電位とし、他
方の電源端子をフローティング状態とし、上記ショート
検出外部端子に電圧計を接続して上記一方の電源端子に
対して電流を供給することにより、上記実装基板に搭載
される半導体集積回路のショート検出端子と上記一方の
電源端子とのショートを検出するショート検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026265A JPH08201474A (ja) | 1995-01-20 | 1995-01-20 | ショート検出端子付き半導体集積回路、実装基板、及びショート検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026265A JPH08201474A (ja) | 1995-01-20 | 1995-01-20 | ショート検出端子付き半導体集積回路、実装基板、及びショート検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08201474A true JPH08201474A (ja) | 1996-08-09 |
Family
ID=12188445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7026265A Withdrawn JPH08201474A (ja) | 1995-01-20 | 1995-01-20 | ショート検出端子付き半導体集積回路、実装基板、及びショート検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08201474A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141511A (ja) * | 2005-11-15 | 2007-06-07 | Nissan Motor Co Ltd | 電池モジュール |
| JP2008122338A (ja) * | 2006-11-15 | 2008-05-29 | Univ Of Tokushima | 電子回路の配線故障検査法とその検査容易化回路 |
| US8013625B2 (en) | 2007-08-15 | 2011-09-06 | Fujitsu Limited | Semiconductor device |
| US8575952B2 (en) | 2009-01-15 | 2013-11-05 | Fujitsu Limited | Semiconductor device and test method |
| CN113253091A (zh) * | 2020-02-13 | 2021-08-13 | 欧菲影像技术（广州）有限公司 | 检测芯片短路位置的方法和装置以及系统 |
-
1995
- 1995-01-20 JP JP7026265A patent/JPH08201474A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141511A (ja) * | 2005-11-15 | 2007-06-07 | Nissan Motor Co Ltd | 電池モジュール |
| JP2008122338A (ja) * | 2006-11-15 | 2008-05-29 | Univ Of Tokushima | 電子回路の配線故障検査法とその検査容易化回路 |
| US8013625B2 (en) | 2007-08-15 | 2011-09-06 | Fujitsu Limited | Semiconductor device |
| US8593168B2 (en) | 2007-08-15 | 2013-11-26 | Fujitsu Limited | Semiconductor device |
| US8575952B2 (en) | 2009-01-15 | 2013-11-05 | Fujitsu Limited | Semiconductor device and test method |
| CN113253091A (zh) * | 2020-02-13 | 2021-08-13 | 欧菲影像技术（广州）有限公司 | 检测芯片短路位置的方法和装置以及系统 |
| CN113253091B (zh) * | 2020-02-13 | 2024-04-30 | 广州得尔塔影像技术有限公司 | 检测芯片短路位置的方法和装置以及系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |