JP3483130B2 - 集積回路の検査方法 - Google Patents

集積回路の検査方法

Info

Publication number
JP3483130B2
JP3483130B2 JP33825999A JP33825999A JP3483130B2 JP 3483130 B2 JP3483130 B2 JP 3483130B2 JP 33825999 A JP33825999 A JP 33825999A JP 33825999 A JP33825999 A JP 33825999A JP 3483130 B2 JP3483130 B2 JP 3483130B2
Authority
JP
Japan
Prior art keywords
integrated circuits
self
diagnosis
integrated circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP33825999A
Other languages
English (en)
Other versions
JP2001153929A (ja
Inventor
嘉一 西川
秀雄 宮沢
博三 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP33825999A priority Critical patent/JP3483130B2/ja
Priority to US09/724,089 priority patent/US6459290B1/en
Priority to CNB001342754A priority patent/CN1172316C/zh
Priority to KR1020000071722A priority patent/KR100768578B1/ko
Publication of JP2001153929A publication Critical patent/JP2001153929A/ja
Application granted granted Critical
Publication of JP3483130B2 publication Critical patent/JP3483130B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2855Environmental, reliability or burn-in testing
    • G01R31/2856Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505Test of Modular systems, e.g. Wafers, MCM's
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/319Tester hardware, i.e. output processing circuits
    • G01R31/31917Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31926Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、自己診断回路を有
する複数の集積回路の動作状態を確認するための集積回
路の検査方法に関する。 【0002】 【従来の技術】近年、大規模化・複雑化された半導体集
積回路(以下、集積回路と記す)を効果的に試験する方
法として、バーンイン試験が行われている。バーンイン
試験は、集積回路が高温環境下で正常に動作するか否か
を確認するものであり、通常、恒温槽の中で行われる。
バーンイン試験では、通常の試験に用いられる外部の試
験装置を使うことができないため、集積回路自体に自己
診断回路を搭載し、この自己診断回路により、回路動作
が検査される。集積回路に自己診断回路を内蔵した構成
では、集積回路自身の動作が正しく行われた場合、特定
の端子に正常に動作したことを示す信号を出力する構成
となっている。 【0003】以下、集積回路を検査するための方法につ
いて説明する。集積回路の自己診断は、内蔵された自己
診断回路を動作させるために必要な信号(電源印加、G
ND固定、クロック入力)を与え、得られた自己診断結
果をモニタすることにより集積回路の動作状態を確認す
ることができる。 【0004】図7は、シリコンウェハ上で複数の集積回
路を検査する場合を示している。図7に示されるよう
に、シリコンウェハ1上には自己診断回路を有する複数
の集積回路がマトリクス状に配列されており、接続プロ
ーブ配線シート30には、シリコンウェハ1上に配列さ
れた各集積回路にそれぞれ接続するためのプローブが集
積回路の配列パターンに従って配列されている。さら
に、接続プローブ配線シート30には、行方向に半導体
集積回路用入力制御信号線(以下、制御信号線と記
す)、及び列方向に自己診断結果出力信号線(以下、出
力信号線と記す)が配索されている。制御信号線及び出
力信号線はそれぞれプローブを介して各集積回路に接続
されるが、図示例のように、制御信号線は行方向に配列
された複数の集積回路に対して共通接続され、出力信号
線は各集積回路に個別に接続される。 【0005】上記構成において、シリコンウェハ1上に
配列された各集積回路を検査する場合、接続プローブ配
線シート30とシリコンウェハ1とを重ね合わせ、接続
プローブ30上に形成された各接続プローブをそれぞれ
シリコンウェハ1上に形成された対応する集積回路に接
続する。そして、制御信号線を介して各集積回路に電源
及びクロック信号等の必要な信号をそれぞれ供給し、集
積回路に搭載された自己診断回路を作動させて、自己の
集積回路を検査する。各集積回路に対する自己診断結果
はそれぞれ出力信号線を介して導出され、この自己診断
結果を外部のモニタ装置でモニタすることにより集積回
路を検査することができる。 【0006】 【発明が解決しようとする課題】上記した従来の試験方
法には次のような問題点がある。上記構成では、シリコ
ンウェハ1上に形成された各集積回路からそれぞれ個別
に出力信号線が導出されており、この出力信号線を介し
て得られる自己診断結果を個々にモニタすることによ
り、集積回路が検査される。 【0007】高温環境下で実施されるバーンイン試験に
あっては、複数の集積回路を個別に検査する場合、全て
の集積回路を検査し終えるのに相当の時間を要し、検査
効率が低下する。従って、集積回路の検査時間は短いこ
とが好ましい。検査時間を短縮するために、複数の集積
回路を一度に検査しようとすると、図7に示した構成で
は、各集積回路から得られる自己診断結果をそれぞれモ
ニタするために、集積回路の個数だけ出力信号線及びモ
ニタ装置が必要となる。 【0008】図7に示した構成では、シリコンウェハ1
上に形成される集積回路の数に応じて、接続プローブ配
線シート30に配索される出力信号線の本数も増加する
が、接続プローブ配線シート30に配索可能な出力信号
線の本数は物理的にも限度がある。また、集積回路の数
だけモニタ装置を用意することは非現実的である。さら
に、出力信号線及びモニタ装置が増加すると、検査シス
テム全体が複雑かつ高価になり、これは集積回路の製造
コストに反映されるため、検査システムを含めた集積回
路の生産性が低下する事態を招く。 【0009】本発明は、上記従来の問題点を解決するた
めに成されたもので、複数の集積回路からの各自己診断
結果を効率良くモニタすることができ、また集積回路に
接続される出力信号線の数を必要最小限に抑えることが
できる集積回路の検査方法を提供することを目的とす
る。 【0010】 【課題を解決するための手段】上記した従来技術の課題
の解決を図るために本発明の集積回路の検査方法は、自
己診断回路を有し、前記自己診断回路による自己診断結
果を出力する出力端と、前記自己診断結果の出力を制御
する複数の制御信号が入力される複数の入力端と、前記
複数の制御信号の組み合わせにより前記自己診断結果の
出力禁止若しくは出力許可を制御するトライステートバ
ッファとを備えた集積回路が複数個マトリクス状に配列
され、前記複数の集積回路の各入力端が、前記制御信号
を入力するための複数の信号線を介して行毎に共通結線
されるとともに、前記複数の集積回路の各出力端が、前
記自己診断結果を出力するための出力信号線を介して複
数行列毎に共通結線され、共通結線された複数行列毎に
それぞれモニタに接続されており、前記制御信号の組み
合わせにより、共通結線された複数行列内の複数の集積
回路のうち何れか1つを選択し、選択された集積回路の
自己診断結果の出力を許可するとともに、他の集積回路
の自己診断結果の出力を禁止し、選択された各集積回路
の自己診断結果をそれぞれ前記モニタに供給するもので
ある。 【0011】 【0012】 【0013】 【0014】 【0015】 【0016】 【0017】 【0018】発明によれば、複数行列毎に1つのグル
ープが構成される。そして、制御信号の組み合わせによ
りグループ内で何れか1つの集積回路を選択し、各グル
ープ内でそれぞれ1つの集積回路のみをアクティブにす
ることができる。各グループ内で選択された集積回路の
自己診断結果はそれぞれ対応するモニタにより確認され
る。制御信号の組み合わせによる選択操作を、順次、複
数列毎実行することにより、全ての集積回路の自己診断
結果を確認することができる。これにより、複数の集積
回路の自己診断結果を1つのモニタで確認することがで
き、また、グループ毎にモニタに接続されるため、出力
信号線の数を必要最小限に抑えることができる。 【0019】 【0020】 【発明の実施の形態】以下、本発明の第1の実施の形態
を図面を参照して説明する。図1に示されるように、シ
リコンウェハ1上には複数の集積回路がマトリクス配列
で形成されており、各集積回路には図示しない配線シー
ト上にそれぞれ行方向に配索された複数のセレクト線
(制御信号線)を介してセレクト信号が供給され、また
列方向に配索された複数の判定信号線(出力信号線)を
介して判定結果信号が導出される。セレクト線は、所望
の集積回路を選択して自己診断結果を導出するためのセ
レクト信号を供給するものであり、判定信号線は各集積
回路から得られた自己診断結果を示す判定結果信号をモ
ニタに供給するためのものである。 【0021】シリコンウェハ1上の集積回路について、
部分拡大された領域9に配列されている、3個×3個の
9個の集積回路a〜iに注目すると、行方向において、
集積回路a、d、gにはセレクト信号線を介してセレク
ト信号1が供給され、集積回路b、e、hにはセレクト
信号2が供給され、集積回路c、f、iにはセレクト信
号3が供給される。また、列方向において、集積回路
a、b、cから判定信号線6を介して判定結果信号Aが
導出され、集積回路d、e、fから判定信号線7を介し
て判定結果信号Bが導出され、集積回路h、i、jから
判定信号線8を介して判定結果信号Cが導出される。各
セレクト信号線は、それぞれ集積回路を構成するセレク
ト信号入力端(入力端)10に接続され、判定信号線は
それぞれ判定結果出力端(出力端)9に接続される。 【0022】図2に示されるように、入力端10に供給
されたセレクト信号は、インバータ11を介して内部回
路及び自己診断回路12から得られる判定結果信号のト
ライステート出力を制御するトライステートバッファ1
3の制御端に反転供給される。判定結果信号はトライス
テートバッファ13の入力端に供給されており、制御端
に供給されたセレクト信号により出力禁止又は出力許可
が制御されて出力端9に導出される。 【0023】シリコンウェハー1上で全ての集積回路に
対し、自己診断を行う場合、クロック入力や端子固定な
どは全ての集積回路に対し、共通にすることができる。
従って、1つの集積回路を自己診断するために必要な本
数分の入力信号を制御することで、全ての集積回路を自
己診断することができる。 【0024】以下、集積回路の自己診断判定結果をモニ
タする方法について説明する。図1に示したシリコンウ
ェハ1上の部分拡大された領域2内の集積回路a〜iに
対し、(a、b、c)の組、(d,e,f,)の組、
(g,h,i)の組のように、列単位でグループ分けす
る。グループ分けされた各組を構成する複数の集積回路
はそれぞれ出力端9に接続される判定信号線により互い
に結線される。これにより、各組を構成する複数の集積
回路から得られるそれぞれの判定結果信号は結線された
判定信号線を介して導出される。すなわち、図示例のよ
うに、(a、b、c)の組、(d,e,f,)の組、
(g,h,i)の組からそれぞれ判定結果信号A、B、
Cが導出される。さらに、集積回路a〜iに対し、
(a、d、g)の組、(b、e、h)の組、(c、f、
i)の組のように、行単位でグループ分けする。グルー
プ分けされた各組を構成する複数の集積回路はそれぞれ
入力端10に接続されるセレクト線により互いに結線さ
れる。 【0025】図2に示した集積回路において、入力端1
0に供給されるセレクト信号が”H(ハイ)”レベルに
設定されると(アクティブ入力)、トライステートバッ
ファ13がアクティブ状態となり、内部回路及び自己診
断回路12から出力された判定結果信号が出力端9から
導出される。入力端10に供給されるセレクト信号が”
L(ロー)”レベルに設定されると(ノンアクティブ入
力)、トライステートバッファ13がノンアクティブ状
態となり、出力端9がハイインピーダンス状態となる。 【0026】図1に示した構成において、セレクト信号
線3を介して供給されるセレクト信号1を”H”レベル
に設定し、セレクト信号線4、5を介して供給されるセ
レクト信号2、3を”L”レベルに設定すると、集積回
路a〜iのうち、集積回路a、d、gを構成するトライ
ステートバッファ10がアクティブ状態となり、集積回
路a、d、gの判定結果信号が出力端9から導出され
る。一方、集積回路b、e、h、c、f、iを構成する
トライステートバッファ10はノンアクティブ状態とな
り、出力端9がハイインピーダンス状態となる。これに
より、判定信号線6、7、8を介して集積回路a、d、
gの判定結果信号が判定結果信号A、B、Cとしてそれ
ぞれ導出される。これら判定結果信号A、B、Cをそれ
ぞれ外部モニタに供給することにより、集積回路a、
d、gの自己診断結果をモニタすることができる。 【0027】次に、セレクト信号2を”H”レベルに設
定し、セレクト信号1、3を”L”レベルに設定する
と、集積回路a〜iのうち、集積回路b、e、hを構成
するトライステートバッファ10がアクティブ状態とな
り、集積回路b、e、hの判定結果信号が出力端9から
導出される。一方、集積回路a、d、g、c、f、iを
構成するトライステートバッファ10はノンアクティブ
状態となり、出力端9がハイインピーダンス状態とな
る。これにより、判定信号線6、7、8を介して集積回
路b、e、hの自己診断結果が判定結果信号A、B、C
としてそれぞれ導出される。これら判定結果信号A、
B、Cをそれぞれ外部モニタに供給することにより、集
積回路b、e、hの自己診断結果をモニタすることがで
きる。 【0028】上述のように、集積回路a〜iに対して、
列単位でグループ分けされた複数の集積回路の組(a、
b、c)、(d、e、f)、(g、h、i)から任意の
1行を選択し、各組から選択された1行の集積回路の判
定結果信号をそれぞれ導出することにより、選択された
1行の集積回路を自己診断することができる。 【0029】以上図1に示したシリコンウェハ1上の3
個×3個の9個の集積回路a〜iについて説明したが、
シリコンウェハ1上のM個×N個の集積回路に対して、
上述のように列単位でグループ分けし、M個×N個の集
積回路から任意の1行を選択して自己診断することがで
きる。 【0030】すなわち、シリコンウェハ1に形成された
集積回路に対して、互いに結線された複数の集積回路か
らなるグループを列方向にN個構成する。N個のグルー
プはそれぞれN個のモニタに接続される。各グループは
それぞれ最大M個の集積回路で構成されており、行方向
に配索されるM本のセレクト信号線を各グループを構成
する複数の集積回路にそれぞれ重複しないように接続す
る。この構成において、M本のセレクト信号のうち何れ
か1本を順次アクティブに設定することにより、M個×
N個の集積回路が行方向に順次N個毎に選択される。選
択されたN個の集積回路の自己診断結果は、それぞれN
個のモニタで同時に確認される。 【0031】以下、図3及び図4を参照して第2の実施
の形態について説明する。なお、先の図1及び図2に示
した部分と同一部分には同一符号を付して詳細な説明を
省略する。図3に示されるように、シリコンウェハ1上
の各集積回路にはそれぞれ2本のセレクト信号が供給さ
れる。すなわち、部分拡大された領域9に注目すると、
集積回路(a、d、e)には、セレクト信号1−a、1
ーbがセレクト線16、17を介して供給され、集積回
路(b、e、h)にはセレクト信号2−a、2ーbがセ
レクト線18、19を介して供給され、集積回路(c、
f、i)にはセレクト信号3−a、3−bがセレクト線
20、21を介して供給される。また、判定信号線22
は、集積回路を3列毎に1つにグループ分けされたもの
で、モニタに接続される。 【0032】図4は集積回路を示しており、内部回路及
び自己診断回路12、自己診断結果を出力端9に導出す
るトライステートバッファ13、トライステートバッフ
ァ13の制御端に、入力端23、24、25に供給され
た信号のナンド出力を反転供給する3入力型のナンド回
路29を備えている。入力端23、24、25に供給さ
れた信号はそれぞれバッファ26、27、28を介して
ナンド回路29に供給され、さらに入力端25に供給さ
れた信号は反転されてナンド回路29に供給される。 【0033】シリコンウェハ1上で全ての集積回路に対
して自己診断を行う場合、クロック入力や端子固定など
は全ての集積回路に対して共通にすることができる。従
って、1つの集積回路を自己診断するために必要な本数
分の入力信号を制御することで、全ての集積回路を自己
診断することができる。 【0034】以下、集積回路の自己診断判定結果をモニ
タする方法について説明する。図3に示されるように、
シリコンウェハ1上の部分拡大された領域2内の集積回
路a〜iは、それぞれ出力端9に接続される判定信号線
22を介して互いに結線される。これにより、各集積回
路から得られるそれぞれの自己診断判定結果は判定信号
線22を介して導出される。さらに、集積回路a〜iに
対し、図1と同様に行単位でグループ分けする。グルー
プ分けされた各組を構成する複数の集積回路はそれぞれ
2本のセレクト線により相互に結線される。すなわち、
(a、d、g)の組がセレクト線16、17により接続
され、(b、e、h)の組がセレクト線18、19によ
り接続され、(c、f、i)の組がセレクト線20、2
1により接続される。 【0035】図4に示した集積回路において、入力端2
3、24に供給されるセレクト信号が”H(1)”レベ
ルに設定され、入力端25に供給されるセレクト信号
が”L(0)”レベルに設定されると(アクティブ入
力)、出力トライステートバッファ13がアクティブ状
態となり、内部回路及び自己診断回路12から主力され
た自己診断判定結果が出力端9から導出される。 【0036】図3において、共通のセレクト信号線によ
り接続されている集積回路の組(a、d、g)、(b、
e、h)、(c、f、i)に対して、2種のセレクト信
号により、何れか1つがセレクトされている状態(3状
態)及び全てセレクトされていない状態を設定するため
に、各集積回路に対する入力状態を以下のように設定す
る。 【0037】すなわち、集積回路aにあっては、入力端
23がセレクト信号1−aに接続され、入力端24が”
H”(VDD)レベルに固定され、入力端25がセレク
ト信号1−bに接続される。集積回路にあっては、入力
端23がセレクト信号1−bに接続され、入力端24
が”H”(VDD)レベルに固定され、入力端25がセ
レクト信号1−aに接続される。集積回路gにあって
は、入力端23がセレクト信号1−aに接続され、入力
端24がセレクト信号1−bに接続され、入力端25
が”L”(GND)レベルに固定される。 【0038】上記構成により、集積回路(a、d、g)
に対するセレクト信号(1−a、1−b)の入力状態を
変えることにより、各集積回路a、d、gをそれぞれア
クティブ状態若しくはノンアクティブ状態に選択制御さ
れる。すなわち、セレクト信号(1−a、1−b)の入
力状態を、(0、0)に設定することにより、集積回路
a、d、gが全てノンアクティブ状態に設定され、
(0、1)に設定することにより、集積回路aがアクテ
ィブ状態、集積回路d、gがノンアクティブ状態に設定
され、(1、0)に設定することにより、集積回路dが
アクティブ状態、集積回路a、gがノンアクティブ状態
に設定され、(1、1)に設定することにより、集積回
路gがアクティブ状態、集積回路a、dがノンアクティ
ブ状態に設定される。 【0039】以下、同様に、集積回路(b、e、h)、
(c、f、i)をそれぞれ対応するセレクト線(2−
a、2−b)、(3−a、3−b)に接続し、セレクト
線(2−a、2−b)、(3−a、3−b)の入力状態
を変えることにより、各集積回路b、e、f及びc、
f、iをそれぞれアクティブ状態若しくはノンアクティ
ブ状態に選択制御される。 【0040】上記構成において、セレクト信号(1−
a、1−b)、(2−a、2−b)、(3−a、3−
b)の何れか1組を(0、1)、(1、0)、(1、
1)の何れかに設定し、他の組を全て(0、0)に設定
することにより、集積回路a〜iのうち何れか1つの集
積回路のみがアクティブ状態に設定され、この集積回路
の自己診断判定結果が出力端から導出される。一方、他
の集積回路はノンアクティブ状態に設定され、出力端が
ハイインピーダンス状態となる。これにより、集積回路
a〜iをそれぞれ結線する判定信号線22からは集積回
路a〜iのうち何れか1つの自己診断判定結果のみが導
出される。 【0041】上述のように、集積回路の何れか1つのみ
をアクティブ状態に選択設定する操作を、集積回路a〜
iに対して順次実行することにより、集積回路a〜iの
自己診断判定結果が順次導出される。従って、集積回路
a〜iをそれぞれ短絡接続する1つのモニタにより、集
積回路a〜iの全ての自己診断判定結果をモニタするこ
とができる。 【0042】以上、集積回路a〜iにおいて説明したよ
うに、行上で2種のセレクト信号により3つの集積回路
をアクティブ状態若しくはノンアクティブ状態に選択制
御し、1つのモニタにより自己診断判定結果をモニタす
ることができる。同様に、図3に示したシリコンウェハ
1に形成された全て集積回路に対して、N個のモニタに
接続される集積回路のグループをN個構成し、各グルー
プに含まれる集積回路の数を最大M個とした場合、各グ
ループ内の集積回路は、M×2/3本のセレクト線によ
り任意に選択制御される。図3は、各グループ内の集積
回路は3つづづ共通の2本のセレクト線により制御され
る例を示している。すなわち、各グループ内において、
共通の2本のセレクト線の入力状態を(0、1)、
(1、0)、(1、1)の何れか1つに順次設定し、他
のセレクト線の入力状態を(0、0)に設定することに
より、グループ内の全ての集積回路に対して自己診断判
定結果をモニタすることができる。 【0043】なお、以上の説明では、行上で、2種のセ
レクト信号により3つの集積回路を制御する場合につい
て説明したが、同様に、P本のセレクト線により(2P
―1)の集積回路を制御することもできる。 【0044】以下、図5及び図6を参照して第3の実施
の形態について説明する。第1及び第2の実施の形態で
は、シリコンウェハ上に形成された集積回路を検査する
場合について説明したが、第3の実施の形態は、シリコ
ンウェハ上で実行した集積回路に対する検査を、パッケ
ージングされた状態でスロットに装着された集積回路に
対して実行するものである。図5は第1の実施の形態に
対応し、図6は第2の実施の形態に対応している。 【0045】図5及び図6に示されるように、ソケット
基板33には集積回路が装着される複数のソケット34
が配列されており、各スロットにはそれぞれ入力信号線
及び出力信号線が図示しない端子を介して電気的に接続
されている。図5に示した構成において、入力信号線及
び出力信号線は第1の実施の形態と同一機能を得るよう
に各スロットに接続される。また、図6に示した構成に
おいて、入力信号線及び出力信号線は第2の実施の形態
と同一機能を得るように各スロットに接続される。 【0046】パッケージングされた集積回路を検査する
場合、図7の接続プローブの搭載された接続プローブ配
線シート30をソケット基板33で実現することで、第
1及び第2の実施の形態と同様の検査を実施することが
できる。 【0047】なお、第1乃至第3の実施の形態では、セ
レクト信号が”H”レベルのときに集積回路がアクティ
ブ(ハイアクティブ)となる場合について説明したが、
セレクト信号が”L”レベルのときにアクティブ(ロー
アクティブ)となるように変更することもできる。ま
た、集積回路から得られる自己診断判定結果をモニタす
るとは、波形に基づいて判定結果をモニタする場合の
他、点滅等に基づいて判定結果をモニタする場合を含む
ものとすする。 【0048】以下、第4の実施の形態について説明す
る。第4の実施の形態は、シリコンウェハ上に形成され
た集積回路若しくはパッケージングされた状態でスロッ
トに装着された集積回路に対してバーンイン試験を実行
した場合に、判定結果信号が、バーンインストレスが正
常に印加されていることを示す信号を含むようにしたも
のである。 【0049】バーンイン試験は、初期不良の集積回路が
市場流出することを防止することを目的とし、高温状態
に保持したまま、入力端から信号を入力して集積回路を
動作させることでストレスを印加し、初期不良が発生す
る可能性が高い集積回路をストレス印加により、故障さ
せるものである。そのため、バーイン試験では適切なス
トレスが印加されているかが重要であり、ストレスが適
切に印加されていることを確認する必要がある。よっ
て、第1乃至第3の実施の形態に示した構成において、
自己診断判定結果に、集積回路に印加されたストレスの
状態を含ませることで、集積回路に印加されたストレス
の状態を効率良く確認することができ、バーンイン試験
での生産性が向上する。 【0050】 【発明の効果】本発明によれば、複数の集積回路が複数
行列毎にグループ分けされる。そして、制御信号の組み
合わせによりグループ内で何れか1つの集積回路を選択
し、各グループ内でそれぞれ1つの集積回路のみをアク
ティブにすることができる。各グループ内で選択された
集積回路の自己診断結果はそれぞれ対応するモニタによ
り確認される。制御信号の組み合わせによる選択操作
を、順次、複数列毎実行することにより、全ての集積回
路の自己診断結果を確認することができる。これによ
り、複数の集積回路の自己診断結果を1つのモニタを確
認することができ、また、複数の集積回路毎に1つのモ
ニタに接続されるため、出力信号線の数を必要最小限に
抑えることができる。よって、検査装置を簡易に構成す
ることができ、検査装置の低価格下が可能となる。 【0051】 【0052】 【0053】
【図面の簡単な説明】 【図1】本発明の第1の実施の形態を示す構成図であ
る。 【図2】図1に示した半導体集積回路を示す構成図であ
る。 【図3】本発明の第2の実施の形態を示す構成図であ
る。 【図4】図3に示した半導体集積回路を示す構成図であ
る。 【図5】本発明の第3の実施の形態を示す構成図であ
り、第1の実施の形態に対応するものである。示したの
装置と同機能を有する半導体集積回路のパッケージ品を
用 【図6】本発明の第3の実施の形態を示す構成図であ
り、第2の実施の形態に対応するものである。 【図7】シリコンウェハ上に形成された半導体集積回路
を自己診断するための構成を示す図である。 【符号の説明】 1 シリコンウェハ 2 半導体集積回路 3、4、5、16〜21 セレクト信号線 6、7、8、22 判定信号線 9 判定結果信号出力端 10、23、24、25 セレクト信号入力端 11 インバータ 12 内部回路及び自己診断回路 13 トライステートバッファ 26、27、28 バッファ 29 ナンド回路 30 接続プローブ配線シート 33 ソケット基板 34 ソケット
フロントページの続き (56)参考文献 特開 平5−264669(JP,A) 特開 平9−55411(JP,A) 特開 平11−121570(JP,A) 特開 平6−77298(JP,A) 特開 平11−145223(JP,A) 特開 平11−118881(JP,A) (58)調査した分野(Int.Cl.7,DB名) G01R 31/28 H01L 21/66 H01L 27/04

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 自己診断回路を有し、前記自己診断回路
    による自己診断結果を出力する出力端と、前記自己診断
    結果の出力を制御する複数の制御信号が入力される複数
    の入力端と、前記複数の制御信号の組み合わせにより前
    記自己診断結果の出力禁止若しくは出力許可を制御する
    トライステートバッファとを備えた集積回路が複数個マ
    トリクス状に配列され、前記複数の集積回路の各入力端
    が、前記制御信号を入力するための複数の信号線を介し
    て行毎に共通結線されるとともに、前記複数の集積回路
    の各出力端が、前記自己診断結果を出力するための出力
    信号線を介して複数行列毎に共通結線され、共通結線さ
    れた複数行列毎にそれぞれモニタに接続されており、前
    記制御信号の組み合わせにより、共通結線された複数行
    列内の複数の集積回路のうち何れか1つを選択し、選択
    された集積回路の自己診断結果の出力を許可するととも
    に、他の集積回路の自己診断結果の出力を禁止し、選択
    された各集積回路の自己診断結果をそれぞれ前記モニタ
    に供給することを特徴とする集積回路の検査方法。
JP33825999A 1999-11-29 1999-11-29 集積回路の検査方法 Expired - Fee Related JP3483130B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP33825999A JP3483130B2 (ja) 1999-11-29 1999-11-29 集積回路の検査方法
US09/724,089 US6459290B1 (en) 1999-11-29 2000-11-28 Test apparatus of integrated circuit
CNB001342754A CN1172316C (zh) 1999-11-29 2000-11-29 集成电路测试装置
KR1020000071722A KR100768578B1 (ko) 1999-11-29 2000-11-29 집적회로의 검사 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33825999A JP3483130B2 (ja) 1999-11-29 1999-11-29 集積回路の検査方法

Publications (2)

Publication Number Publication Date
JP2001153929A JP2001153929A (ja) 2001-06-08
JP3483130B2 true JP3483130B2 (ja) 2004-01-06

Family

ID=18316444

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33825999A Expired - Fee Related JP3483130B2 (ja) 1999-11-29 1999-11-29 集積回路の検査方法

Country Status (4)

Country Link
US (1) US6459290B1 (ja)
JP (1) JP3483130B2 (ja)
KR (1) KR100768578B1 (ja)
CN (1) CN1172316C (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10037794A1 (de) * 2000-08-03 2002-02-21 Infineon Technologies Ag Verfahren und Vorrichtung zum Testen einer integrierten Schaltung, zu testende integrierte Schaltung, und Wafer mit einer Vielzahl von zu testenden integrierten Schaltungen
JP3992683B2 (ja) * 2001-08-16 2007-10-17 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 試験を行うための電子回路及び方法
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
CN102043100B (zh) * 2009-10-09 2013-03-06 中芯国际集成电路制造(上海)有限公司 老化测试系统
JP5735856B2 (ja) * 2011-05-18 2015-06-17 ラピスセミコンダクタ株式会社 半導体チップ及び半導体チップの検査方法
US10473711B2 (en) * 2016-04-15 2019-11-12 Infineon Technologies Ag Multi-channel fault detection with a single diagnosis output

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3526485A1 (de) * 1985-07-24 1987-02-05 Heinz Krug Schaltungsanordnung zum pruefen integrierter schaltungseinheiten
US5053700A (en) * 1989-02-14 1991-10-01 Amber Engineering, Inc. Method for wafer scale testing of redundant integrated circuit dies
US5059899A (en) * 1990-08-16 1991-10-22 Micron Technology, Inc. Semiconductor dies and wafers and methods for making
DE69133311T2 (de) * 1990-10-15 2004-06-24 Aptix Corp., San Jose Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung
US5136185A (en) 1991-09-20 1992-08-04 Hewlett-Packard Company Local tristate control circuit
US5513190A (en) 1991-10-28 1996-04-30 Sequoia Semiconductor, Inc. Built-in self-test tri-state architecture
JPH05264669A (ja) * 1992-03-19 1993-10-12 Nec Corp 半導体集積回路の試験装置
US5457400A (en) * 1992-04-10 1995-10-10 Micron Technology, Inc. Semiconductor array having built-in test circuit for wafer level testing
US5442282A (en) * 1992-07-02 1995-08-15 Lsi Logic Corporation Testing and exercising individual, unsingulated dies on a wafer
FR2700063B1 (fr) * 1992-12-31 1995-02-10 Sgs Thomson Microelectronics Procédé de test de puces de circuit intégré et dispositif intégré correspondant.
US5798653A (en) * 1995-04-20 1998-08-25 Sun Microsystems, Inc. Burn-in system for reliable integrated circuit manufacturing
US5952838A (en) * 1995-06-21 1999-09-14 Sony Corporation Reconfigurable array of test structures and method for testing an array of test structures
JPH0955411A (ja) * 1995-08-17 1997-02-25 Fujitsu Ltd 半導体ウェハの試験方法および半導体ウェハ
US5969538A (en) * 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
JPH09297162A (ja) * 1996-04-30 1997-11-18 Nittetsu Semiconductor Kk バーンインボード
US5936976A (en) 1997-07-25 1999-08-10 Vlsi Technology, Inc. Selecting a test data input bus to supply test data to logical blocks within an integrated circuit
JPH11121570A (ja) * 1997-10-21 1999-04-30 Matsushita Electric Ind Co Ltd 半導体装置およびその検査方法
US6140833A (en) * 1998-11-16 2000-10-31 Siemens Aktiengesellschaft In-situ measurement method and apparatus for semiconductor processing

Also Published As

Publication number Publication date
KR20010070248A (ko) 2001-07-25
CN1299137A (zh) 2001-06-13
CN1172316C (zh) 2004-10-20
JP2001153929A (ja) 2001-06-08
KR100768578B1 (ko) 2007-10-19
US6459290B1 (en) 2002-10-01

Similar Documents

Publication Publication Date Title
JP4290370B2 (ja) ディスプレイを駆動する駆動デバイス及び駆動デバイスを含むディスプレイ装置
JP2641816B2 (ja) 半導体集積回路の測定方法
JPS61289647A (ja) 集積回路
KR100485462B1 (ko) 집적회로검사방법
JPH073865B2 (ja) 半導体集積回路及び半導体集積回路の試験方法
JP3483130B2 (ja) 集積回路の検査方法
JP3509001B2 (ja) 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法
US20060170433A1 (en) Semiconductor test circuit
US20050030056A1 (en) Apparatus for measuring VS parameters in a wafer burn-in system
US7138792B2 (en) Programmable power personality card
JP2010165755A (ja) 半導体装置
KR100842909B1 (ko) 번-인 테스트의 스캔 방법
JP2005500536A (ja) 試験を行うための電子回路及び方法
JP3979619B2 (ja) 半導体装置の内部配線断線検出方法
JPH09211076A (ja) 回路基板検査装置および半導体回路
JP3053012B2 (ja) 半導体装置の試験回路および試験方法
JP3190827B2 (ja) 半導体装置およびそのテスト方法
JP2010165819A (ja) 半導体集積回路の試験装置、試験方法
JP2011075334A (ja) 半導体集積回路及びそのテスト方法
KR100252303B1 (ko) 반도체칩 슬레이브 검사장치
JP2004095802A (ja) 半導体試験装置
US20080270856A1 (en) Semiconductor memory device
JP2003172767A (ja) 半導体装置
JPH0421106Y2 (ja)
JP2000121703A (ja) 半導体モジュールの電気的特性試験方法及びその装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071017

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081017

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091017

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101017

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111017

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121017

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees