JPH11121570A

JPH11121570A - 半導体装置およびその検査方法

Info

Publication number: JPH11121570A
Application number: JP9288291A
Authority: JP
Inventors: Takeshi Nakano; 武志中野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-10-21
Filing date: 1997-10-21
Publication date: 1999-04-30

Abstract

(57)【要約】【課題】ウェハ一括型測定検査用プローブカードを用
いたバーイン検査などの測定検査に際して、不良チップ
に起因するデータバス競合を排除できる構造を持った半
導体装置およびその半導体装置の検査方法を提供する。【解決手段】内部回路と、チップ選択信号を受け取る
チップ選択信号用パッド電極６２と、データの入出力を
行うための入出力用パッド電極６１と、内部回路からの
データを入出力パッド電極に与える出力回路６３とを備
えている。出力回路６３は、チップ選択信号に応答して
ノンアクティブ状態になり、非選択時においては、デー
タをデータ入出力線に出力することを強制的に防止す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その検査方法に関する。特に、ウェハ一括型測定検査用
プローブカードを用いた検査に適する構造を持った半導
体装置および前記プローブカードを用いた半導体装置の
検査方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置（以後、「半
導体装置」と称する。）を搭載した電子機器の小型化及
び低価格化の進展は目ざましく、これに伴って、半導体
装置に対する小型化及び低価格化の要求が強くなってい
る。

【０００３】通常、半導体装置は、半導体チップとリー
ドフレームとがボンディングワイヤによって電気的に接
続された後、半導体チップ及びリードフレームが樹脂又
はセラミクスにより封止された状態で供給され、プリン
ト基板に実装される。ところが、電子機器の小型化の要
求から、半導体装置を半導体ウエハから切り出したまま
の状態（以後、この状態の半導体装置をベアチップと称
する。）で回路基板に直接実装する方法が開発され、品
質が保証されたベアチップを低価格で供給することが望
まれている。

【０００４】ベアチップに対して品質保証を行なうため
には、半導体装置に対してウェハ状態でバーンイン等の
検査をする必要がある。ところが、半導体ウェハ上に形
成されている複数のベアチップに対して１個又は数個づ
つ何度にも分けて検査を行なうことは多くの時間を要す
るので、時間的にもコスト的にも現実的ではない。そこ
で、全てのベアチップに対してウェハ状態で一括してバ
ーンイン等の検査を行なうことが要求される。

【０００５】ベアチップに対してウェハ状態で一括して
検査を行なうには、半導体ウェハ上に形成された複数の
半導体チップの電極に電源電圧や信号を同時に印加し、
該複数の半導体チップを動作させる必要がある。このた
めには、非常に多く（通常、数千個以上）のプローブ針
を持つプローブカードを用意する必要があるが、このよ
うにするには、従来のニードル型プローブカードではピ
ン数の点からも価格の点からも対応できない。

【０００６】そこで、ウェハ上の多数のパッド電極に対
してプローブ電極を一括的にコンタクトできるプローブ
カードが提案されている（特開平７−２３１０１９号公
報）。この技術によれば、プローブカードに多数のバン
プを形成し、これらのバンプをプローブ電極として用い
る。

【０００７】

【発明が解決しようとする課題】ウェハ一括型のプロー
ブカードを用いてバーンインを行う場合、各ウェハに含
まれる多数のチップを同時に動作させることになる。こ
のような一括型バーンインでは、共通のデータ入出力線
に複数のチップが接続されるため、その複数のチップの
中に不良チップが含まれていると、他の正常なチップの
検査を実行できない場合がある。

【０００８】本発明は上記問題に鑑みてなされたもので
あり、その目的とするところは、ウェハ一括型測定検査
用プローブカードを用いたバーイン検査などの測定検査
に際して不良チップに起因する検査の不具合を排除でき
る構造を持った半導体装置およびその半導体装置の検査
方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
内部回路と、チップ選択信号を受け取るチップ選択信号
用パッド電極と、データの入出力を行うための入出力用
パッド電極と、前記内部回路からのデータを前記入出力
パッド電極に与える出力回路とを備えた半導体装置であ
って、前記出力回路は、前記チップ選択信号用パッド電
極が受けとる前記チップ選択信号に応答してノンアクテ
ィブ状態になる。

【００１０】前記出力回路は、前記チップ選択信号に応
答してノンアクティブ状態になる出力回路素子から構成
されていてもよい。

【００１１】前記出力回路は、前記内部回路に接続され
た出力回路素子と、前記入出力用パッド電極と前記出力
回路素子との間に設けられたトランスファゲートとを含
んでおり、前記トランスファゲートは、前記チップ選択
信号に応答して、前記入出力用パッド電極と前記出力回
路素子との電気的導通を遮断してもよい。

【００１２】本発明の他の半導体装置は、内部回路と、
データの入出力を行うための入出力用パッド電極と、前
記内部回路からのデータを前記入出力パッド電極に与え
る出力回路と、バーンインモード検知回路とを備えた半
導体装置であって、前記出力回路は、前記バーンイン検
知回路の出力に応答してノンアクティブ状態になる第１
の出力回路素子と、前記出力に無関係に動作する第２の
出力回路素子とを含んでいる。

【００１３】前記第１の出力回路素子の駆動力は前記第
２の出力回路素子の駆動力よりも高いことが好ましい。

【００１４】前記バーンインモード検知回路は、与えら
れる電源電圧と基準電圧とを比較して、前記電源電圧が
前記基準電圧を超えたときに、前記第１の出力回路素子
をノンアクティブ状態にするための出力を生成してもよ
い。本発明の半導体装置の検査方法は、請求項１から３
のいずれかに記載の半導体装置が配列されたウェハに対
してウェハ一括型プローブカードをコンタクトさせ、前
記ウェハ内の選択されたチップに含まれる前記半導体装
置の前記チップ選択信号用パッド電極に前記チップ選択
信号を供給する工程と、前記チップを含む複数のチップ
に接続されたデータ線を介して、前記半導体装置からデ
ータを読み出す工程とを包含する。

【００１５】本発明の他の半導体装置の検査方法は、請
求項４から６のいずれかに記載の半導体装置が配列され
たウェハに対してウェハ一括型プローブカードをコンタ
クトさせ、前記ウェハ内の各チップに含まれる前記半導
体装置にバーインのための電源電圧を供給する工程と、
前記各チップに接続されたデータ線を介して、前記半導
体装置からデータを読み出す工程とを包含する。

【００１６】

【発明の実施の形態】まず、本発明の理解を容易にする
ため、本発明が適用されるウェハ一括型測定・検査技術
を説明する。

【００１７】図１には、ウェハ上の多数のパッド電極に
対してプローブ電極を一括的にコンタクトできるプロー
ブカード１が示されている。測定・検査の対象となる素
子・回路が形成されたウェハ（例えば直径２００ｍｍの
シリコンウェハ）２は、チップ状に分割されることな
く、そのままの状態でウェハトレイ３上に載置される。
測定・検査に際して、ウェハ２はプローブカード１とウ
ェハトレイ３との間に挟まれる。プローブカード１とウ
ェハトレイ３との間にできる僅かな空間は、シールリン
グ４によって大気からシールされる。その空間を真空バ
ルブ５を介して減圧する（例えば大気圧に比べて２００
ミリトール程度減圧する）ことにより、プローブカード
１は大気圧の力をかりて均等にウェハ２を押圧する。そ
の結果、プローブカード１のプローブ電極は、広いウェ
ハ２の全面にわたって均等な力でウェハ２上のパッド電
極を押圧することができる。プローブカード１上の多数
のプローブ電極がウェハ２上の所定のパッド電極と確実
に接触するためには、接触の前に、プローブカード１と
ウェハ２との間のアライメントを高精度で実行する必要
がある。

【００１８】このようなウェハ一括型の測定・検査技術
によれば、ウェハ２の全面に形成された数千から数万個
以上の多数のパッド電極に対して、プローブカード１に
形成した多数のプローブ電極を同時にしかも確実にコン
タクトさせることができる。

【００１９】図２は、本発明に使用するプローブカード
２０の断面構成例を示している。

【００２０】このプローブカード２０は、測定・検査装
置に電気的に接続されることになる多層配線基板２１
と、バンプ付きポリイミド薄膜２２と、それらの間に設
けられた局在型異方導電性ゴム２３とを少なくとも備え
ている。局在型異方導電性ゴム２３は、多層配線基板２
１の電極配線２１ｂとバンプ付きポリイミド薄膜２２の
バンプ２２ｂとを電気的に接続する弾性部材である。図
２では、上記３つの部材２１〜２３が縦方向に分離され
た状態が示されているが、これらの部材２１〜２３を密
着固定することにより、一枚のプローブカード２０が形
成される。

【００２１】多層配線基板２１としては、ガラス基板２
１ａ上に多層配線２１ｂが形成されたものを使用でき
る。ガラス基板２１ａは、広い面積にわたって高い平坦
性を持つものが比較的容易に作製され得るので好まし
い。また、ガラスの熱膨張係数はシリコンウェハの熱膨
張係数に近いため、ガラスは、特にバーンイン用プロー
ブカードの多層配線基板の材料として好適である。

【００２２】多層配線２１ｂの形成は、公知の薄膜堆積
技術とパターニング技術を用いて行える。たとえば、銅
（Ｃｕ）などの導電性薄膜をスパッタリング法等により
ガラス基板２１ａ上に堆積した後、フォトリソグラフィ
およびエッチング工程で導電性薄膜をパターニングすれ
ば、任意のパターンを持った配線２１ｂを形成すること
ができる。異なるレベルの配線２１ｂは、層間絶縁膜２
１ｃにより分離される。層間絶縁膜２１ｃは、たとえば
ポリイミド薄膜をスピンコート等の方法でガラス基板２
１ａ上に形成することで得られる。多層配線２１ｂは、
面内に二次元的に配列される多数のバンプ（プローブ電
極）２２ｂをプローブカード２０の周辺領域に設けられ
た不図示の接続電極やコネクタにに電気的に接続し、外
部の検査装置や検査回路とプローブ電極２２ｂとの電気
的接続を可能にするものである。

【００２３】バンプ付きポリイミド薄膜２２は、たとえ
ば次のようにして得られる。まず、厚さ１８μｍ程度の
ポリイミド薄膜２２ａと厚さ３５μｍ程度の銅薄膜とが
二層になった基材に多数の開口部（内径２０〜３０μｍ
程度）を設ける。電解メッキなどの方法を用いて各開口
部をＮｉ等の金属材料で埋め込み、バンプ２２ｂを形成
する。ポリイミド薄膜２２ａから銅薄膜の不要部分をエ
ッチングで除去すれば、図示されるようなバンプ付きポ
リイミド薄膜２２が得られる。バンプ２２ｂの高さは、
一例としては、約２０μｍ程度である。バンプの横方向
サイズは、４０μｍ程度である。ポリイミド薄膜２２ａ
のどの位置にバンプ２２ｂを形成するかは、測定対象ウ
ェハ２５のどの位置にパッド電極２６が形成されている
かに依存して決定される。

【００２４】局在型異方導電性ゴム２３は、シリコーン
製ゴムのシート（厚さ２００μｍ程度）２３ａ内の特定
箇所に導電性粒子２３ｂが配置されており、その箇所で
導通方向（膜厚方向）に鎖状につなげたものである。多
層配線基板２１とバンプ２２ｂとの間に、弾力性を持っ
たゴムを介在させることにより、ウェハ２５上の段差や
ウェハ２５のそりの影響を受けることなく、プローブカ
ード２０のバンプ２２ｂとウェハ２５上の電極２６との
間のコンタクトを確実に実現することができる。

【００２５】このようなプローブカード２０をバーンイ
ン検査に使用する場合、ポリイミド薄膜２２ａの熱膨張
係数（約１６×１０^-6／℃）とウェハ２５の熱膨張係数
（約３×１０^-6／℃）とが異なるため、バーンインのた
めの加熱時に、ポリイミド薄膜２２ａ上のバンプ２２ｂ
の位置がウェハ２５上のパッド電極２６の位置に対して
横方向にずれてしまう。この位置ズレは、ウェハ２５の
中央部よりも周辺部で大きくなり、ウェハ２５とプロー
ブカード２０との間で正常な電気的コンタクトがとれな
くなる。このような問題を解決するには、特開平７−２
３１０１９号公報に開示されているように、熱膨張係数
がシリコンウェハに近いセラミックリングなどの剛性リ
ング（不図示）にポリイミド薄膜２２ａを張りつけ、そ
のポリイミド薄膜２２ａにあらかじめ張力を与えておく
ことが有効である。この場合、ポリイミド薄膜２２ａを
剛性リングに張りつけてから、バンプ２２ｂを形成する
方がよい。バンプ２２ｂの位置がずれにくいからであ
る。

【００２６】ウェハ２５は、ウェハトレイ２８に配置さ
れる。ウェハ２５を搭載したウェハトレイ２８がプロー
ブカード２０に対して適切な位置にくるようにアライメ
ント工程を行った後、プローブカード２０とウェハトレ
イ２８との間隔が縮小される。その結果、ウェハ２５上
のパッド電極２６とプローブカード２０のバンプ２２ｂ
とが物理的にコンタクトする。前述のように、プローブ
カード２０とウェハトレイ２８との間のシールされた空
間を減圧することにより、各バンプ２２ｂがほぼ均等な
力をもってウェハ２５上のパッド電極２６を押圧するこ
となる。その後、不図示の駆動回路や検査回路からの電
気信号および電源電圧が、プローブカード２０のバンプ
２２を介してウェハ２５上のパッド電極２６に供給され
る。バーンイン検査の場合、プローブカード２０、ウェ
ハ２５およびウェハトレイ２８は、図３に示されるよう
な状態で、一体的にバーンイン装置に挿入され、加熱さ
れる。

【００２７】検査・測定の間、および、その前後におい
て、プローブカード２０、ウェハ２５およびウェハトレ
イ２８は、図３に示されるような状態に維持される。前
述の密閉空間が減圧状態にあるウェハトレイ２８は、プ
ローブカード２０から離脱することなく、これらの部材
は一体的にウェハ２５を狭持している。

【００２８】ウェハ一括型の検査・測定が終了すると、
プローブカード２０とトレイ２８との間にできた密閉空
間の圧力を上昇させ、大気圧程度に回復させる。その結
果、トレイ２８はプローブカード２０から分離され、中
からウェハ２５が取り出される。

【００２９】以下に、図４および図５を参照しながら本
発明による半導体装置およびその検査方法を説明する。

【００３０】図４は、ウェハ上に含まれる半導体集積回
路チップ（以下、「チップ」と称する）の一部とプロー
ブカード上の配線の一部（データ入出力線Ｄａｔａ１〜
Ｄａｔａ５およびチップ選択信号線ＣＳ１〜ＣＳ４）と
を模式的に示している。なお、本願明細書では、ダイシ
ング等によって最終的にウェハから切り出される各チッ
プを、ウェハから切り出される前の状態においても、
「チップ」と称することとする。

【００３１】図４に示されるように、プローブカード上
の配線は、プローブカード上のバンプ（図中、黒丸点で
示されている）を介して、各チップ内のパッド電極に電
気的に接続される。図４の例では、ウェハ上のある行
（ロウ：row）に属するチップは、プローブカード上の
チップ選択信号線ＣＳ１〜ＣＳ４のいずれかに接続され
る。また、ウェハ上のある列（カラム：column）に属す
るチップは、プローブカード上の共通のデータ入出力線
Ｄａｔａ１〜Ｄａｔａ５のいずれかに接続される。な
お、図４には、２０個のチップしか示されていないが、
現実には、これより多くのチップが一枚のウェハ上に配
列され、図示されるよりも多くのデータ入出力線および
チップ選択信号線がプローブカード上に設けられる。一
枚のウェハに含まれるチップの数は、ウェハサイズとチ
ップサイズとに依存して変化するが、典型的には数百個
である。

【００３２】図５（ａ）は、ひとつのチップ上における
入出力用パッド電極５０〜５３およびチップ選択信号用
パッド電極５４の配置例を模式的に示している。これに
対して、図５（ｂ）は、プローブカード上のデータ入出
力線５５〜５８およびチップ選択信号線５９並びにバン
プ６０の一部を模式的に示している。図５（ｂ）のバン
プ６０は、図５（ａ）の入出力用パッド電極５０〜５３
およびチップ選択信号用パッド電極５４にコンタクトす
るように配置されている。現実のプローブカード上に
は、他の配線とそれに接続するバンプも多数設けられて
いる。それら種類の異なる配線は、相互に短絡しないよ
うに絶縁膜を介して多層化され絶縁分離されている。図
５（ｂ）のデータ入出力線５５〜５８もチップ選択信号
線５９とは異なるレベルに形成されており、相互に絶縁
分離されている。

【００３３】図５（ａ）に示すように、本実施形態で
は、チップの内部回路４１内にチップ選択回路４２が設
けられており、このチップ選択回路４２は、チップ選択
信号用パッド電極５４に接続されている。本実施形態の
ウェハ一括型バーンイン検査に際しては、ウェハ上のあ
る行に属するチップのチップ選択回路４２が、それぞれ
のチップ選択信号用パッド電極５４を介して、プローブ
カード上の共通のチップ選択線５９からチップ選択信号
を受け取る。ある行（すべての行の場合もあれば、一行
の場合もある。）に属するチップを動作させる場合、そ
の行に接続されているチップ選択信号線（複数の場合も
あれば、単数の場合もある。）にチップ選択信号を印加
すれば良い。その結果、選択した行に属するチップの内
部回路４２が動作し、データ入出力などの各種の動作が
実行される。

【００３４】本実施形態では、ウェハ上のある列に属す
るチップの内部回路４１は、図５（ａ）には示されてい
ない出力回路と、入出力用パッド電極５０〜５３とを介
して、プローブカード上の共通のデータ入出力線５５〜
５８に接続される。従って、ある列（カラム）に属する
複数のチップ内のデータをデータ入出力線５５〜５８か
ら読み出そうとするときは、同時に複数のチップ内のデ
ータを読み出すことはできないので、その列に属する複
数のチップのそれぞれから各データを順次読み出す必要
性がある。このような順次読み出しを実行するには、上
述のチップ選択信号をチップ選択信号線ＣＳ１〜ＣＳ４
に時間的に重複しないように順次印加してゆけば良い。

【００３５】なお、図５（ａ）では各チップに４個の入
出力用パッド電極が設けられているが、入出力用パッド
電極の数は１の場合もあれば、４以上の場合もある。取
り扱うデータのビット幅に応じて入出力用パッド電極の
数は異なる。また、一つのチップ選択線に接続されるチ
ップの数も、図４に示される例（５個）に限られるわけ
ではない。また、チップ選択信号線およびデータ入出力
線の走る方向が９０度回転することによって、行と列と
が入れ替わってもよいことは言うまでもない。

【００３６】また、データ入出力線（Ｉ／Ｏバス）を用
いる代わりに、測定対象のチップの構成によっては、プ
ローブカード上にデータ入力線とデータ出力線とを別個
に設けても良い。このような場合のデータ出力線も、本
願明細書で用いる「データ入出力線」に含めるものとす
る。次に、図６を参照しながら本実施形態にかかる半導
体装置の構造をより詳細に説明する。

【００３７】本半導体装置は、入出力用パッド電極６１
と、入出力用パッド電極６１に接続された出力回路６３
とを備えている。この出力回路６３は、チップ選択信号
用パッド電極６２に入力されるチップ選択信号に応答し
て、ノンアクティブ状態からアクティブ状態に切り替わ
るように構成されている。チップが選択されていない場
合、出力回路６３の出力端は入出力用パッド電極６１に
データを出力しないで、高いインピーダンス状態に維持
される。その結果、チップの内部回路や出力回路６３そ
のものが破損していても、そのチップが選択されていな
いときには、入出力用パッド電極６１に誤ってデータ信
号が出力されることはない。従って、正常なチップから
データを読み出す際に、同じデータ入出力線に接続され
た他の不良チップからの出力データの影響を受けて、検
査が不能になることがなくなる。

【００３８】このように本実施形態では、チップ選択信
号がチップ選択回路に送られるだけではなく、出力回路
の動作をも直接に制御するため、チップ非選択の際に不
要なデータ送出を確実に防止することが可能になる。ダ
イナミックラム（ＤＲＡＭ）等では、チップ外部からチ
ップに与えるＲＡＳ信号やＣＡＳ信号に同期して、アド
レス信号のラッチが行われ、出力回路による出力動作も
例えばＣＡＳ信号に同期して実行される。そのため、チ
ップの内部回路等に故障が生じると、本来、出力されな
いはずのタイミングでデータが出力されつづけるおそれ
がある。しかし、本発明によれば、上述したように、チ
ップ選択信号によって出力回路の動作を直接的に制御し
するため、故障したチップから誤ったタイミングでデー
タが出力されることが防止される。

【００３９】次に、図７を参照しながら、本発明の半導
体装置の他の実施形態を説明する。

【００４０】図７の半導体装置は、入出力用パッド電極
６１と、入出力用パッド電極６１に接続された出力回路
７３とを備えている。この出力回路７３は、チップ選択
信号用パッド電極６２に入力されるチップ選択信号に応
答して、出力回路７３の出力回路素子７１と入出力用パ
ッド電極６１との間の接続状態を制御するトランスファ
ーゲート７２を備えている。その結果、チップが選択さ
れていない場合、トランスファーゲート７２によって、
出力回路６３の出力回路素子７１の出力端と入出力用パ
ッド電極６１との間の電気的接続が切られる。こうし
て、チップの内部回路や出力回路素子７３そのものが破
損していても、そのチップが選択されていないときに
は、データ信号が誤って入出力用パッド電極６１に出力
されることはない。従って、正常なチップからデータを
読み出す際に、同じデータ入出力線に接続された他の不
良チップからの出力データの影響を受けて、検査が不能
になることがなくなる。

【００４１】次に、図８を参照しながら、本発明の半導
体装置の更に他の実施形態を説明する。

【００４２】図８の半導体装置は、入出力用パッド電極
８１と、入出力用パッド電極８１に接続された出力回路
８３とを備えている。この出力回路８３は、チップ上に
設けられたバーンインモード検知回路８２の出力に応答
して、ノンアクティブ状態からアクティブ状態に切り替
わる第１の出力回路素子８４と、バーンインモード検知
回路８２の出力状態とは無関係に動作する第２の出力回
路素子８５とを含んでいる。

【００４３】バーインモード検知回路８３は、チップに
与えられる電源電圧の値から、バーインモードにあるこ
とを検知することができる。このような検知回路自体
は、通常のダイナミックラム（ＤＲＡＭ）内にも設けら
れている。

【００４４】第１の出力回路素子８４は、第２の出力回
路素子に比較して、高い駆動能力を有している。バーイ
ン時、第１の出力回路素子８４は動作しなくなるため、
チップの内部回路からのデータは、駆動能力の相対的に
低い第２の出力回路素子８５のみを介して、入出力パッ
ド電極８１に出力される。このため、不良チップが発生
しても、その不良チップから他のチップへの影響を減少
させることができる。なお、バーンイン検査では、各チ
ップから出力されるデータのレベルは、通常動作モード
時に比較して低くても良い。そのため、バーンイン検査
時、各チップから出力されるデータが、出力回路８３内
の駆動能力の低い第２の出力回路素子８５を介して出力
されたものであっても、測定検査に支障は生じない。

【００４５】バーインモード以外の通常動作モードで
は、第１の出力回路素子８４がアクティブ状態にあるた
め、データは、第１の出力回路素子８４および第２の出
力回路素子８５の両方を介して入出力パッド電極８１に
出力される。このため、バーインが終了した後（例え
ば、各チップから最終的な半導体装置が製造され、最終
製品として出荷された後など）、出力回路８３は必要な
駆動能力を発揮することができる。本実施形態では、第
１の出力回路素子８４の駆動能力を第２の出力回路素子
８５の駆動能力を高く設計しているが、同じ駆動能力を
与えても良い。両出力回路８４および８５が同じ駆動力
を有している場合であっても、チップ選択時と非選択時
とで２倍の出力差が生じるからである。もちろん、非選
択時の出力の影響を大きく低減するには、第２の出力回
路８５の駆動能力を第１の出力回路の駆動能力よりも低
くしておくことが好ましい。

【００４６】図９は、バーンインモード検知回路８２お
よび出力回路素子８４、８５の内部構成の一例を示す回
路図である。

【００４７】電源電圧（Ｖｄｄ）と接地電圧との間に抵
抗Ｒ１および抵抗Ｒ２が直列的に接続されている。一
方、電源電圧（Ｖｄｄ）から定電流源を介して一定の電
流を流すように接続された抵抗Ｒ３が設けられおり、そ
の両端には一定の電圧Ｖｉが生じる。この一定の電圧Ｖ
ｉは、レファレンス電圧として比較器の一端に与えら
れ、他端には抵抗Ｒ２の両端に生じた電圧が与えられ
る。抵抗Ｒ２の両端に生じる電圧は、電源電圧（Ｖｄ
ｄ）を抵抗Ｒ１および抵抗Ｒ２の抵抗比で分割した値を
持つ。その値は、具体的には、Ｖｄｄ・Ｒ２／（Ｒ１＋
Ｒ２）となり、電源電圧Ｖｄｄに比例する。図１０は、
これらの電圧の関係を示すグラフである。電源電圧Ｖｄ
ｄが通常動作モードの電圧範囲を超えて、バーンインモ
ードの電圧範囲の下源（ＶＢＩ）に入ると、Ｖｄｄ・Ｒ
２／（Ｒ１＋Ｒ２）の値が一定電圧Ｖｉを超えるよう
に、各抵抗の抵抗値及び低電流源が流す電流の値が設定
されている。こうして、Ｖｄｄ・Ｒ２／（Ｒ１＋Ｒ２）
の値が一定電圧Ｖｉを超えると、比較器の出力ノードＡ
の電位が上昇する。その結果、第１の出力回路素子のト
ランジスタＱ１およびＱ２の両方がオフ状態に遷移す
る。

【００４８】通常動作モードでは、比較器の出力ノード
Ａの電位は低いため、第１の出力回路素子は、第２の出
力回路素子と同様に正常に出力回路素子として機能を発
揮する。なお、各出力回路素子の駆動能力は、それらを
構成するトランジスタのチャネル幅などによって調整さ
れる。

【００４９】このように本実施形態によれば、チップの
内部回路が破損し、入出力用パッド電極６１に誤ってデ
ータ信号が出力されたとしても、他のチップに与える影
響は大きく緩和される。そのため、正常なチップからデ
ータを読み出す際に、同じデータ入出力線に接続された
他の不良チップからの出力データの影響を受けて、検査
が不能になることがなくなる。

【００５０】なお、上記実施形態では、チップ選択信号
によって同時期に選択されるチップがウェハ内の同一行
内に配列されていたが、本願発明の適用は、このような
場合に限定されない。本発明は、ウェハ内のチップから
ブロック単位でデータを読み出すような場合にも効果を
発揮する。

【００５１】また、複数のチップが動作を開始した直後
に各チップに流れる電流のピーク値が瞬時的に大きくな
ることを避けるために、選択する複数のチップ間で相互
に数十ナノ秒程度だけ動作開始タイミングをずらすよう
に検査を行う場合がある。このような場合であっても、
動作開始タイミングのずれが小さいので、データ入出力
線でデータの競合が生じ得る。従って、複数のチップが
厳密な意味で「同時に」選択されない場合にも本願発明
は有効な効果を発揮する。

【００５２】なお、本願明細書において「データの入出
力を行うための入出力パッド電極」という表現は、「デ
ータの出力を行うための出力パッド電極」をも含むもの
とする。また、図６から図８においては、単数の入出力
パッド電極が図示されているが、各半導体装置には、複
数の入出力パッド電極と、それに対応する数の出力回路
が設けられる場合があることは言うまでもない。

【００５３】

【発明の効果】本発明の半導体装置によれば、出力回路
がチップ選択信号用パッド電極の受けとるチップ選択信
号に応答してノンアクティブ状態になるため、非選択時
には、データが入出力用パッド電極に出力されない。こ
のため、半導体装置の内部回路などが破損していても、
データ入出力線で他のチップからのデータとの競合を起
こすおそれが無くなる。

【００５４】本発明の他の半導体装置によれば、チップ
選択信号に応答してトランスファゲートが遮断されるた
め、非選択時には、データが入出力用パッド電極に出力
されない。このため、半導体装置の内部回路などが破損
していても、データ入出力線で他のチップからのデータ
との競合を起こすおそれが無くなる。

【００５５】本発明の更に他の半導体装置によれば、選
択／非選択にかかわらず、バーンインモードにおいて
は、バーインモード検知回路の働きで出力回路の全体と
しての駆動力が低下するため、データが入出力用パッド
電極に出力されたとしても、他のチップからのデータ読
み出しに悪影響を与えることが抑制される。

【図面の簡単な説明】

【図１】ウェハ一括型の測定・検査技術を説明するため
の斜視図。

【図２】ウェハ一括型の測定・検査技術に用いられるプ
ローブカード、ウェハおよびウェハトレイの構成を示す
断面図。

【図３】測定時におけるプローブカード、ウェハおよび
ウェハトレイの関係を示す断面図。

【図４】ウェハ上に含まれるチップの一部とプローブカ
ード上の配線の一部とを模式的に示すレイアウト図。

【図５】（ａ）は、ウェハ上に含まれるチップ上におけ
る入出力用パッド電極およびチップ選択信号用パッド電
極の配置例を模式的に示す平面レイアウト図、（ｂ）
は、本実施形態にかかるプローブカード上のデータ入出
力線およびチップ選択信号線並びにバンプ電極の一部の
平面レイアウト図。

【図６】本発明の第１の実施形態にかかる半導体装置に
設けられた出力回路を示す図。

【図７】本発明の第２の実施形態にかかる半導体装置に
設けられた出力回路を示す図。

【図８】本発明の第３の実施形態にかかる半導体装置に
設けられた出力回路を示す図。

【図９】第３の実施形態に用いるバーンインモード検知
回路と出力回路の内部構成を示す回路図。

【図１０】チップに与えられる電源電圧と図９の回路の
各部分に与えられる電圧との関係を示すグラフ。

【符号の説明】

１プローブカード２ウェハ（例えば直径２００ｍｍのシリコンウェ
ハ）３ウェハトレイ４シールリング５真空バルブ２０プローブカード２１多層配線基板２１ａガラス基板２１ｂ電極配線２１ｃ層間絶縁膜２２バンプ付きポリイミド薄膜２２ａポリイミド薄膜２２ｂバンプ２３局在型異方導電性ゴム２５ウェハ２６パッド電極２８ウェハトレイＣＳ１〜ＣＳ４チップ選択信号線５０〜５３入出力データ線５４チップ選択信号用パッド電極５５〜５８入出力データ線６０バンプ６１入出力用パッド電極６２チップ選択信号用パッド電極６３出力回路７１出力回路素子７２トランスファゲート７３出力回路８１入出力用パッド電極８２バーンインモード検知回路８３出力回路８４第１の出力回路素子８５第２の出力回路素子

Claims

【特許請求の範囲】

【請求項１】内部回路と、チップ選択信号を受け取るチップ選択信号用パッド電極
と、データの入出力を行うための入出力用パッド電極と、前記内部回路からのデータを前記入出力パッド電極に与
える出力回路と、を備えた半導体装置であって、前記出力回路は、前記チップ選択信号用パッド電極が受
けとる前記チップ選択信号に応答してノンアクティブ状
態になることを特徴とする半導体装置。
【請求項２】前記出力回路は、前記チップ選択信号に
応答してノンアクティブ状態になる出力回路素子から構
成されていることを特徴とする請求項１記載の半導体装
置。
【請求項３】前記出力回路は、前記内部回路に接続さ
れた出力回路素子と、前記入出力用パッド電極と前記出
力回路素子との間に設けられたトランスファゲートとを
含んでおり、前記トランスファゲートは、前記チップ選択信号に応答
して、前記入出力用パッド電極と前記出力回路素子との
電気的導通を遮断することを特徴とする請求項１記載の
半導体装置。
【請求項４】内部回路と、データの入出力を行うための入出力用パッド電極と、前記内部回路からのデータを前記入出力パッド電極に与
える出力回路と、バーンインモード検知回路と、を備えた半導体装置であ
って、前記出力回路は、前記バーンイン検知回路の出力に応答
してノンアクティブ状態になる第１の出力回路素子と、
前記出力に無関係に動作する第２の出力回路素子とを含
んでいることを特徴とする半導体装置。
【請求項５】前記第１の出力回路素子の駆動力が前記
第２の出力回路素子の駆動力よりも高いことを特徴とす
る請求項４記載の半導体装置。
【請求項６】前記バーンインモード検知回路は、与え
られる電源電圧と基準電圧とを比較して、前記電源電圧
が前記基準電圧を超えたときに、前記第１の出力回路素
子をノンアクティブ状態にするための出力を生成するこ
とを特徴とする請求項４または５記載の半導体装置。
【請求項７】請求項１から３のいずれかに記載の半導
体装置の検査方法であって、前記半導体装置が配列されたウェハに対してウェハ一括
型プローブカードをコンタクトさせ、前記ウェハ内の選
択されたチップに含まれる前記半導体装置の前記チップ
選択信号用パッド電極に前記チップ選択信号を供給する
工程と、前記チップを含む複数のチップに接続されたデータ線を
介して、前記半導体装置からデータを読み出す工程と、
を包含することを特徴とする半導体装置の検査方法。
【請求項８】請求項４から６のいずれかに記載の半導
体装置の検査方法であって、前記半導体装置が配列されたウェハに対してウェハ一括
型プローブカードをコンタクトさせ、前記ウェハ内の各
チップに含まれる前記半導体装置にバーンインのための
電源電圧を供給する工程と、前記各チップに接続されたデータ線を介して、前記半導
体装置からデータを読み出す工程と、を包含することを
特徴とする半導体装置の検査方法。