JP2010165755A

JP2010165755A - 半導体装置

Info

Publication number: JP2010165755A
Application number: JP2009005142A
Authority: JP
Inventors: Kazuto Hayasaka; 一人早坂
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-01-13
Filing date: 2009-01-13
Publication date: 2010-07-29

Abstract

【課題】全パッドにプローブ針を立てなくとも、コンタクトテスト行うことのできる半導体装置を提供する。
【解決手段】半導体装置１は、テスト信号出力回路１１Ａ〜１１Ｄ、・・・が、パッドＰ１〜Ｐ５、・・・に所望の電位またはハイインピーダンス状態を与えるテスト用信号を出力し、レジスタ１２Ａ〜１２Ｄ、・・・が、パッドＰ１〜Ｐ５、・・・と内部回路１００とを接続する配線Ｌ１〜Ｌ５、・・・上の信号を取り込む。レジスタ１２Ａ〜１２Ｄ、・・・は、シフトレジスタを形成し、シフト動作を行うことにより、取り込んだ信号をテスト用パッドＴＰ１へ出力する。
【選択図】図１

Description

本発明は、半導体装置に関する。

近年、半導体製造プロセスの微細化およびウェーハの大口径化により、１枚のウェーハ上に非常に多くのチップが形成されるようになってきた。その結果、良品チップ選別のためのウェーハテストの時間が増大する傾向にある。これに対して、複数のチップを同時にテストすることにより、ウェーハテストの時間を短縮することが図られている。しかし、その分、プローブカードに装着するプローブ針が多くなる。プローブ針が多くなると、プローブ針をチップ上のパッドに精度良く接触させることが難しくなる。

そこで、チップ内にＢＩＳＴ（ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ）回路を設けたり、入出力回路に接続されるバウンダリ・スキャン・レジスタを設けるバウンダリ・スキャン・テスト手法をとるなどして、テスターに接続する必要のあるパッド数を少なくし、ファンクションテスト時の、チップ当たりのプローブ針を少なくすることが行われる。

しかしながら、ウェーハテストでは、ファンクションテストのほかに、各パッドが内部回路に正常に接続されているか、隣接パッドと短絡していないか、などをチェックするコンタクトテストを行う必要がある（例えば、特許文献１参照。）。

このコンタクトテストでは、総てのパッドのチェックを行う必要があるため、従来、上述のファンクションテストで使用するプローブカードとは別のプローブカードを用意し、全パッドにプローブ針を立てることが行われていた。そのため、同時にテストできるチップ数が少なくなり、テスト時間が増大する、という問題があった。

特開２００４−１４８０８号公報（第６ページ、図１）

そこで、本発明の目的は、全パッドにプローブ針を立てなくとも、コンタクトテスト行うことのできる半導体装置を提供することにある。

本発明の一態様によれば、パッドに所望の電位またはハイインピーダンス状態を与えるテスト用信号を出力するテスト信号出力回路と、前記テスト用信号が出力されたときに、前記パッドと内部回路とを接続する配線上の信号が取り込まれるレジスタとをパッドごとに備え、前記レジスタによりシフトレジスタが形成され、前記シフトレジスタの出力が外部へ出力されることを特徴とする半導体装置が提供される。

本発明によれば、全パッドにプローブ針を立てなくとも、コンタクトテスト行うことができる。

本発明の実施例１に係る半導体装置の構成の概要を示すブロック図。実施例１の半導体装置におけるコンタクトテスト手法の説明図。本発明の実施例２に係る半導体装置の構成の概要を示すブロック図。本発明の実施例３に係る半導体装置の構成の概要を示すブロック図。実施例３の半導体装置におけるコンタクトテスト手法の説明図。実施例３の半導体装置におけるコンタクトテスト手法の説明図。本発明の実施例４に係る半導体装置の構成の概要を示すブロック図。本発明の実施例５に係る半導体装置の概要を示す構成図。

以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

図１は、本発明の実施例１に係る半導体装置の構成の概要を示すブロック図である。なお、図の煩雑さを避けるために、ここでは、一部のパッドのみを抜き出して示している。

本実施例の半導体装置１は、パッドＰ１に所望の電位またはハイインピーダンス状態を与えるテスト用信号を出力するテスト信号出力回路１１Ａと、テスト信号出力回路１１Ａからテスト用信号が出力されたときに、パッドＰ１と内部回路１００とを接続する配線Ｌ１上の信号が取り込まれるレジスタ１２Ａと、を備える。

同様に、半導体装置１は、パッドＰ２〜Ｐ４に対して、テスト信号出力回路１１Ｂ〜１１Ｄおよびレジスタ１２Ｂ〜１２Ｄを備える。

テスト信号出力回路１１Ａ〜１１Ｄは、テスト用パッドＴＰ１１から入力されるイネーブル信号Ｅ１が‘１’のとき、テスト用パッドＴＰ１２から入力されるテスト信号Ｔ１の電位に応じて‘Ｈ’（高電位）または‘Ｌ’（低電位）を出力する。一方、イネーブル信号Ｅ１が‘０’のときは、信号出力回路１１Ａ〜１１Ｄの出力は、‘ＨＺ’（ハイインピーダンス）状態になる。

レジスタ１２Ａ〜１２Ｄは、テスト用パッドＴＰ１３から入力されるロード信号ＬＤが‘１’のとき、テスト用パッドＴＰ１４から入力されるクロック信号ＣＫに同期して入力端子Ｄへ入力される信号を取り込む。ロード信号ＬＤが‘０’のとき、レジスタ１２Ａ〜１２Ｄは、クロック信号ＣＫに同期して、取り込んだデータを出力端子ＳＯへ出力するとともに、入力端子ＳＩへ入力された前段からのデータを受け取る。

すなわち、ロード信号ＬＤが‘０’のとき、レジスタ１２Ａ〜１２Ｄ、・・・は、シフトレジスタとして動作する。

このシフトレジスタの最終段の出力は、テスト用パッドＴＰ１５へ接続される。したがって、テスト用パッドＴＰ１５へ出力される信号を観測することにより、各パッドと内部回路１００とを接続する各配線上の信号レベルを知ることができる。

そこで、この半導体装置１のコンタクトテストは、次のように行う。

（１）導通テスト
パッドと内部回路が正常に接続されているかどうかをチェックする導通テストを行うときは、テスト用パッドＴＰ１１からイネーブル信号Ｅ１＝‘１’を入力し、テスト用パッドＴＰ１２からＨ’および‘Ｌ’を順次入力して、各パッドへ‘Ｈ’および‘Ｌ’を順次与え、テスト用パッドＴＰ１５へ出力される信号を観測する。テスト用パッドＴＰ１５へ‘Ｈ’および‘Ｌ’が正しく出力されれば、パッドと内部回路が正常に接続されている、と判定することができる。

（２）リークテスト
パッドと内部回路を接続する配線に異常なリーク電流が流れる不良（リーク不良）が発生していないかをチェックするリークテストについては、パッドＰ１に接続される配線Ｌ１を例にとって、図２を用いて説明する。

リークテストを行う場合、まず、図２（ａ）に示すように、テスト信号出力回路１１Ａ
からパッドＰ１へ‘Ｈ’を出力し、パッドＰ１に接続される配線Ｌ１の信号レベルをレジスタ１２Ａへ取り込む。配線Ｌ１の導通が正常であれば、レジスタ１２Ａへは‘Ｈ’が取り込まれる。そこで、シフトレジスタ動作により、レジスタ１２Ａへ取り込んだデータをテスト用パッドＴＰ１５へ出力し、その状態を確認しておく。

次に、図２（ｂ）に示すように、テスト信号出力回路１１Ａの出力を‘ＨＺ’状態にする。このとき、リーク不良が発生していなければ、配線Ｌ１の電位は、その直前の電位‘Ｈ’を保つが、リーク不良が発生していると、配線Ｌ１の電位は、急激に低下する。そこで、一定時間経過後に、配線Ｌ１の信号レベルをレジスタ１２Ａへ取り込み、その値を、シフトレジスタ動作により、テスト用パッドＴＰ１５へ出力する。

これにより、テスト用パッドＴＰ１５へ‘Ｈ’が出力されたときは、「リーク不良なし」と判定することができ、‘Ｌ’が出力されたときは、「リーク不良あり」と判定することができる。

このような本実施例によれば、ウェーハテスト時に、テスト用パッドＴＰ１１〜ＴＰ１５にプローブ針を立てるのみで、内部回路１００に接続されるパッドのコンタクトとテストを行うことができる。これにより、チップ当たりのプローブ針を少なくすることができ、同時にテストできるチップの数を増加させることができ、ウェーハテストのテスト時間を短縮することができる。

実施例１では、レジスタ１２Ａ〜１２Ｄ、・・・により構成されるシフトレジスタの出力が、そのままテスト用パッドＴＰ１５へ出力されるが、本実施例では、シフトレジスタの出力を期待地値と比較した結果が、テスト用パッドＴＰ１５へ出力されるようにした例を示す。

図３は、本発明の実施例２に係る半導体装置の構成の概要を示すブロック図である。

本実施例の半導体装置２は、実施例１の半導体装置１に、期待値記憶回路２１と、期待値比較回路２２と、を追加したものである。

期待値記憶回路２１は、例えばレジスタやメモリであり、レジスタ１２Ａ〜１２Ｄ、・・・により構成されるシフトレジスタの出力に対する期待値が書き込まれる。期待値の書き込みは、例えばテスト用パッドＴＰ１２とテスト用パッドＴＰ１４を用いて行われる。また、書き込まれた期待値は、テスト用パッドＴＰ１３から入力されるロード信号ＬＤが‘０’のとき、すなわち、シフトレジスタがシフト動作を行っているときに、出力されるようにする。

期待値比較回路２２は、レジスタ１２Ａ〜１２Ｄ、・・・により構成されるシフトレジスタの出力と、期待値記憶回路２１から出力される期待値と、を比較し、その結果（例えば、一致のときは‘１’、不一致のときは‘０’）をテスト用パッドＴＰ１５へ出力する。

このような本実施例によれば、コンタクトテストの実行結果が、期待値との比較結果として出力されるので、コンタクトテストで不良が発見されたかどうかの判定を容易に行うことができる。

実施例１では、テスト信号出力回路１１Ａ〜１１Ｄ、・・・が、総て、共通のイネーブル信号Ｅ１およびテスト信号Ｔ１により制御されるため、隣接するパッドに同じ電位しか与えられないが、本実施例では、隣接するパッドに異なる電位を与えられるようにした例を示す。隣接するパッドに異なる電位を与えることにより、隣接パッド間の短絡不良をテストすることが可能となる。

図４は、本発明の実施例３に係る半導体装置の構成の概要を示すブロック図である。

本実施例の半導体装置３は、実施例１の半導体装置１に対して、イネーブル信号Ｅ２が入力されるテスト用パッドＴＰ３１と、テスト信号Ｔ２が入力されるテスト用パッドＴＰ３２とを追加するとともに、テスト信号出力回路１１Ａ〜１１Ｄ、・・・へ入力する信号を、１パッドおきに、イネーブル信号Ｅ１とテスト信号Ｔ１の組み合わせと、イネーブル信号Ｅ２とテスト信号Ｔ２の組み合せとに、変えている。

例えば、テスト信号出力回路１１Ａ、１１Ｃには、イネーブル信号Ｅ１とテスト信号Ｔ１を入力し、テスト信号出力回路１１Ｂ、１１Ｄには、イネーブル信号Ｅ２とテスト信号Ｔ２を入力する。

したがって、テスト信号Ｔ１とテスト信号Ｔ２を異なる電位とすることにより、隣接するパッドに異なる電位を与えることができる。これにより、コンタクトテスト時に、隣接パッド間の短絡不良をテストすることができる。

図５および図６に隣接パッド間の短絡不良をテストするときの各パッドの電位設定の例を示す。

図５（ａ）は、パッドＰ１の電位を‘Ｈ’に設定し、パッドＰ２の電位を‘Ｌ’ に設定した例である。

このとき、パッドＰ１とパッドＰ２が短絡していると、配線Ｌ１およびＬ２上の電位が中間電位となる。したがって、この中間電位の電位がどの程度かにより、レジスタ１２Ａ、１２Ｂのいずれかの入力レベルがしきい値に達せず、その出力が異常となる。この異常をテスト用パッドＴＰ１５で観測することにより、隣接パッド間の短絡不良を検出することができる。

なお、引き続いて、図５（ｂ）に示すように、パッドＰ１を‘ＨＺ’状態に変化させることにより、配線Ｌ１のリークテストを行うこともできる。

図６（ａ）は、図５（ａ）とは逆に、パッドＰ１の電位を‘Ｌ’に設定し、パッドＰ２の電位を‘Ｈ’ に設定した例である。この場合も、図５（ａ）の例と同様、隣接パッド間の短絡不良を検出することができる。

また、この電位設定に引き続いて、図６（ｂ）に示すように、パッドＰ２を‘ＨＺ’状態に変化させることにより、配線Ｌ２のリークテストを行うこともできる。

このような本実施例によれば、隣接するパッドに異なる電位を与えることができるので、隣接パッド間の短絡不良を検出することができる。

上述の各実施例では、テスト信号出力回路１１Ａ〜１１Ｄ、・・・への各入力信号、およびレジスタ１２Ａ〜１２Ｄ、・・・へのロード信号ＬＤを外部から入力する例を示したが、本実施例では、これらの信号をチップ内部で発生させる例を示す。

図７は、本発明の実施例４に係る半導体装置の構成の概要を示すブロック図である。

本実施例の半導体装置４は、制御回路４１を有し、この制御回路４１から、イネーブル信号Ｅ１、イネーブル信号Ｅ２、テスト信号Ｔ１、テスト信号Ｔ２およびロード信号ＬＤが出力される。

この制御回路４１は、半導体装置４にＢＩＳＴ回路（図示せず）が搭載されているとき、その一部として構成するようにしたものである。

このような本実施例によれば、テスト用パッドの数を減らすことができ、ウェーハテスト時にパッドに立てるプローブ針の数をさらに少なくすることができる。これにより、より多くのチップのコンタクトテストを同時に行うことができる。

本実施例では、図７に示した半導体装置４のテスト用パッドＴＰ１４、１５にプローブ針を立てることなくコンタクトテストを行う例を示す。

図８は、半導体装置４がマトリックス状に形成されたウェーハ１０００の概要を示す構成図である。

本実施例では、このウェーハ１０００上に、テスト用チップ５１およびテスト用チップ５２が混載される。

テスト用チップ５１は、デコーダ５１１を有し、このデコーダ５１１により、ウェーハ１０００に配列された半導体装置４を行単位で選択し、選択した半導体装置４のテスト用パッドＴＰ１４へ共通に、クロック信号ＣＫを供給する。このクロック信号ＣＫにより、選択された半導体装置４のレジスタ１２Ａ〜１２Ｄ、・・・により構成されるシフトレジスタは、コンタクトテストの結果をテスト用パッドＴＰ１５へ出力する。

テスト用チップ５２は、判定回路５２１を有し、この判定回路５２１により、テスト用パッドＴＰ１５から出力されたコンタクトテストの結果が、期待値通りであるかどうかを判定する。なお、テスト用パッドＴＰ１５からの出力は、ウェーハ１０００に配列された半導体装置４の列単位で共通化され、判定回路５２１へ入力される。

このウェーハ１０００において、テスト用チップ５１およびテスト用チップ５２と各半導体装置４を接続する配線は、ダイシングライン上に形成される。

このような本実施例によれば、ウェーハテスト時に、テスト用チップ５１およびテスト用チップ５２にプローブ針を立てるのみで、ウェーハ上の全チップのコンタクトテストの制御、およびウェーハ上の全チップのコンタクトテスト結果の判定を行うことができる。その結果、コンタクトテストに必要なプローブ針の数を少なくすることができ、また、コンタクトテストに要する時間を少なくすることができる。

１〜４半導体装置
１１Ａ〜１１Ｄテスト信号出力回路
１２Ａ〜１２Ｄレジスタ
２１期待値記憶回路
２２期待値比較回路
４１制御回路
５１、５２テスト用チップ
５１１デコーダ
５２１判定回路
ＴＰ１１〜ＴＰ１５、ＴＰ３１、ＴＰ３２テスト用パッド

Claims

パッドに所望の電位またはハイインピーダンス状態を与えるテスト用信号を出力するテスト信号出力回路と、
前記テスト用信号が出力されたときに、前記パッドと内部回路とを接続する配線上の信号が取り込まれるレジスタと
をパッドごとに備え、
前記レジスタによりシフトレジスタが形成され、前記シフトレジスタの出力が外部へ出力される
ことを特徴とする半導体装置。
前記シフトレジスタの出力を期待値と比較する比較回路をさらに有し、前記シフトレジスタの出力の代わりに、前記比較回路の出力が外部へ出力される
ことを特徴とする請求項１に記載の半導体装置。
前記テスト信号出力回路が、隣接するパッドに対して異なる電位を与えるよう制御される
ことを特徴とする請求項１または２に記載の半導体装置。
前記テスト信号出力回路に対する前記テスト用信号の出力電位の制御および前記レジスタに対する前記信号の取り込みタイミングの制御を行う制御回路が、チップに内蔵されている
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
前記チップの前記シフトレジスタのシフト動作をウェーハ上で制御する第１のテスト用チップ、および前記チップから出力される前記シフトレジスタの出力が期待値どおりであるかどうかをウェーハ上で判定する第２のテスト用チップが、前記チップとともにウェーハ上に形成されている
ことを特徴とする請求項４に記載の半導体装置。