JP2009053130A

JP2009053130A - 半導体装置

Info

Publication number: JP2009053130A
Application number: JP2007222095A
Authority: JP
Inventors: Toshikatsu Jinbo; 敏且神保
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2007-08-29
Filing date: 2007-08-29
Publication date: 2009-03-12
Also published as: US7868641B2; US20090058453A1

Abstract

【課題】ストレス試験が実際に実行されたかどうかを、外部から判定する技術を提供する。
【解決手段】ストレス試験回路（１１）と、ストレス試験判定回路（１２）とを具備する半導体装置（１）を構成する。ここにおいて、ストレス試験回路（１１）は、ストレス試験を実行するための制御信号（ＴＭ１〜ＴＭ３）を試験対象（２）とストレス試験判定回路（１２）とに出力する。そして、ストレス試験判定回路（１２）は、制御信号（ＴＭ１〜ＴＭ３）に基づいて、ストレス試験が実行されたか否かを示す判定結果を出力する。
【選択図】図３

Description

本発明は、半導体装置に関し、特に半導体装置の試験に関する。

半導体装置の製造工程において、初期不良品を選別して製品の品質を向上させるために、様々な試験が実施されている（例えば、特許文献１参照。）。例えば、ＤＲＡＭメモリセルを有する半導体装置では、その半導体装置の試験工程において、メモリセルへの書き込み／読み出し動作や、ＡＣ、ＤＣ特性の確認などの試験が行われている。

図１は、特許文献１に記載の半導体装置の構成を示すブロック図である。図１に示される半導体装置では、第１内部回路１０２、第２内部回路１０３および第３内部回路１０４をテスト制御回路１０６により制御することでテストを実施している。特許文献１に記載の技術では、第２内部回路１０３のテスト結果をテスト結果出力回路１０８により入力端子１０１に接続されたＭＯＳ１１０をスイッチング制御して入力端子１０１に結果を出すようにしている。

特許文献１に記載の半導体装置において、テスト制御回路１０６は、内部回路（第１内部回路１０２〜第３内部回路１０４）の動作に対して期待値を準備しておき、内部回路（第１内部回路１０２〜第３内部回路１０４）のテスト結果と期待値を比較して一致、不一致の情報を出力することでテスト結果を判定している。

また、上述の特許文献１に記載の技術以外にも、初期不良の半導体装置を選別する技術が知られている（例えば、特許文献２参照。）。特許文献２に記載の技術は、バーンイン試験時において、半導体装置にバーンイン試験のための電源とバーンインモード設定信号が供給されているか直接確認するために、半導体装置内にバーンイン試験用の電源とバーンインモード設定信号の入力の有無を検知する検知手段と、検知手段による検知結果を格納する検知結果格納領域とを設けている。そして、半導体装置にバーンイン試験時の負荷が加わっているか否か判断している。

近年の半導体装置では、微細化が対応して、これらの試験とは別に、ＤＲＡＭメモリセルのワード線やビット線などに通常使用電圧以上の電圧を印加して、ＤＲＡＭメモリセルの初期不良品をスクリーニングする試験（以下、ストレス試験と呼ぶ）が実施されている。このストレス試験は、半導体製造プロセスにおける非常に重要な工程となっている。

特開平５−２９７０７６号公報特開２００１−３５６１４７号公報

特許文献１に記載の技術は、内部回路の動作に対して期待値を用いてテスト結果を判定している。このような技術は、機能チェックなどには有用である。しかしながら、メモリセルへのストレス試験にこのような技術を適用しても、適切な判定をすることが困難な場合がある。

また、特許文献２に記載の技術は、バーンイン検査方法において、半導体装置にバーンインモード設定信号を検知する検知手段と、そのチェック結果を保持する検知結果格納領域とを構成している。特許文献２に記載の技術では、バーンイン試験のストレスが加わったか否かをバーンイン対象回路の電源で判定している。しかしながら、バーンイン対象回路等に外部から供給される電圧を監視しても、実際に内部のバーンイン動作が実施されたか否かを判定するのが困難な場合があった。

また、半導体装置のテスト制御回路に不良があり、正常なストレス印加が行われなかった場合や、試験装置の不具合から正常なストレス試験が行われなかった場合においても、判定ができず、初期不良品を流出してしまう可能性がある問題があった。
本発明が解決しようとする課題は、ストレス試験が実際に実行されたかどうかを判定することができる技術を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、ストレス試験回路（１１）と、ストレス試験判定回路（１２）とを具備する半導体装置（１）を構成する。ここにおいて、前記ストレス試験回路（１１）は、ストレス試験を実行するための制御信号（ＴＭ１〜ＴＭ３）を試験対象（２）と前記ストレス試験判定回路（１２）とに出力する。そして、前記ストレス試験判定回路（１２）は、前記制御信号（ＴＭ１〜ＴＭ３）に基づいて、前記ストレス試験が実行されたか否かを示す判定結果を出力する。

この半導体装置は、ストレス試験の動作を制御する制御信号（内部信号ＴＭ１、ＴＭ２、ＴＭ３）を示す値を保持するにレジスタを備え、全てのストレス試験が完了した場合には、それぞれのレジスタはセット状態となる。このとき、出力のＡＮＤ信号である判定信号ＴＭＡもセット状態が出力され、判定信号ＴＭＡの状態を出力端子ＤＱ０に出力する。

本発明によると、ストレス試験が実際に実行されたかどうかを、外部から判定することができる。

［第１実施形態］
以下に、図面を参照して本発明を実施するための形態について説明を行う。図２は、本実施形態の半導体装置１の構成を例示するブロック図である。以下に述べる実施形態においては、半導体装置１が、ＤＲＡＭモジュールに代表される半導体記憶装置である場合を例示する。

半導体装置１は、メモリセルアレイ２と、ロウ系回路３と、カラム系回路４と、センス系回路５と、アドレス／制御系回路６と、Ｉ／Ｏ系回路８と、ストレス試験回路１１と、ストレス判定回路１２とを含んで構成されている。アドレス／制御系回路６は、端子群７に接続されている。Ｉ／Ｏ系回路８は、データ入出力端子群９に接続されている。

メモリセルアレイ２は、アレイ状に配置された複数のＤＲＡＭセル（記憶素子）を備えている。ロウ系回路３は、アドレス／制御系回路６から供給されるロウアドレスをデコードして、ワード線を選択する。カラム系回路４は、アドレス／制御系回路６から供給されるカラムアドレスをデコードしてビット線を選択する。センス系回路５は、読み出しデータを増幅する。Ｉ／Ｏ系回路８は、メモリセルアレイ２に対するデータの入出力を行う。

ストレス試験回路１１は、ストレス試験エントリー用の専用ピンＢＴによりストレス試験モードにエントリーして周辺回路を制御してＤＲＡＭメモリセルアレイに予め設定されたストレス試験を行う。ストレス判定回路１２は、ストレス試験回路１１から出力されるストレス試験用の制御信号に基づいて、ストレス試験が実行されたか否かを判定する機能を備えている。

図３は、ストレス試験回路１１とストレス判定回路１２の詳細な構成を例示する回路図である。以下に述べる実施形態では、本願発明の理解を容易にするために、ストレス試験として３種類のストレス条件を定義した場合に対応して説明を行う。図３を参照すると、ストレス試験回路１１は、それぞれのストレス試験を実行するための制御信号として、第１制御信号ＴＭ１、第２制御信号ＴＭ２および第３制御信号ＴＭ３を出力する。

ストレス判定回路１２は、３つのレジスタ（第１レジスタ１３〜第３レジスタ１５）と、ＡＮＤ回路１６を備えている。それぞれのレジスタは、ストレス試験回路１１に接続されている。第１レジスタ１３には、第１制御信号ＴＭ１が供給されている。第２レジスタ１４には、第２制御信号ＴＭ２が供給されている。第２レジスタ１４には、第３制御信号ＴＭ３が供給されている。ストレス試験回路１１から供給されるそれぞれのレジスタは、ストレス試験回路１１から供給される制御信号が、Ｈｉｇｈレベルになることでセット状態に設定される。

ＡＮＤ回路１６は、３つのレジスタ出力に対してＡＮＤ演算を実行した実行結果として、判定信号ＴＭＡを出力する。判定信号ＴＭＡは出力端子ＤＱ０に接続されている出力制御回路１７に供給される。出力制御回路１７は、ストレス試験実行中は、判定信号ＴＭＡの状態を出力端子ＤＱ０に出力可能な状態とする。

図４は、本実施形態の半導体装置１の動作を例示するタイミングチャートである。このタイミングチャートを参照すると、半導体装置１は、の電源ＶＤＤを投入後に、ストレス試験エントリーピンＢＴをＬｏｗレベルからＨｉｇｈレベルにすることでストレス試験モードに遷移する。その後、クロックＣＬＫをクロッキングすることでストレス試験回路によって予め定義されたストレス試験を順次実行していく。

時刻ｔ１において、１番目のクロッキングにより第一のストレス試験を実行するために第１制御信号ＴＭ１がＬｏｗレベルからＨｉｇｈレベルに変化する。このときに第１レジスタ１３に“１”がセットされる。時刻ｔ２において、２番目のクロッキングにより第二のストレス試験を実行するために第２制御信号ＴＭ２がＬｏｗレベルからＨｉｇｈレベルに変化する。このときに第２レジスタ１４に“１”がセットされる。

さらに、時刻ｔ３において、３番目のクロッキングにより第三のストレス試験を実行するために第３制御信号ＴＭ３がＬｏｗレベルからＨｉｇｈレベルに変化する。このときに第３レジスタ１５に“１”がセットされる。第１レジスタ１３、第２レジスタ１４および第３レジスタ１５の全てに“１”がセットされることで、判定信号ＴＭＡは、ＬｏｗレベルからＨｉｇｈレベルに変化する。出力制御回路１７は、ＡＮＤ回路１６からの出力に応答して、外部端子ＤＱ０から、Ｈｉｇｈレベルを出力させる。

上述したように、本実施形態の半導体装置１のストレス判定回路１２は、ストレス試験を制御する信号が、変化してストレス試験が実行されたことを記憶するレジスタを備えている。ストレス判定回路１２は、全てのストレス試験に対応する全てのレジスタの状態を確認して外部にその情報を出力している。このような構成・動作によって、半導体装置１の外部からストレス試験が実行されたことを確認できる。この確認結果に基づいて、ストレス試験が正常に動作したか否かを判断することで、初期不良品が市場に流出することを防止できる。

［第２実施形態］
以下に、本発明の第２実施形態について説明を行う。図５は、第２実施形態の半導体装置１の構成を例示するブロック図である。第２実施形態の半導体装置１は、第１実施形態の半導体装置１に、さらに、判定信号ＴＭＡの情報を外部に出力するインピーダンス制御回路２１を含んで構成されている。

図６は、インピーダンス制御回路２１の詳細な構成を例示する回路図である。図６を参照すると、インピーダンス制御回路２１は、ストレス試験エントリーピンＢＴに接続されたＮ型ＭＯＳＦＥＴを備えている。そのＮ型ＭＯＳＦＥＴのゲートは、ＡＮＤ回路１６の出力端に接続されている。そして、そのＮ型ＭＯＳＦＥＴのゲートには、判定信号ＴＭＡが供給される。

第２実施形態の半導体装置１は、ストレス試験が全て実行されて、判定信号ＴＭＡがＨｉｇｈレベルになると、Ｎ型ＭＯＳＦＥＴが導通状態となる。このとき、ストレス試験エントリーピンＢＴの入力電流が変化する。この入力電流の変化を監視することで、ストレス試験が実行されたか否かを外部から判定することができる。

従来の半導体装置のストレス試験では、例えばＤＲＡＭメモリセルのワード線やビット線に電圧を印加するだけの試験だった。従来の半導体装置のストレス試験では、機能チェックのような判定を伴わない為に、ストレス試験が実際に実行されたかどうかを判定することが困難であった。

上述してきた実施形態の半導体装置１は、ストレス試験を制御する制御信号の変化を記憶するレジスタを備えている。そして、そのレジスタの情報を外部に伝達する手段を備えている。これによって、ストレス試験が正常に実行されたかどうかを外部から、判定することができる。上述のような半導体装置１を構成することで、ストレス試験が未実行状態での初期不良品の流出を防止でき、品質を向上させることが出来る。なお、上述の複数の実施形態は、その構成・動作が矛盾しない範囲において、組み合わせて実施することが可能である。

図１は、従来の半導体装置の構成を示すブロック図である。図２は、第１実施形態の半導体装置の構成を例示するブロック図である。図３は、第１実施形態の半導体装置の構成を例示するブロック図である。図４は、半導体装置の動作を例示するタイミングチャートである。図５は、第２実施形態の半導体装置の構成を例示するブロック図である。図６は、第２実施形態の半導体装置の構成を例示するブロック図である。

符号の説明

１…半導体装置
２…メモリセルアレイ
３…ロウ系回路
４…カラム系回路
５…センス系回路
６…アドレス／制御系回路
７…端子群
８…Ｉ／Ｏ系回路
９…データ入出力端子群
１１…ストレス試験回路
１２…ストレス判定回路
１３…第１レジスタ
１４…第２レジスタ
１５…第３レジスタ
１６…ＡＮＤ回路
１７…出力制御回路
１８…出力回路
２１…インピーダンス制御回路
ＴＭ１…第１制御信号
ＴＭ２…第２制御信号
ＴＭ３…第３制御信号
ＴＭＡ…判定信号
ＣＬＫ…クロック
１０１…入力端子
１０２…第１内部回路
１０３…第２内部回路
１０４…第３内部回路
１０６…テスト制御回路
１０８…テスト結果出力回路
１１０…ＭＯＳ

Claims

ストレス試験回路と、
ストレス試験判定回路と
を具備し、
前記ストレス試験回路は、
ストレス試験を実行するための制御信号を試験対象と前記ストレス試験判定回路とに出力し、
前記ストレス試験判定回路は、
前記制御信号に基づいて、前記ストレス試験が実行されたか否かを示す判定結果を出力する
半導体装置。
請求項１に記載の半導体装置において、
前記制御信号は、
異なる複数のストレス試験を実行させるための複数のストレス試験実効命令を含み、
前記ストレス試験判定回路は、
前記複数のストレス試験実効命令の各々に対応するデータを保持する複数のレジスタと、
前記複数のレジスタの出力に基づいて、前記異なる複数のストレス試験の全てが実行されたと判断されるときに、前記判定結果を出力する論理回路と
を備える
半導体装置。
請求項２に記載の半導体装置において、
前記ストレス試験回路は、
ストレス試験エントリー用の専用ピンＢＴを介して供給される信号に応答して前記ストレス試験を実行する
半導体装置。
請求項１から３の何れか１項に記載の半導体装置において、さらに、
前記判定結果を示す信号電圧を生成する出力段を備え
前記出力段は、
前記信号電圧を前記ストレス試験エントリー用の専用ピンＢＴに供給する
半導体装置。
ストレス試験回路とストレス試験判定回路とを具備する半導体装置の動作方法であって、
（ａ）前記ストレス試験回路が、ストレス試験を実行するための制御信号を試験対象と前記ストレス試験判定回路とに出力するステップと、
（ｂ）前記ストレス試験判定回路が、前記制御信号に基づいて、前記ストレス試験が実行されたか否かを示す判定結果を出力するステップ
を具備する
半導体装置の動作方法。
請求項５に記載の半導体装置の動作方法において、
前記制御信号は、異なる複数のストレス試験を実行させるための複数のストレス試験実効命令を含み、
前記（ｂ）ステップは、
前記複数のストレス試験実効命令の各々に対応するデータを複数のレジスタに保持するステップと、
前記複数のレジスタの出力に基づいて、前記異なる複数のストレス試験の全てが実行されたと判断されるときに、前記判定結果を出力するステップと
具備する
半導体装置の動作方法。
請求項６に記載の半導体装置の動作方法において、
前記（ａ）ステップは、
ストレス試験エントリー用の専用ピンＢＴを介して供給される信号に応答して前記ストレス試験を実行するステップを含み、
前記（ｂ）ステップは、
前記判定結果を示す信号電圧を前、記ストレス試験エントリー用の専用ピンＢＴに供給するステップを含む
半導体装置の動作方法。