KR100671752B1 - 반도체 메모리 장치의 웨이퍼 번인 테스트 전류 생성 방법및 이를 이용한 반도체 장치. - Google Patents

반도체 메모리 장치의 웨이퍼 번인 테스트 전류 생성 방법및 이를 이용한 반도체 장치. Download PDF

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삼성전자주식회사
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Abstract

반도체 메모리 장치의 데이터 용량이 증가함에 따라 웨이퍼 번인 테스트에 필요한 비트라인 구동전류 또한 증가하므로, 웨이퍼 번인 테스트 장치의 공급전원 부족시 웨이퍼 번인 테스트 장치에서 인가되는 비트라인 구동전류가 감소할 수 있다. 반도체 장치의 웨이퍼 번인 테스트 전류 생성 방법은 외부로부터 인가되는 웨이퍼 번인 테스트 전류에 응답하여 제어신호를 발생하는 단계, 상기 제어신호에 응답하여 내부 전원회로를 통한 보강전류를 생성하는 단계 및 상기 생성된 보강전류와 상기 외부로부터 인가된 웨이퍼 번인 테스트 전류를 가산하여 보강된 내부 웨이퍼 번인 테스트 전류를 발생하는 단계를 포함한다. 따라서 웨이퍼 번인 테스트가 수행되는 때 웨이퍼 번인 테스트를 위한 전류와 비트라인 구동 전류를 같이 사용하여 웨이퍼 번인 테스트를 위한 비트라인 전류를 보강할 수 있다.
웨이퍼 번인, WAFER BURN-IN

Description

반도체 메모리 장치의 웨이퍼 번인 테스트 전류 생성 방법 및 이를 이용한 반도체 장치.{METHOD OF GENERATING A WAFER BURN-IN TEST CURRENT IN SEMICONDUCTOR MEMORY DEVICES AND SEMICONDUCTOR DEVICES USING THE SAME}
도 1은 웨이퍼 번인 테스트가 수행되지 않은 때 DRAM의 메모리 셀 에레이에 비트 라인 전류를 인가하는 방식을 나타내는 블록도.
도 2는 도 1의 비트라인 전원 구동회로를 나타내는 회로도.
도 3은 웨이퍼 번인 테스트가 수행될 때 DRAM의 메모리 셀 에레이에 비트 라인 전류를 인가하는 방식을 나타내는 블록도.
도 4는 본 발명의 일 실시예에 따른 웨이퍼 번인 테스트 회로를 나타내는 블록도.
도 5는 도 4의 비트라인 전류 제어기의 일 실시예를 나타내는 회로도.
도 6은 도 4의 비트라인 전원 구동회로를 나타내는 회로도.
도 7은 도 6의 제1 비교부의 일 실시예를 나타내는 회로도.
도 8은 도 6의 제2 비교부의 일 실시예를 나타내는 회로도.
본 발명은 웨이퍼 번인 테스트 방법에 관한 것으로 특히, 반도체 메모리 장치의 비트라인 전류를 보강하기 위한 방법과 이를 이용하는 장치에 관한 것이다.
일반적으로 스크리닝 테스트는 초기 단계에서 결함을 가지고 있는 반도체 메모리장치를 식별하기 위하여 수행되며, 웨이퍼 번인 테스트를 포함한다. 예를 들어, 웨이퍼 번인 테스트를 수행하는 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory)등이 있다.
웨이퍼 번인 테스트는 높은 온도와 높은 전압과 같은 최악의 상황에서 반도체 메모리 장치를 동작시켜 짧은 시간에 반도체 메모리 상의 잠재적 결함을 노출시킨다. 즉, 웨이퍼 번인 테스트는 반도체 웨이퍼를 칩들로 분할하기 전에 결함이 있는 메모리를 조기에 발견하기 위하여 수행된다.
따라서 번인 테스트 수행시에 반도체 메모리 장치의 결함을 발견하기 위하여 적절한 전압이 반도체 메모리 장치에 인가되어야 한다.
웨이퍼 번인 테스트가 수행될 때, 반도체 메모리 장치에 필요한 구동 접압은 모두 웨이퍼 번인 테스트 장비에서 공급된다. 구동 전압은 크게 DRAM 제어 로직의 구동전압(VDD), 워드라인 구동전압(VPP) 및 비트라인 구동전압(VBL)이 있다.
도 1은 웨이퍼 번인 테스트가 수행되지 않은 때 DRAM의 메모리 셀 에레이에 비트 라인 전류를 인가하는 방식을 나타내는 블록도이다.
비트라인 전원 구동회로(110)는 웨이퍼 번인 테스트가 수행되지 않은 때 메모리 셀 어레이에 전류를 인가하는 회로이다. 즉, 비트라인 전원 구동회로(110)는 웨이퍼 번인 테스트가 수행되지 않은 경우에 메모리 셀 어레이에 전류를 공급한다. 비트라인 전원 구동회로(110)의 동작 방법에 대하여는 후술한다.
비트라인 전류 패드(120)는 웨이퍼 번인 테스트 수행시 웨이퍼 번인 테스트 장치로부터 웨이퍼 번인 테스트 전류가 인가되는 전류 단자이나, 웨이퍼 번인 테스트가 수행되지 않을 때는 플로팅상태로 유지된다.
예를 들어, 웨이퍼 번인 테스트 전류가 활성화 신호(예를 들어, 논리 하이)인 경우에는 메모리 셀에 데이터 값 '1'을 쓰여지고, 웨이퍼 번인 테스트 전류가 비활성화 신호(예를 들어, 논리 로우)인 경우에는 메모리 셀에 데이터 값 '0'이 쓰여진다.
즉, 웨이퍼 번인 테스트가 수행되지 않은 때에는 비트라인 전류 패드(120)에서 전류가 발생하지 않으며, 메모리 셀 어레이는 비트라인 전원 구동회로(110)를 통하여만 전류가 인가된다.
도 2는 도 1의 비트라인 전원 구동회로를 나타내는 회로도이다.
도 2를 참조하면, 비트라인 전원 구동회로는 기준 전압 발생기(210), 제1 비교기(220), 제2 비교기(230), 풀업 트랜지스터 (240) 및 풀다운 트랜지스터(250)를 포함한다.
기준 전압 발생기(210)는 전원전압(VDD)로부터 전압을 입력받아 제1 및 제2 기준전압들을 발생시킨다. 예를 들어, 제1 기준전압는 비트라인 구동 회로 전압보다 작은 전압일 수 있고, 제2 기준전압은 비트라인 구동 회로 전압보다 큰 전압일 수 있다.
제1 비교기(220)는 비트라인 구동 회로 전압과 제1 기준전류를 비교하여 제1 비교결과를 출력한다. 예를 들어, 제1 비교결과는 비트라인 구동 회로 전압이 제1 기준전류보다 큰 경우에 논리 하이일 수 있고, 비트라인 구동 회로 전압이 제1 기준전류보다 작은 경우에 비활성화 상태(예를 들어, 논리 로우)일 수 있다.
제2 비교기(230)는 비트라인 구동 회로 전압과 제2 기준전류를 비교하여 비교결과를 출력한다. 예를 들어, 제2 비교결과는 비트라인 구동 회로 전압이 제2 기준전류보다 큰 경우에 논리 하이일 수 있고, 비트라인 구동 회로 전압이 제2 기준전류보다 작은 경우에 비활성화 상태(예를 들어, 논리 로우)일 수 있다.
풀업 트랜지스터(240)는 제1 비교결과에 따라 비트라인 구동 회로 전압을 풀업시키는 풀업 트랜지스터이다. 예를 들어, 풀업 트랜지스터(240)는 PMOS로 구현할 수 있고, PMOS의 게이트에 인가되는 제1 비교결과가 비활성화 상태(예를 들어, 논리 로우)인 경우에는 비트라인 구동 회로 전압을 풀업시킬 수 있다.
풀다운 트랜지스터(250)는 제2 비교결과에 따라 비트라인 구동 회로 전압을 풀다운시키는 풀다운 트랜지스터이다. 예를 들어, 풀다운 트랜지스터(250)는 NMOS로 구현할 수 있고, NMOS의 게이트에 인가되는 제2 비교결과가 논리 하이인 경우에는 비트라인 구동 회로 전압을 풀다운시킬 수 있다.
비트라인 전원 구동회로(110)의 동작 방법은 다음과 같다.
만일 비트라인 구동 전압이 제1 기준전압보다 작으면, 제1 비교기는 비활성화 상태(예를 들어, 논리 로우)를 출력하고 PMOS(240)는 비트라인 구동 회로 전압을 풀업시킨다.
만일 비트라인 구동 회로 전압이 제2 기준전압보다 크다면, 제2 비교기는 활 성화 상태(예를 들어, 논리 하이)를 출력하고 NMOS(250)는 비트라인 구동 회로 전압을 풀다운시킨다.
만일 비트라인 구동 회로 전압이 제1 기준전압보다 크고 제2 기준전압보다 작다면, 제1 비교기는 활성화 상태(예를 들어, 논리 하이)를 출력하고 제2 비교기는 비활성화 상태(예를 들어, 논리 로우)를 출력한다. 따라서, 비트라인 전원 구동회로 전압은 VDD/2로 제1 기준전압과 제2 기준전압 사이의 전압을 유지한다.
도 3은 웨이퍼 번인 테스트가 수행될 때 DRAM의 메모리 셀 어레이에 비트 라인 전류를 인가하는 방식을 나타내는 블록도이다.
비트라인 전원 구동회로(310)는 웨이퍼 번인 테스트가 수행될 때 동작하지 않는다. 비트라인 전원 구동회로(310)가 동작하지 않는 이유는 웨이퍼 번인 테스트가 수행될 때에는 웨이퍼 번인 테스트가 수행되지 않은 경우와 비교하여 보다 높은 전류가 메모리 셀 어레이에 인가되어야 하기 때문이다.
비트라인 전류 패드(320)는 웨이퍼 번인 테스트 수행시 웨이퍼 번인 테스트 장치로부터 웨이퍼 번인 테스트 전류가 인가되는 전류 단자이나, 웨이퍼 번인 테스트가 수행되지 않을 때는 플로팅상태로 유지된다. 예를 들어, 웨이퍼 번인 테스트 전류가 활성화 신호(예를 들어, 논리 하이)인 경우에는 메모리 셀에 데이터 값 '1'을 쓰여지고, 웨이퍼 번인 테스트 전류가 비활성화 신호(예를 들어, 논리 로우)인 경우에는 메모리 셀에 데이터 값 '0'이 쓰여진다.
따라서 웨이퍼 번인 테스트가 수행될 때, 비트라인 전류 패드(320)는 웨이퍼 번인 테스트 장치로부터 웨이퍼 번인 테스트가 수행되지 않은 경우와 비교하여 보 다 높은 전류가 인가된다.
결과적으로 웨이퍼 번인 테스트가 수행될 때에는 메모리 셀 어레이는 비트라인 전류 패드(320)를 통하여 웨이퍼 번인 테스트가 수행되지 않은 경우와 비교하여 보다 높은 전류가 인가된다.
그러나 반도체 메모리 장치의 데이터 용량이 증가함에 따라 웨이퍼 번인 테스트에 필요한 비트라인 구동전류 또한 증가하므로, 웨이퍼 번인 테스트 장치의 공급전원 부족시 웨이퍼 번인 테스트 장치에서 인가되는 비트라인 구동전류가 감소할 수 있다.
예를 들어, 웨이퍼 번인 테스트 환경에 따라 웨이퍼 번인 테스트 장치의 한계로 인하여 비트라인 구동 회로 전압에 웨이퍼 번인 테스트시에 사용하는 충분히 높은 전류가 공급되지 못하는 경우가 발생한다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 테스트 장비에서 제공되는 외부 웨이퍼 번인 테스트 전류와 피측정 반도체 칩 내부의 전원전류를 합쳐서 테스트 하고자 하는 내부 회로에 충분한 웨이퍼 번인 테스트 전류가 공급될 수 있도록 하는 웨이퍼 번인 테스트 전류 생성 방법을 제공하는 데 있다.
본 발명의 다른 목적은 웨이퍼 번인 테스트 전류를 보강할 수 있는 기능을 가진 반도체 장치을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체 장치의 웨이퍼 번인 테스트 전류 생성 방법은 외부로부터 인가되는 웨이퍼 번인 테스트 전류에 응답하여 제어신호를 발생하는 단계, 상기 제어신호에 응답하여 내부 전원회로를 통한 보강전류를 생성하는 단계 및 상기 생성된 보강전류와 상기 외부로부터 인가된 웨이퍼 번인 테스트 전류를 가산하여 보강된 내부 웨이퍼 번인 테스트 전류를 발생하는 단계를 포함한다. 예를 들어, 상기 내부 전원회로는 웨이퍼 번인 테스트시에 테스트 장비로부터 충분히 큰 구동전류가 공급되는 내부 전원 회로일 수 있다.
또한, 상기 반도체 장치는 디램 칩일 수 있고, 상기 내부 전원회로는 비트라인 구동 전원 회로일 수 있으며, 상기 내부 웨이퍼 번인 테스트 전류는 비트라인에 인가되는 번인 테스트 전류일 수 있다.
본 발명의 웨이퍼 번인 테스트 전류 보강을 위한 가진 반도체 장치는 번인 테스트하고자 하는 내부 회로와 직접 연결되고 외부로부터 웨이퍼 번인 테스트 전류가 인가되는 패드, 상기 패드에 인가되는 신호에 응답하여 제어신호를 발생하는 웨이퍼 번인 테스트 제어신호 발생부, 웨이퍼 번인 테스트가 수행되지 않은 때에는 내부전원전류를 발생하고, 웨이퍼 번인 테스트가 수행되는 때에는 상기 제어신호에 응답하여 보강전류를 발생하는 내부 전원회로 및 상기 웨이퍼 번인 테스트 전류와 상기 보강전류를 합쳐서 내부 회로에 인가하는 내부 전류 합성부를 포함한다.
상기 패드는 웨이퍼 번인 테스트가 수행되지 않은 때에는 플로팅 상태가 되고, 웨이퍼 번인 테스트가 수행되는 때에는 외부로부터 번인 테스트 전류가 인가되는 테스트 패드일 수 있다. 예를 들어, 상기 반도체 장치는 디램 칩일 수 있고, 상기 내부 전원회로는 비트라인 구동 전류를 발생하는 비트라인 구동 전원 회로일 수 있다.
상기 비트라인 구동 전원 회로는 제1 및 제2 기준전압을 발생하는 기준 전압 발생부, 웨이퍼 번인 테스트가 수행되는 때에는 출력을 디스에이블하고, 웨이퍼 번인 테스트가 수행되지 않은 때에는 제1 비교신호를 출력하는 제1 비교부, 웨이퍼 번인 테스트가 수행되는 때에는 출력을 디스에이블하고, 웨이퍼 번인 테스트가 수행되지 않은 때에는 제2 비교신호를 출력하는 제2 비교부, 상기 제1 비교부의 출력단에 연결되고, 웨이퍼 번인 테스트가 수행되는 때에는 상기 제어신호에 응답하여 상기 보강전류를 출력하고, 웨이퍼 번인 테스트가 수행되지 않은 때에는 상기 제1 비교신호에 응답하여 상기 비트라인 구동 전류를 출력하는 풀업 트랜지스터 및 상기 제2 비교부의 출력단에 연결되고, 웨이퍼 번인 테스트가 수행되는 때에는 상기 제어신호에 응답하여 턴오프 상태로 유지하고, 웨이퍼 번인 테스트가 수행되지 않은 때에는 상기 제1 비교신호에 응답하여 상기 비트라인 구동 전류를 방전시키는 풀다운 트랜지스터를 포함할 수 있다.
상기 웨이퍼 번인 테스트 제어신호 발생부는 웨이퍼 번인 테스트가 수행되는 때에 인에이블되고, 상기 패드가 입력단에 연결되고 상기 풀업 트랜지스터의 게이트가 출력단에 연결된 제1 인버터 및 웨이퍼 번인 테스트가 수행되는 때에는 인에이블되고, 상기 패드가 입력단에 연결되고 상기 풀다운 트랜지스터의 게이트가 출력단에 연결된 제2 인버터를 포함할 수 있다. 예를 들어, 상기 내부 전류 합성부는 상기 패드와 상기 출력노드를 와이어드 논리합으로 연결할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기 능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하 본 발명의 실시예들을 도면과 함께 설명하고자 한다.
도 4는 본 발명의 일 실시예에 따른 웨이퍼 번인 테스트 회로를 나타내는 블 록도이다.
도 4를 참조하면, 웨이퍼 번인 테스트 회로(400)는 비트라인 전류 패드(410), 웨이퍼 번인 테스트 전류 공급기(420)를 포함한다.
비트라인 전류 패드(410)는 웨이퍼 번인 테스트 수행시 웨이퍼 번인 테스트 장치에서 사용되는 전류 단자이다. 따라서 웨이퍼 번인 테스트가 수행될 때, 비트라인 전류 패드(410)는 웨이퍼 번인 테스트 장치로부터 제1 웨이퍼 번인 테스트 전류가 인가된다.
웨이퍼 번인 테스트 전류 공급기(420)는 비트라인 전류 제어기(422), 비트라인 전류 구동 회로(424) 및 번인 테스트 전류 가산기(426)를 포함한다. 웨이퍼 번인 테스트 전류 공급기(420)는 비트라인 전류 패드(410)로부터 인가되는 전압을 입력받아 비트라인 보강 전류를 생성하고, 비트라인 보강 전류에 비트라인 전류 패드(410)로부터 인가되는 전류를 합산하여 제2 웨이퍼 번인 테스트 전류를 메모리 셀 어레이에 공급한다.
비트라인 전류 제어기(422)는 비트라인 전류 패드(410)로부터 전압을 인가받아 비트라인 구동 회로(424)를 제어하기 위한 제어신호를 생성한다.
비트라인 구동 회로(424)는 비트라인 전류 제어기(422)로부터 생성된 제어신호를 입력받아 비트라인 보강 전류를 생성한다. 예를 들어, 비트라인 구동 회로(424)는 비트라인 전류 제어기(422)로부터 생성된 제어신호가 활성화 상태(예를 들어, 논리 하이)일 때에는 비트라인 보강 전류를 풀업시킬 수 있고, 비트라인 전류 제어기(422)로부터 생성된 제어신호가 비활성화 상태(예를 들어, 논리 로우)일 때 에는 비트라인 보강 전류를 풀다운시킬 수 있다.
비트라인 구동 회로(424)의 동작 방법에 대하여는 후술한다.
도 5는 도 4의 비트라인 전류 제어기의 일 실시예를 나타내는 회로도이다.
도 5를 참조하면, 비트라인 전류 제어기(422)는 제1 인버터(510) 및 제2 인버터(520)를 포함한다.
제1 인버터(510)는 웨이퍼 번인 인에이블 신호(WVBL_E)가 활성화 상태(예를 들어, 논리 하이)일 때 동작하며, 비트라인 전류 패드(410)로부터 제1 웨이퍼 번인 테스트 전류를 입력받아 반전된 전류를 갖는 제1 제어신호(CS1)를 생성한다.
제2 인버터(520)는 웨이퍼 번인 인에이블 신호(WVBL_E)가 활성화 상태(예를 들어, 논리 하이)일 때 동작하며, 비트라인 전류 패드(410)로부터 제1 웨이퍼 번인 테스트 전류를 입력받아 반전된 전류를 갖는 제2 제어신호(CS1)를 생성한다.
만일 웨이퍼 번인 인에이블 신호(WVBL_E)가 비활성화 상태(예를 들어, 논리 로우)라면, 제1 및 제2 인버터들은 동작하지 않는다. 따라서 제1 및 제2 인버터들로부터 각각 출력되는 제1 및 제2 제어신호들(CS1, CS2)은 모두 비활성화 상태(예를 들어, 논리 로우)가 된다.
그러나 웨이퍼 번인 인에이블 신호(WVBL_E)가 활성화 상태(예를 들어, 논리 하이)라면, 제1 및 제2 인버터들은 각각 비트라인 전류 패드(410)로부터 제1 웨이퍼 번인 테스트 전류를 입력받아 반전된 전류를 갖는 제1 및 제2 제어신호들(CS1, CS2)를 생성한다. 제1 및 제2 제어신호들(CS1, CS2)은 비트라인 전원 구동회로(424)에서 발생하는 비트라인 보강 전류를 제어하기 위한 신호들이다.
도 5의 비트라인 전류 제어기(422)는 제1 및 제2의 인버터들로 구현하였으나, 비트라인 전류 제어기(422)는 웨이퍼 번인 인에이블 신호(WVBL_E)가 활성화 상태(예를 들어, 논리 하이)일 때 동작하는 하나의 인버터를 사용하고, 인버터에서 출력되는 신호를 제1 및 제2 제어신호(CS1, CS2)로 사용할 수도 있다.
도 6은 도 4의 비트라인 전원 구동회로를 나타내는 회로도이다.
도 6을 참조하면, 비트라인 전원 구동회로(424)는 기준 전압 발생기(610), 제1 구동회로(620) 및 제2 구동회로(630)를 포함한다.
기준 전압 발생기(610)는 전원전압(VDD)로부터 전압을 입력받아 제1 및 제2 기준전압들을 발생시킨다. 예를 들어, 제1 기준전압은 비트라인 구동 회로 전압보다 작은 전압일 수 있고, 제2 기준전압은 비트라인 구동 회로 전압보다 큰 전압일 수 있다.
제1 구동회로(620)는 제1 비교부(625), 제1 논리합 연산 회로(627) 및 풀업 트랜지스터(629)를 포함한다.
제1 비교부(625)는 웨이퍼 번인 인에이블 신호 (VWBI_E)에 따라 동작하며, 제1 기준전압과 비트라인 구동 회로 전압을 비교하여 제1 비교결과를 출력한다. 예를 들어, 제1 비교부는 웨이퍼 번인 인에이블 신호(VWBI_E)가 비활성화 상태(예를 들어, 논리 로우)일 때 동작할 수 있다. 또한, 제1 비교결과는 비트라인 구동 회로 전압이 제1 기준전압보다 큰 경우에 활성화 상태(예를 들어, 논리 하이)일 수 있고, 비트라인 구동 회로 전압이 제1 기준전압보다 작은 경우에 비활성화 상태(예를 들어, 논리 로우)일 수 있다. 제1 비교부의 동작 방식에 대하여는 후술한다.
제1 논리합 연산 회로(627)는 제1 비교결과와 제1 제어 신호를 입력받아 논리합 연산을 수행한다. 예를 들어, 제1 논리합 연산 회로(627)는 OR 게이트로 구현하거나, 논리 소자 없이 와이어드 시킬 수 있다. 논리합 연산 회로(627)는 제1 비교결과와 제1 제어 신호 중 어느 하나가 활성화 상태(예를 들어, 논리 하이)인 경우에 활성화 신호(예를 들어, 논리 하이 신호)를 출력한다.
풀업 트랜지스터(629)는 제1 논리합 연산 회로(627)의 결과에 따라 비트라인 구동 회로 전압(VBL)을 풀업시키는 풀업 트랜지스터이다. 예를 들어, 풀업 트랜지스터(629)는 PMOS로 구현할 수 있고, PMOS의 게이트에 인가되는 제1 논리합 연산 회로(627)의 결과가 비활성화 상태(예를 들어, 논리 로우)인 경우에는 비트라인 구동 회로 전압(VBL)을 풀업시킬 수 있다.
제2 구동회로(630)는 제2 비교부(635), 제2 논리합 연산 회로(637) 및 풀다운 트랜지스터(639)를 포함한다.
제2 비교부(625)는 웨이퍼 번인 인에이블 신호 (VWBI_E)에 따라 동작하며, 제2 기준전압과 비트라인 구동 회로 전압을 비교하여 제2 비교결과를 출력한다. 예를 들어, 제2 비교부는 웨이퍼 번인 인에이블 신호(VWBI_E)가 비활성화 상태(예를 들어, 논리 로우)일 때 동작할 수 있다. 또한, 제2 비교결과는 비트라인 구동 회로 전압(VBL)이 제2 기준전압보다 큰 경우에 활성화 상태(예를 들어, 논리 하이)일 수 있고, 비트라인 구동 회로 전압(VBL)이 제2 기준전압보다 작은 경우에 비활성화 상태(예를 들어, 논리 로우)일 수 있다. 제2 비교부의 동작 방식에 대하여는 후술한다.
제2 논리합 연산 회로(637)는 제2 비교결과와 제2 제어 신호를 입력받아 논리합 연산을 수행한다. 예를 들어, 제2 논리합 연산 회로(637)는 OR 게이트로 구현하거나, 논리 소자 없이 와이어드 시킬 수 있다. 논리합 연산 회로(637)는 제2 비교결과와 제2 제어 신호중 어느 하나가 활성화 상태(예를 들어, 논리 하이)인 경우에 활성화 신호(예를 들어, 논리 하이 신호)를 출력한다.
풀다운 트랜지스터(639)는 제2 논리합 연산 회로(637)의 결과에 따라 비트라인 구동 회로 전압(VBL)을 풀업시키는 풀다운 트랜지스터이다. 예를 들어, 풀다운 트랜지스터(639)는 NMOS로 구현할 수 있고, NMOS의 게이트에 인가되는 제2 논리합 연산 회로(637)의 결과가 활성화 상태(예를 들어, 논리 하이)인 경우에는 비트라인 구동 회로 전압(VBL)을 풀다운시킬 수 있다.
비트라인 전원 구동회로(424)의 동작 방식은 다음과 같다.
웨이퍼 번인 인에이블 신호(VWBI_E)가 활성화 상태(예를 들어, 논리 하이)인 경우에는 제1 및 제2 비교부들(625, 635)은 동작하지 않는다. 즉, 웨이퍼 번인 테스트를 수행하는 경우에는 제1 및 제2 비교부들(625, 635)이 동작하지 않는다. 따라서 제1 및 제2 비교부들(625, 635)의 출력 결과는 언제나 비활성화 신호(예를 들어, 논리 로우 신호)이다. 따라서 제1 및 제2 논리합 연산 회로들(627, 637)의 출력 신호는 각각 제1 및 제2 제어 신호들에 의하여 결정된다.
제1 제어 신호(CS1)가 비활성화 상태(예를 들어, 논리 로우)인 경우에는 제1 논리합 연산 회로(627)는 비활성화 신호(예를 들어, 논리 로우 신호)를 출력하고, 제1 제어 신호(CS1)가 활성화 상태(예를 들어, 논리 하이)인 경우에는 제1 논리합 연산 회로(627)는 활성화 신호(예를 들어, 논리 하이 신호)를 출력한다.
제1 논리합 연산 회로(627)가 비활성화 신호(예를 들어, 논리 로우 신호)를 출력하면 풀업 트랜지스터(629)에 의하여 비트라인 전원 구동회로(424)는 비트라인 보강 전류를 풀업시킨다.
제2 제어 신호가 비활성화 상태(예를 들어, 논리 로우)인 경우에는 제2 논리합 연산 회로(637)는 비활성화 신호(예를 들어, 논리 로우 신호)를 출력하고, 제2 제어 신호가 활성화 상태(예를 들어, 논리 하이)인 경우에는 제2 논리합 연산 회로(637)는 활성화 신호(예를 들어, 논리 하이 신호)를 출력한다.
제2 논리합 연산 회로(637)가 활성화 신호(예를 들어, 논리 하이 신호)를 출력하면 풀다운 트랜지스터(639)에 의하여 비트라인 전원 구동회로(424)는 비트라인 보강 전류를 풀다운 시킨다.
그러나 웨이퍼 번인 인에이블 신호(VWBI_E)가 비활성화 상태(예를 들어, 논리 로우)인 경우 즉, 웨이퍼 번인 테스트가 수행되지 않는 경우에는 비트라인 구동 회로 전압은 제1 기준전압과 제2 기준전압 사이의 전압을 갖는다. 즉, 비트라인 구동 회로 전압은 웨이퍼 번인 테스트가 수행되지 않을 때 비트라인 구동회로 전압과 같은 값을 갖는다.
도 7은 도 6의 제1 비교부의 일 실시예를 나타내는 회로도이다.
도 7을 참조하면, 제1 비교부(625)는 제1 비교기(621), 제3 인버터(622) 및 제1 바이어스 전류 생성기(623)을 포함한다.
제1 비교기(621)는 제1 PMOS(710), 제2 PMOS(720), 제1 NMOS(730), 제2 NMOS(740)를 포함한다.
제1 PMOS(710)의 경우, 제1 PMOS(710)의 드레인은 전원전압(VDD)와 연결되고, 제1 PMOS(710)의 게이트와 제1 PMOS(710)의 소스는 연결된다. 제2 PMOS(720)의 경우, 제2 PMOS(720)의 드레인은 전원전압(VDD)와 연결되고, 제2 PMOS(720)의 게이트는 제1 PMOS(710)의 게이트와 연결된다.
제1 NMOS(730)의 경우, 제1 NMOS(730)의 소스는 제1 PMOS(710)의 드레인과 연결되고, 제1 NMOS(730)의 게이트는 비트라인 구동 회로 전압과 연결된다. 제2 NMOS(740)의 경우, 제2 NMOS(740)의 소스는 제2 PMOS(720)의 소스와 연결되고, 제2 NMOS(740)의 게이트는 제1 기준 전압과 연결된다.
제1 바이어스 전류 생성기(623)는 제1 및 제2 NMOS들(730, 740)과 연결되며, 웨이퍼 번인 인에이블 신호(VWBI_E)에 따라 바이어스 전류를 생성한다. 예를 들어, 제1 바이어스 전류 생성기(623)는 NMOS로 구현할 수 있다. 제3 인버터는 웨이퍼 번인 인에이블 신호(VWBI_E)를 입력받아 반전된 신호를 생성한다.
제1 비교부(625)의 동작 방식은 다음과 같다.
웨이퍼 번인 인에이블 신호(VWBI_E)가 활성화 상태(예를 들어, 논리 하이)일 때 제3 인버터는 비활성화 신호(예를 들어, 논리 로우 신호)를 출력한다. 따라서 제1 바이어스 전류 생성기는 꺼지며 결과적으로 제1 비교기(621)는 동작하지 않는다. 즉, 제1 비교기(621)는 언제나 비활성화 신호(예를 들어, 논리 로우 신호)를 출력한다.
웨이퍼 번인 인에이블 신호(VWBI_E)가 비활성화 상태(예를 들어, 논리 로우) 일 때 제3 인버터는 활성화 신호(예를 들어, 논리 하이 신호)를 출력한다. 따라서 제1 바이어스 전류 생성기는 바이어스 전류를 생성하여 제1 비교기(621)가 정상적으로 동작하도록 한다.
즉, 제1 비교부는 제1 기준 전압과 비트라인 구동 회로 전압을 비교하여 제1 비교 결과를 제1 논리합 연산 회로(627)에 출력한다. 예를 들어, 제1 비교 결과는 비트라인 구동 회로 전압이 제1 기준 전압보다 큰 경우에는 활성화 신호(예를 들어, 논리 하이 신호)이고, 비트라인 구동 회로 전압이 제1 기준 전압보다 작은 경우에는 비활성화 신호(예를 들어, 논리 로우 신호)일 수 있다.
도 8은 도 6의 제2 비교부의 일 실시예를 나타내는 회로도이다.
도 7을 참조하면, 제2 비교부(635)는 제1 비교기(631), 제3 인버터(632) 및 제1 바이어스 전류 생성기(633)을 포함한다.
제2 비교기(631)는 제3 PMOS(810), 제4 PMOS(820), 제3 NMOS(830), 제4 NMOS(840)를 포함한다.
제3 PMOS(810)의 경우, 제3 PMOS(810)의 드레인은 전원전압(VDD)와 연결되고, 제3 PMOS(810)의 게이트와 제3 PMOS(810)의 소스는 연결된다. 제4 PMOS(820)의 경우, 제4 PMOS(820)의 드레인은 전원전압(VDD)와 연결되고, 제4 PMOS(820)의 게이트는 제3 PMOS(810)의 게이트와 연결된다.
제3 NMOS(830)의 경우, 제3 NMOS(830)의 소스는 제3 PMOS(810)의 드레인과 연결되고, 제3 NMOS(830)의 게이트는 비트라인 구동 회로 전압과 연결된다. 제4 NMOS(840)의 경우, 제4 NMOS(840)의 소스는 제4 PMOS(820)의 소스와 연결되고, 제4 NMOS(840)의 게이트는 제2 기준 전압과 연결된다.
제2 바이어스 전류 생성기(633)는 제3 및 제4 NMOS들(830, 840)과 연결되며, 웨이퍼 번인 인에이블 신호(VWBI_E)에 따라 바이어스 전류를 생성한다. 예를 들어, 제2 바이어스 전류 생성기(633)는 NMOS로 구현할 수 있다. 제4 인버터는 웨이퍼 번인 인에이블 신호(VWBI_E)를 입력받아 반전된 신호를 생성한다.
제2 비교부(635)의 동작 방식은 다음과 같다.
웨이퍼 번인 인에이블 신호(VWBI_E)가 활성화 상태(예를 들어, 논리 하이)일 때 제4 인버터는 비활성화 신호(예를 들어, 논리 로우 신호)를 출력한다. 따라서 제2 바이어스 전류 생성기는 꺼지며 결과적으로 제2 비교기(631)는 동작하지 않는다. 즉, 제2 비교기(631)는 언제나 비활성화 신호(예를 들어, 논리 로우 신호)를 출력한다.
웨이퍼 번인 인에이블 신호(VWBI_E)가 비활성화 상태(예를 들어, 논리 로우)일 때 제4 인버터는 활성화 신호(예를 들어, 논리 하이 신호)를 출력한다. 따라서 제2 바이어스 전류 생성기는 바이어스 전류를 생성하여 제2 비교기(631)가 정상적으로 동작하도록 한다.
즉, 제2 비교부는 제2 기준 전압과 비트라인 구동 회로 전압을 비교하여 제2 비교 결과를 제2 논리합 연산 회로(637)에 출력한다. 예를 들어, 제2 비교 결과는 비트라인 구동 회로 전압이 제2 기준 전압보다 큰 경우에는 활성화 신호(예를 들어, 논리 하이 신호)이고, 비트라인 구동 회로 전압이 제2 기준 전압보다 작은 경우에는 비활성화 신호(예를 들어, 논리 로우 신호)일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
예를 들어, 본 발명의 일 실시에 따른 웨이퍼 번인 테스트 회로에서는 비트라인 전류 보강 회로는 비트라인 구동 회로를 기초로 설명되었으나, 상기 비트라인 전류 보강 회로는 DRAM 제어 로직의 구동전압(VDD)을 공급하는 회로, 워드라인 구동전압(VPP)을 공급하는 회로, 또는 기타 반도체 내부 전원 공급회로로 대체가 가능하다.
상술한 바와 같이 본 발명에서는 외부로부터 인가되는 웨이퍼 번인 테스트 전류와 비트라인 구동 회로에서 생성된 전류를 더하여 웨이퍼 번인 테스트 전류를 보강할 수 있다.

Claims (9)

  1. 외부로부터 인가되는 웨이퍼 번인 테스트 전류에 응답하여 제어신호를 발생하는 단계;
    상기 제어신호에 응답하여 내부 전원회로를 통한 보강전류를 생성하는 단계;
    상기 생성된 보강전류와 상기 외부로부터 인가된 웨이퍼 번인 테스트 전류를 가산하여 보강된 내부 웨이퍼 번인 테스트 전류를 발생하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 웨이퍼 번인 테스트 전류 생성 방법.
  2. 제1항에 있어서, 상기 내부 전원회로는
    웨이퍼 번인 테스트가 수행되는 때 테스트 장비로부터 충분히 큰 구동전류가 공급되는 내부 전원회로인 것을 특징으로 하는 반도체 장치의 웨이퍼 번인 테스트 전류 생성 방법.
  3. 제2항에 있어서, 상기 반도체 장치는 디램 칩이고 상기 내부 전원회로는 비트라인 구동 전원회로이고 상기 내부 웨이퍼 번인 테스트 전류는 비트라인에 인가되는 번인 테스트 전류인 것을 특징으로 하는 반도체 장치의 웨이퍼 번인 테스트 전류 생성 방법.
  4. 번인 테스트하고자 하는 내부 회로와 직접 연결되고 외부로부터 웨이퍼 번인 테스트 전류가 인가되는 패드;
    상기 패드에 인가되는 신호에 응답하여 제어신호를 발생하는 웨이퍼 번인 테스트 제어신호 발생부;
    웨이퍼 번인 테스트가 수행되지 않은 때에는 내부전원전류를 발생하고, 웨이퍼 번인 테스트가 수행되는 때에는 상기 제어신호에 응답하여 보강전류를 발생하는 내부 전원회로;
    상기 웨이퍼 번인 테스트 전류와 상기 보강전류를 합쳐서 내부 회로에 인가하는 내부 전류 합성부를 포함하는 것을 특징으로 하는 웨이퍼 번인 테스트 전류 보강을 위한 가진 반도체 장치.
  5. 제4항에 있어서, 상기 패드는
    웨이퍼 번인 테스트가 수행되지 않은 때에는 플로팅 상태가 되고,
    웨이퍼 번인 테스트가 수행되는 때에는 외부로부터 번인 테스트 전류가 인가되는 테스트 패드인 것을 특징으로 하는 웨이퍼 번인 테스트 전류 보강을 위한 가진 반도체 장치.
  6. 제4항에 있어서, 상기 반도체 장치는 디램 칩이고
    상기 내부 전원회로는 비트라인 구동 전류를 발생하는 비트라인 구동 전원 회로인 것을 특징으로 하는 웨이퍼 번인 테스트 전류 보강을 위한 가진 반도체 장치.
  7. 제6항에 있어서, 상기 비트라인 구동 전원 회로는
    제1 및 제2 기준전압을 발생하는 기준 전압 발생부;
    웨이퍼 번인 테스트가 수행되는 때에는 출력을 디스에이블하고, 웨이퍼 번인 테스트가 수행되지 않은 때에는 제1 비교신호를 출력하는 제1 비교부;
    웨이퍼 번인 테스트가 수행되는 때에는 출력을 디스에이블하고, 웨이퍼 번인 테스트가 수행되지 않은 때에는 제2 비교신호를 출력하는 제2 비교부;
    상기 제1 비교부의 출력단에 연결되고, 웨이퍼 번인 테스트가 수행되는 때에는 상기 제어신호에 응답하여 상기 보강전류를 출력하고, 웨이퍼 번인 테스트가 수행되지 않은 때에는 상기 제1 비교신호에 응답하여 상기 비트라인 구동 전류를 출력하는 풀업 트랜지스터; 및
    상기 제2 비교부의 출력단에 연결되고, 웨이퍼 번인 테스트가 수행되는 때에는 상기 제어신호에 응답하여 턴오프 상태로 유지하고, 웨이퍼 번인 테스트가 수행되지 않은 때에는 상기 제1 비교신호에 응답하여 상기 비트라인 구동 전류를 방전시키는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 웨이퍼 번인 테스트 전류 보강을 위한 가진 반도체 장치.
  8. 제7항에 있어서, 상기 웨이퍼 번인 테스트 제어신호 발생부는
    웨이퍼 번인 테스트가 수행되는 때에 인에이블되고, 상기 패드가 입력단에 연결되고 상기 풀업 트랜지스터의 게이트가 출력단에 연결된 제1 인버터; 및
    웨이퍼 번인 테스트가 수행되는 때에는 인에이블되고, 상기 패드가 입력단에 연결되고 상기 풀다운 트랜지스터의 게이트가 출력단에 연결된 제2 인버터를 포함하는 것을 특징으로 하는 웨이퍼 번인 테스트 전류 보강을 위한 가진 반도체 장치.
  9. 제8항에 있어서, 상기 내부 전류 합성부는
    상기 패드와 상기 출력노드를 와이어드 논리합으로 연결한 것을 특징으로 하는 웨이퍼 번인 테스트 전류 보강을 위한 가진 반도체 장치.
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