JP2002245797A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2002245797A
JP2002245797A JP2001040172A JP2001040172A JP2002245797A JP 2002245797 A JP2002245797 A JP 2002245797A JP 2001040172 A JP2001040172 A JP 2001040172A JP 2001040172 A JP2001040172 A JP 2001040172A JP 2002245797 A JP2002245797 A JP 2002245797A
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JP2001040172A
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Kanji Ito
寛司 伊藤
Osamu Kitade
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 半導体集積回路において、ビット線のプリチ
ャージ電圧発生回路に関するものである。 【解決手段】 ＶＢＬ発生回路１００とテストモード判
定回路２００と大ポンプ３００と小ポンプ４００とを備
える。本発明により、ビット線のプリチャージ電圧を可
変にすることにより、高いビット線のプリチャージ電圧
もしくは低いビット線のプリチャージ電圧に対して、マ
ージンの無いビット不良を検出することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にビット線をプリチャージする電圧のレベルを
可変とする回路の構成に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）に代表される半導体装置の製造工程の一つで
ある、ウェハテスト工程においては、内部電圧のチュー
ニング前にウェハテストを行っており、ビット線をプリ
チャージする電圧を外部から印加してウェハテストを行
うことが一般的である。
【０００３】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍ等では、ウェハテスト工程において、ワード線とビッ
ト線とショートしている場合がある。
【０００４】図１２は、ＤＲＡＭのメモリセルアレイ部
において、一例としてワード線ＷＬ２とビット線ＢＬ２
とがショートした場合のメモリセルＭＣ１を含む回路図
である。
【０００５】図１２を参照して、メモリセルＭＣ１は、
トランジスタＮＮ１とキャパシタＣＣ１とを含む。
【０００６】メモリセルＭＣ１にアクセスする時、ワー
ド線ＷＬ１が活性化され、「Ｈ」レベルとなる。一方、
ワード線ＷＬ２はこの時にはアクセス状態ではないため
「Ｌ」レベルとなっている。
【０００７】このような状態において、ビット線ＢＬ１
とワード線ＷＬ２とがショートしていると、本来は、内
部電源電圧ＶＣＣＳの半分の値、すなわち１／２（ＶＣ
ＣＳ）に設定されているビット線のプリチャージ電圧が
ワード線ＷＬ２の「Ｌ」レベルに引っ張られる形とな
り、所望の電圧よりも低い値となる。
【０００８】図１３に示されるように上述したショート
に起因して、メモリセルＭＣ１の「Ｌ」データを読み出
す時、ビット線のプリチャージ電圧が、ショートにより
本来の値よりも低くなっている。したがって、「Ｌ」デ
ータの読み出しが厳しくなり、メモリセルＭＣ１からの
読み出しデータが「Ｌ」レベルであるにもかかわらず
「Ｈ」レベルと読み出される可能性が高くなる。
【０００９】しかし、ウェハテスト時においては、ビッ
ト線のプリチャージ電圧が外部から供給されているため
に、ショートが内部発生していても通常動作時における
ビット線のプリチャージ電圧の値が安定してしまってい
るために異常を発見することができない。
【００１０】したがって、ビット線のプリチャージ電圧
の異常が原因の不良をリジェクトおよび救済することが
困難となり歩留り低下の要因となるという問題がある。
【００１１】本発明は、上記問題を解決すべく、ビット
線電圧を可変とすることによりビット不良を加速させ、
ビット線電圧の異常に起因するビット不良をリジェクト
および救済することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、行列状に配置される複数のメモリセルと、前記メモ
リセルの行に対応して設けられる複数のワード線と、前
記メモリセルの列に対応して設けられる複数のビット線
とを含むメモリセルアレイ領域と、第１の電源電圧を受
けて、前記複数のビット線のプリチャージの用いられる
ビット線電圧を生成するための電圧発生回路とを備え、
前記電圧発生回路は、前記第１の電源電圧を受けて、前
記ビット線電圧の基準値に相当する電圧レベルを有する
第２の電源電圧を生成する電圧変換回路と、前記第２の
電源電圧を受けて，前記ビット線電圧を制御するための
電圧制御回路とを含み、前記電圧制御回路は、供給され
た前記第２の電源電圧を昇圧して前記ビット線電圧を生
成するための電圧昇圧回路および、供給された前記第２
の電源電圧を降圧して前記ビット線電圧を生成するため
の電圧降下回路の少なくとも一つを含む。
【００１３】好ましくは、前記電圧制御回路は、前記電
圧昇圧回路および前記電圧降下回路の両方を含み、前記
電圧制御回路は、テストモード時において、前記電圧昇
圧回路または前記電圧降圧回路のいずれか一つに対し
て、外部指示に応じて選択的に前記第２の電源電圧を供
給する判定回路をさらに含む。
【００１４】好ましくは、前記電圧制御回路は、電圧伝
達部をさらに含み、前記電圧制御回路は、テストモード
時以外において前記第２の電源電圧を前記電圧伝達部に
前記ビット線電圧として供給する。
【００１５】好ましくは、前記電圧制御回路は、前記電
圧昇圧回路と、前記電圧降下回路と、前記第２の電源電
圧を前記ビット線電圧として供給するための電圧伝達部
とを含み、前記電圧制御回路は、前記ビット線電圧と基
準電圧との比較に応じて、前記電圧昇圧回路、前記電圧
降下回路および前記電圧伝達部のうちの一つに対して選
択的に前記第２の電源電圧を供給するための判定回路を
さらに含む。
【００１６】好ましくは、前記電圧発生回路は、前記第
１の電源電圧を供給する第１の電源ノードと第１の内部
ノードとの間に直列に結合される複数の第１の抵抗素子
と、第３の電源電圧を供給する第２の電源ノードと第１
の内部ノードとの間に直列に結合される複数の第２の抵
抗素子と、前記複数の第１の抵抗素子のうちの少なくと
も１つを短絡するための第１のスイッチ回路と、前記複
数の第２の抵抗素子のうちの少なくとも１つを短絡する
ための第２のスイッチ回路とを含む。
【００１７】特に、前記第１および第２のスイッチ回路
は、前記第１および第２の抵抗素子とそれぞれ並列に接
続される複数のトランジスタを含み、テストモード時に
おいて複数の前記第１、第２の抵抗素子のうち少なくと
も１つは、テスト信号に応じてオンする。
【００１８】特に、前記第１および第２のスイッチ回路
は、前記第１、第２の抵抗素子とそれぞれ並列に接続さ
れる、外部から不揮発に切断可能な複数のヒューズを含
み、ブローにより複数のヒューズが少なくとも一つ切断
される。
【００１９】本発明の半導体集積回路は、行列状に配置
される複数のメモリセルと、前記メモリセルの行に対応
して設けられる複数のワード線と、前記メモリセルの列
に対応して設けられる複数のビット線とを含むメモリセ
ルアレイ領域と、複数の電源電圧を受けて、前記複数の
ビット線をプリチャージするためのビット線電圧を生成
するための電圧発生回路とを備え、前記電圧発生回路
は、テストモード時において、供給される前記複数の電
源電圧のいずれか一つの電源電圧を外部指示に応じて選
択して内部電圧として出力する電圧制御回路と、前記内
部電圧を受けて、前記ビット線電圧を生成する電圧変換
回路とを含む。
【００２０】好ましくは、前記電圧変換回路は、前記内
部電圧の供給を受ける第１の内部ノードと第２の内部ノ
ードとの間に直列に結合される複数の第１の抵抗素子
と、第３の電源電圧を供給する第２の電源ノードと第１
の内部ノードとの間に直列に結合される複数の第２の抵
抗素子と、前記複数の第１の抵抗素子のうちの少なくと
も１つを短絡するための第１のスイッチ回路と、前記複
数の第２の抵抗素子のうちの少なくとも１つを短絡する
ための第２のスイッチ回路とを含む。
【００２１】特に、前記第１および第２のスイッチ回路
は、前記第１および第２の抵抗素子とそれぞれ並列に接
続される複数のトランジスタを含み、テストモード時に
おいて複数の前記第１、第２の抵抗素子のうち少なくと
も１つは、テスト信号に応じてオンする。
【００２２】特に、前記第１および第２のスイッチ回路
は、前記第１、第２の抵抗素子とそれぞれ並列に接続さ
れる、外部から不揮発に切断可能な複数のヒューズを含
み、ブローにより複数のヒューズが少なくとも一つ切断
される。
【００２３】本発明の半導体集積回路は、行列状に配置
される複数のメモリセルと、前記メモリセルの行に対応
して設けられる複数のワード線と、前記メモリセルの列
に対応して設けられる複数のビット線とを含むメモリセ
ルアレイ領域と、第１の電源電圧を受けて、前記複数の
ビット線をプリチャージするためのビット線電圧を生成
するための電圧発生回路とを備え、前記電圧発生回路
は、前記第１の電源電圧を供給する第１の電源ノードと
第１の内部ノードとの間に直列に結合される複数の第１
の抵抗素子と、第３の電源電圧を供給する第２の電源ノ
ードと第１の内部ノードとの間に直列に結合される複数
の第２の抵抗素子と、前記複数の第１の抵抗素子のうち
の少なくとも１つを短絡するための第１のスイッチ回路
と、前記複数の第２の抵抗素子のうちの少なくとも１つ
を短絡するための第２のスイッチ回路とを含む。
【００２４】好ましくは、前記第１および第２のスイッ
チ回路は、前記第１および第２の抵抗素子とそれぞれ並
列に接続される複数のトランジスタを含み、テストモー
ド時において複数の前記第１および第２の抵抗素子のう
ち少なくとも１つは、テスト信号に応じてオンする。
【００２５】好ましくは、前記第１および第２のスイッ
チ回路は、前記第１および第２の抵抗素子とそれぞれ並
列に接続される、外部から不揮発に切断可能な複数のヒ
ューズを含み、ブローにより複数のヒューズが少なくと
も一つ切断される。
【００２６】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
【００２７】（実施の形態１）図１は、本発明の実施の
形態１のＶＢＬ可変回路１０００の一例である。
【００２８】ＶＢＬ可変回路１０００は、ＶＢＬ発生回
路１００と、テストモード判定回路２００と、大ポンプ
３００と、小ポンプ４００とを備える。
【００２９】ＶＢＬ発生回路１００は、ＤＲＡＭ内で生
成される内部電源電圧ＶＣＣＳを受けて、ビット線のプ
リチャージに用いられる電圧（以下、ビット線電圧ＶＢ
Ｌとも称する。）を発生するものである。
【００３０】ＶＢＬ発生回路１００は、図１に示すよう
に、Ｐチャンネル型ＭＯＳトランジスタＰＴ１とＰＴ
２、およびＮチャンネル型ＭＯＳトランジスタＮＴ１と
ＮＴ２、ならびに抵抗ＲｎとＲｐとを含む。
【００３１】図１に示すように、抵抗Ｒｎ、ＲｐとＰチ
ャンネル型ＭＯＳトランジスタＰＴ１とＮチャンネル型
ＭＯＳトランジスタＮＴ１とは、内部電源電圧ＶＣＣＳ
と接続されているノード５と接地電圧ＧＮＤとの間に直
列に接続されている。
【００３２】Ｐチャンネル型ＭＯＳトランジスタＰＴ２
と、Ｎチャンネル型ＭＯＳトランジスタＮＴ２とは、内
部電源電圧ＶＣＣＳと接続されているノード５と接地電
圧ＧＮＤとの間に直列に接続されている。
【００３３】抵抗Ｒｎは、ノード５とノード３との間に
接続され、Ｎチャンネル型ＭＯＳトランジスタＮＴ１
は、ノード３とノード１との間に接続されている。Ｐチ
ャンネル型ＭＯＳトランジスタＰＴ１は、ノード１とノ
ード４との間に接続され、抵抗Ｒｐは、ノード４と接地
電圧ＧＮＤとの間に接続されている。
【００３４】Ｎチャンネル型ＭＯＳトランジスタＮＴ２
は、ノード５とノード２との間に接続され、Ｐチャンネ
ル型ＭＯＳトランジスタＰＴ２は、ノード２と接地電圧
ＧＮＤとの間に接続されている。
【００３５】Ｎチャンネル型ＭＯＳトランジスタＮＴ１
のゲート電極とＮチャンネル型ＭＯＳトランジスタＮＴ
２のゲート電極とは、ノード３と接続されている。
【００３６】Ｐチャンネル型ＭＯＳトランジスタＰＴ１
のゲート電極とＰチャンネル型ＭＯＳトランジスタＰＴ
２のゲート電極とは、ノード４と接続されている。
【００３７】ＶＢＬ発生回路１００は、内部電源電圧Ｖ
ＣＣＳを受け、ノード５からノード１までの抵抗Ｒｎを
含む電流経路の抵抗値とノード１から接地電圧ＧＮＤに
至る抵抗Ｒｐを含む電流経路の抵抗値とを同一の値に設
計することによりノード２に基準電圧ＶＢＬ０（＝１／
２ＶＣＣＳ）を出力する。
【００３８】テストモード判定回路２００は、ＶＢＬ発
生回路１００のノード２とノード６との間に接続され、
テストモード信号ＴＭ０に応じて、大ポンプ３００また
は、小ポンプ４００または、電圧伝達部である配線５０
に基準電圧ＶＢＬ０を出力する回路である。
【００３９】テストモード時において、大ポンプ３００
は、テストモード判定回路２００から出力された基準電
圧ＶＢＬ０を受けてノード６に昇圧されたビット線電圧
ＶＢＬ（ＶＢＬ＞ＶＢＬ０）を供給する電圧昇圧回路で
ある。
【００４０】テストモード時において、小ポンプ４００
は、テストモード判定回路２００から出力された基準電
圧ＶＢＬ０を受けてノード６に減圧されたビット線電圧
ＶＢＬ（ＶＢＬ＜ＶＢＬ０）を供給する電圧降圧回路で
ある。
【００４１】テストモード時以外において、ＶＢＬ発生
回路１００の生成した基準電圧ＶＢＬ０は、そのまま配
線５０によって伝達されビット線電圧ＶＢＬ（ＶＢＬ＝
ＶＢＬ０）としてノード６に供給される。
【００４２】ＶＢＬ可変回路１０００は、ＶＢＬ発生回
路１００により生成された基準電圧ＶＢＬ０に対して、
使用するポンプをテストモード信号ＴＭ０により選択的
に切り替えることにより、ビット線電圧ＶＢＬのレベル
を可変とすることができる。
【００４３】これによりテストモード時においてビット
線電圧のレベルに対して、マージンの無い不良のビット
を検出することができる。
【００４４】たとえば、低いビット線電圧に対して、マ
ージンの無いビットを検出する時、テストモード信号Ｔ
Ｍ０により小ポンプを動作させる。これによりビット線
電圧は通常のビット線電圧より減圧されるため低い値と
なり、低いビット線電圧に対してマージンの無いビット
の不良を加速させ、不良を検出することが可能となる。
【００４５】一方、高いビット線電圧に対して、マージ
ンの無いビットを検出する時、テストモード信号ＴＭ０
により大ポンプを動作させる。これによりビット線電圧
は通常のビット線電圧よりも昇圧されるため高い値とな
り、高いビット線電圧に対してマージンの無いビットの
不良を加速させ、不良を検出することが可能となる。
【００４６】なお、この場合において、テストの目的に
よっては昇圧回路である大ポンプ３００および降圧回路
である小ポンプ４００は、いずれか一つでも良く、ま
た、大ポンプ３００および小ポンプ４００のそれぞれに
ついて昇圧量および降圧量がそれぞれ異なるものを複数
個並列に備えることも可能である。
【００４７】このような構成とすることによってテスト
時における、ビット線電圧の設定をより緻密にすること
により、精度の高い不良ビットの検出を行うことができ
る。
【００４８】（実施の形態２）図２は、本発明の実施の
形態２のＶＢＬ可変回路２０００の一例である。
【００４９】ＶＢＬ可変回路２０００は、電源電圧制御
回路５００と、ＶＢＬ発生回路１００とを備える。
【００５０】電源電圧制御回路５００は、外部電源電圧
ｅｘｔ．ＶＣＣＳおよび内部電源電圧ｉｎｔ．ＶＣＣＳ
（＜外部電源電圧ｅｘｔ．ＶＣＣＳ）を受けてテストモ
ード信号ＴＭ１１またはＴＭ１２によりＶＢＬ発生回路
１００に供給する電源電圧を切り替える回路である。
【００５１】電源電圧制御回路５００は、Ｎチャンネル
型ＭＯＳトランジスタＮＴＴ１、ＮＴＴ２と抵抗Ｒ１、
Ｒ２とを含む。
【００５２】Ｎチャンネル型ＭＯＳトランジスタＮＴＴ
１と抵抗Ｒ１とは、外部電源電圧ｅｘｔ．ＶＣＣＳとＶ
ＢＬ発生回路１００のノード５との間に接続される。
【００５３】Ｎチャンネル型ＭＯＳトランジスタＮＴＴ
２と抵抗Ｒ２とは、内部電源電圧ｉｎｔ．ＶＣＣＳとＶ
ＢＬ発生回路１００のノード５との間に接続される。
【００５４】Ｎチャンネル型ＭＯＳトランジスタＮＴＴ
１、ＮＴＴ２のゲート電極は、それぞれテストモード信
号ＴＭ１１、ＴＭ１２の信号を受ける。
【００５５】Ｎチャンネル型ＭＯＳトランジスタＮＴＴ
１は、テストモード信号ＴＭ１１に応じてオンになり、
抵抗Ｒ１に対して外部電源電圧ｅｘｔ．ＶＣＣＳを供給
する。
【００５６】Ｎチャンネル型ＭＯＳトランジスタＮＴＴ
２は、テストモード信号ＴＭ１２に応じてオンになり、
抵抗Ｒ２に対して内部電源電圧ｉｎｔ．ＶＣＣＳを供給
する。
【００５７】ＶＢＬ発生回路１００は、電源電圧テスト
回路５００とノード５を介して接続されており、内部の
接続関係は、実施の形態１で上述したのと同じである。
【００５８】ＶＢＬ可変回路２０００は、使用する電源
電圧をテストモード信号により切り替えることによっ
て、ビット線電圧のレベルを可変とすることができる。
【００５９】これにより、低いビット線電圧のレベルま
たは高いビット線電圧のレベルに対して、マージンの無
い不良のビットを検出する。
【００６０】たとえば、低いビット線電圧に対して、マ
ージンの無いビットを検出する時、テストモード信号Ｔ
Ｍ１２により内部電源電圧ｉｎｔ．ＶＣＣＳを動作させ
る。これによりビット線電圧は通常のビット線電圧より
減圧されるため低い値となり、低いビット線電圧に対し
てマージンの無いビットの不良を加速させ、不良を検出
することが可能となる。
【００６１】一方、高いビット線電圧に対して、マージ
ンの無いビットを検出する時、テストモード信号ＴＭ１
１により外部電源電圧ｅｘｔ．ＶＣＣＳを動作させる。
これによりビット線電圧は通常のビット線電圧よりも昇
圧されるため高い値となり、高いビット線電圧に対して
マージンの無いビットの不良を加速させ、不良を検出す
ることが可能となる。
【００６２】なお、図２は、２つの電源電圧である外部
電源電圧ｅｘｔ．ＶＣＣＳと内部電源電圧ｉｎｔ．ＶＣ
ＣＳとを選択的に用いて、ビット線電圧ＶＢＬを生成す
る構成を示したが、任意の複数個の電源電圧を用いてビ
ット線電圧ＶＢＬを生成することも可能である。
【００６３】（実施の形態３）図３は、本発明の実施の
形態３のＶＢＬ可変回路３０００の一例である。
【００６４】抵抗Ｒ３とＰチャンネル型ＭＯＳトランジ
スタＰＴ３〜ＰＴ５とＮチャンネル型ＭＯＳトランジス
タＮＴ３〜ＮＴ５とは、電源電圧ＶＣＣＳと接地電圧Ｇ
ＮＤが供給されるノード１２との間に直列に接続されて
いる。
【００６５】抵抗Ｒ３は、電源電圧ＶＣＣＳとノード６
との間に接続されている。Ｎチャンネル型ＭＯＳトラン
ジスタＮＴＴ３〜ＮＴＴ８は、ノード６とノード１２と
の間に直列に接続されている。
【００６６】Ｐチャンネル型ＭＯＳトランジスタＰＴ３
とＮチャンネル型ＭＯＳトランジスタＮＴＴ３は、ノー
ド６とノード７との間にそれぞれ並列に接続されてい
る。
【００６７】Ｐチャンネル型ＭＯＳトランジスタＰＴ３
のゲート電極は、ノード７と接続されている。また、Ｎ
チャンネル型ＭＯＳトランジスタＮＴＴ３のゲート電極
は、テストモード信号ＴＭ１を受ける。
【００６８】Ｐチャンネル型ＭＯＳトランジスタＰＴ４
とＮチャンネル型ＭＯＳトランジスタＮＴＴ４は、ノー
ド７とノード８との間にそれぞれ並列に接続されてい
る。
【００６９】Ｐチャンネル型ＭＯＳトランジスタＰＴ４
のゲート電極は、ノード８と接続されている。また、Ｎ
チャンネル型ＭＯＳトランジスタＮＴＴ４のゲート電極
は、テストモード信号ＴＭ２を受ける。
【００７０】Ｐチャンネル型ＭＯＳトランジスタＰＴ５
とＮチャンネル型ＭＯＳトランジスタＮＴＴ５は、ノー
ド８とノード９との間にそれぞれ並列に接続されてい
る。
【００７１】Ｐチャンネル型ＭＯＳトランジスタＰＴ５
のゲート電極は、ノード９と接続されている。また、Ｎ
チャンネル型ＭＯＳトランジスタＮＴＴ５のゲート電極
は、テストモード信号ＴＭ３を受ける。
【００７２】Ｎチャンネル型ＭＯＳトランジスタＮＴ３
およびＮＴＴ６は、ノード９とノード１０との間に並列
に接続されている。
【００７３】Ｎチャンネル型ＭＯＳトランジスタＮＴ３
のゲート電極は、ノード９と接続されている。また、Ｎ
チャンネル型ＭＯＳトランジスタＮＴＴ６のゲート電極
は、テストモード信号ＴＭ４を受ける。
【００７４】Ｎチャンネル型ＭＯＳトランジスタＮＴ４
およびＮＴＴ７は、ノード１０とノード１１との間に並
列に接続されている。
【００７５】Ｎチャンネル型ＭＯＳトランジスタＮＴ４
のゲート電極は、ノード１０と接続されている。また、
Ｎチャンネル型ＭＯＳトランジスタＮＴＴ７のゲート電
極は、テストモード信号ＴＭ５を受ける。
【００７６】Ｎチャンネル型ＭＯＳトランジスタＮＴ５
およびＮＴＴ８は、ノード１１と接地電圧ＧＮＤと接続
されているノード１２との間に並列に接続されている。
【００７７】Ｎチャンネル型ＭＯＳトランジスタＮＴ５
のゲート電極は、ノード１１と接続されている。また、
Ｎチャンネル型ＭＯＳトランジスタＮＴＴ８のゲート電
極は、テストモード信号ＴＭ６を受ける。Ｐチャンネル
型ＭＯＳトランジスタＰＴ３〜ＰＴ５およびＮチャンネ
ル型ＭＯＳトランジスタＮＴ３〜ＮＴ５の各々は、抵抗
素子として機能する。
【００７８】ＶＢＬ可変回路３０００はノード９より、
ビット線電圧ＶＢＬを出力する。ノード９に出力される
ビット線電圧ＶＢＬは、電源電圧ＶＣＣＳとノード９と
の間に形成される電流経路の抵抗値Ｒｕおよび接地電圧
ＶＳＳとノード９との間に形成される電流経路の抵抗値
Ｒｄの比率によって定まる。
【００７９】ＶＢＬ可変回路３０００は、テストモード
信号ＴＭ１〜６に応じて、Ｎチャンネル型ＭＯＳトラン
ジスタＮＴ３〜ＮＴ５およびＰチャンネル型ＭＯＳトラ
ンジスタＰＴ３〜ＰＴ５を短絡させることにより電源電
圧ＶＣＣＳとノード９との間に形成される電流経路の抵
抗値Ｒｕおよび接地電圧ＶＳＳとノード９との間に形成
される電流経路の抵抗値Ｒｄのそれぞれを調整すること
が可能となりビット線電圧ＶＢＬを可変とすることがで
きる。
【００８０】すなわち、ＶＢＬ可変回路３０００は、テ
ストモード信号ＴＭ１〜ＴＭ６を切り替えることによっ
て、ビット線電圧のレベルを可変とし、ビット線電圧の
レベルに対して、マージンの無い不良のビットを検出す
る。
【００８１】たとえば、低いビット線電圧に対して、マ
ージンの無いビットを検出する時、Ｎチャンネル型ＭＯ
ＳトランジスタＮＴＴ３〜ＮＴＴ５のゲート電極にテス
トモード信号ＴＭ１〜ＴＭ３のうち少なくとも一つを入
力することにより、Ｎチャンネル型ＭＯＳトランジスタ
ＮＴＴ３〜ＮＴＴ５のうち少なくとも一つをオンにす
る。
【００８２】これにより抵抗値Ｒｕは、減少するためビ
ット線電圧は通常のビット線電圧より減圧されるために
低い値となり、低いビット線電圧に対してマージンの無
いビットの不良を加速させ、不良を検出することが可能
となる。
【００８３】一方、高いビット線電圧に対して、マージ
ンの無いビットを検出する時、Ｎチャンネル型ＭＯＳト
ランジスタＮＴＴ６〜ＮＴＴ８のゲート電極にテストモ
ード信号ＴＭ４〜ＴＭ６の少なくとも一つを入力するこ
とにより、Ｎチャンネル型ＭＯＳトランジスタＮＴＴ６
〜ＮＴＴ８のうち少なくとも一つをオンにする。
【００８４】これにより抵抗値Ｒｄは、減少するためビ
ット線電圧は通常のビット線電圧よりも昇圧されるため
に高い値となり、高いビット線電圧に対してマージンの
無いビットの不良を加速させ、不良を検出することが可
能となる。
【００８５】また、本発明の実施の形態３のＶＢＬ可変
回路３０００は、図１および図２に示した実施の形態１
および２中のＶＢＬ発生回路１００と置換して適用する
ことも可能である。
【００８６】図４および図５は、実施の形態１および２
のＶＢＬ発生回路１００とＶＢＬ可変回路３０００とを
置換したＶＢＬ可変回路１０１０および２０１０を示し
ている。
【００８７】（実施の形態４）図６は、本発明の実施の
形態４のＶＢＬ可変回路４０００の一例である。
【００８８】抵抗Ｒ３と、Ｐチャンネル型ＭＯＳトラン
ジスタＰＴ３〜ＰＴ５と、Ｎチャンネル型ＭＯＳトラン
ジスタＮＴ３〜ＮＴ５とは、電源電圧ＶＣＣＳと接地電
圧ＧＮＤが供給されるノード１２との間に直列に接続さ
れている。
【００８９】抵抗Ｒ３は、電源電圧ＶＣＣＳとノード６
との間に接続されている。Ｐチャンネル型ＭＯＳトラン
ジスタＰＴ３とヒューズＨ１は、ノード６とノード７と
の間にそれぞれ並列に接続されている。
【００９０】Ｐチャンネル型ＭＯＳトランジスタＰＴ３
のゲート電極は、ノード７と接続されている。
【００９１】Ｐチャンネル型ＭＯＳトランジスタＰＴ４
とヒューズＨ２は、ノード７とノード８との間にそれぞ
れ並列に接続されている。
【００９２】Ｐチャンネル型ＭＯＳトランジスタＰＴ４
のゲート電極は、ノード８と接続されている。
【００９３】Ｐチャンネル型ＭＯＳトランジスタＰＴ５
とヒューズＨ３は、ノード８とノード９との間にそれぞ
れ並列に接続されている。
【００９４】Ｐチャンネル型ＭＯＳトランジスタＰＴ５
のゲート電極は、ノード９と接続されている。
【００９５】Ｎチャンネル型ＭＯＳトランジスタＮＴ３
とヒューズＨ４は、ノード９とノード１０との間にそれ
ぞれ並列に接続されている。
【００９６】Ｎチャンネル型ＭＯＳトランジスタＮＴ３
のゲート電極は、ノード９と接続されている。
【００９７】Ｎチャンネル型ＭＯＳトランジスタＮＴ４
とヒューズＨ５は、ノード１０とノード１１との間にそ
れぞれ並列に接続されている。
【００９８】Ｎチャンネル型ＭＯＳトランジスタＮＴ４
のゲート電極は、ノード１０と接続されている。
【００９９】Ｎチャンネル型ＭＯＳトランジスタＮＴ５
とヒューズＨ６は、ノード１１と接地電圧ＧＮＤと接続
されているノード１２との間にそれぞれ並列に接続され
ている。
【０１００】Ｎチャンネル型ＭＯＳトランジスタＮＴ５
のゲート電極は、ノード１１と接続されている。
【０１０１】ＶＢＬ可変回路４０００はノード９より、
ビット線電圧ＶＢＬを出力する。ノード９に出力される
ビット線電圧ＶＢＬは、電源電圧ＶＣＣＳとノード９と
の間に形成される電流経路の抵抗値Ｒｕおよび接地電圧
ＶＳＳとノード９との間に形成される電流経路の抵抗値
Ｒｄの比率によって定まる。
【０１０２】ＶＢＬ可変回路４０００は、ヒューズＨ１
〜Ｈ６を切断することにより、電源電圧ＶＣＣＳとノー
ド９との間に形成される電流経路の抵抗値Ｒｕおよび接
地電圧ＶＳＳとノード９との間に形成される電流経路の
抵抗値Ｒｄのそれぞれを調整することが可能となりビッ
ト線電圧ＶＢＬを可変とすることができる。
【０１０３】従来、ＶＢＬ発生回路から発生した値がそ
のままビット線電圧ＶＢＬとして用いられてきた。その
ため、ビット線電圧ＶＢＬの値が狙い目よりも大きく外
れた場合、マージンの無いビットは正常に動作できなく
なり不良となっていた。
【０１０４】本発明の実施の形態４のＶＢＬ可変回路４
０００は、ヒューズＨ１〜Ｈ６を切断することによりビ
ット線電圧ＶＢＬを可変とし適正な値に修正することに
よりビット線電圧ＶＢＬの異常により発生する不良を無
くし歩留りを向上させることができる。
【０１０５】また、本発明の実施の形態４のＶＢＬ可変
回路４０００は、図１および図２に示した実施の形態１
および２中のＶＢＬ発生回路１００と置換して適用する
ことも可能である。
【０１０６】図７および図８は、実施の形態１および２
のＶＢＬ発生回路１００とＶＢＬ可変回路４０００とを
置換したＶＢＬ可変回路１０２０および２０２０を示し
ている。
【０１０７】（実施の形態５）図９は、本発明の実施の
形態５のＶＢＬ可変回路５０００の一例である。
【０１０８】ＶＢＬ可変回路５０００は、比較判定回路
６００と、大ポンプ３００と、小ポンプ４００とを備え
る。
【０１０９】比較判定回路６００は、実施の形態１で説
明したＶＢＬ発生回路１００のノード２とノード６との
間に接続され、入力信号であるビット線電圧ＶＢＬと基
準電圧Ｖｒｅｆ（ここでは、Ｖｒｅｆ＝１／２（ＶＣＣ
Ｓ））とを比較判定することにより、大ポンプ３００ま
たは、小ポンプ４００または、電圧伝達部である配線５
０にビット線電圧ＶＢＬ０を出力する回路である。
【０１１０】比較判定回路６００は、ビット線電圧ＶＢ
Ｌ０＞基準電圧Ｖｒｅｆの場合、小ポンプ４００にビッ
ト線電圧ＶＢＬ０を出力し、ビット線電圧ＶＢＬ０＜基
準電圧Ｖｒｅｆの場合、大ポンプ３００にビット線電圧
ＶＢＬ０を出力する。
【０１１１】また、ビット線電圧ＶＢＬ０＝基準電圧Ｖ
ｒｅｆの場合、そのまま電圧伝達部である配線５０にビ
ット線電圧ＶＢＬ０が出力されビット線電圧としてノー
ド６に供給される。
【０１１２】大ポンプ３００は、比較判定回路６００か
ら出力されたビット線電圧ＶＢＬ０を受けてノード６に
昇圧されたビット線電圧ＶＢＬを供給する電圧昇圧回路
である。
【０１１３】小ポンプ４００は、比較判定回路６００か
ら出力されたビット線電圧ＶＢＬ０を受けてノード６に
降圧されたビット線電圧ＶＢＬを供給する電圧降圧回路
である。
【０１１４】ＶＢＬ可変回路５０００は、使用するポン
プを切り替えることにより、ビット線電圧のレベルを可
変とし、狙い目よりも大きく外れたビット線電圧のレベ
ルに対して、マージンの無い不良のビットを救済する。
【０１１５】たとえば、基準電圧Ｖｒｅｆと比較してビ
ット線電圧ＶＢＬ０のレベルが高い場合、高いビット線
電圧ＶＢＬ０に対してマージンの無いビットを救済する
ために、小ポンプ４００にビット線電圧ＶＢＬ０を出力
する。
【０１１６】これによりビット線電圧は通常のビット線
電圧より減圧されるため低い値となり、高いビット線電
圧に対してマージンの無いビットを救済する。0 一
方、基準電圧Ｖｒｅｆと比較してビット線電圧のレベル
が低い場合、低いビット線電圧に対してマージンの無い
ビットを救済するために、大ポンプ３００にビット線電
圧を出力する。
【０１１７】これによりビット線電圧は通常のビット線
電圧より昇圧されるため高い値となり、低いビット線電
圧に対してマージンの無いビットを救済する。
【０１１８】なお、この場合において、テストの目的に
よっては昇圧回路である大ポンプ３００および降圧回路
である小ポンプ４００は、いずれか一つでも良く、ま
た、大ポンプ３００および小ポンプ４００のそれぞれに
ついて昇圧量および降圧量がそれぞれ異なるものを複数
個並列に備えることも可能である。
【０１１９】このような構成とすることによってテスト
時における、ビット線電圧の設定をより緻密にすること
により、精度の高い不良ビットの検出を行うことができ
る。
【０１２０】また、本発明の実施の形態５に用いられる
ＶＢＬ発生回路１００は、図３および図６で示したＶＢ
Ｌ可変回路３０００および４０００と置換して適用する
ことも可能である。
【０１２１】図１０は、この発明の一実施の形態による
ＤＲＡＭの構成を示すブロック図である。図１０におい
て、このＤＲＡＭは、内部電源電圧発生回路５１、クロ
ック発生回路５２、行および列アドレスバッファ５３、
行デコーダ５４、列デコーダ５５、メモリマット５６、
入力バッファ５９および出力バッファ６０を備え、メモ
リマット５６はメモリアレイ５７およびセンスアンプ＋
入出力制御回路５８を含む。
【０１２２】内部電源電圧発生回路５１は、外部から電
源電圧ＶＣＣおよび接地電圧ＧＮＤを受け、内部電源電
圧ＶＣＣＳ，ＶＢＬを生成する。クロック発生回路５２
は、外部から与えられる信号／ＲＡＳ，／ＣＡＳに基づ
いて所定の動作モードを選択し、ＤＲＡＭ全体を制御す
る。
【０１２３】行および列アドレスバッファ５３は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは
０以上の整数である）に基づいて行アドレス信号ＲＡ０
〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成
し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉ
をそれぞれ行デコーダ５４および列デコーダ５５に与え
る。
【０１２４】メモリアレイ５７は、行列状に配列され、
それぞれが１ビットのデータを記憶する複数のメモリセ
ルを含む。各メモリセルは行アドレスおよび列アドレス
によって決定される所定のアドレスに配置される。
【０１２５】行デコーダ５４は、行および列アドレスバ
ッファ５３から与えられた行アドレス信号ＲＡ０〜ＲＡ
ｉに応答して、メモリアレイ５７の行アドレスを指定す
る。列デコーダ５５は、行および列アドレスバッファ５
３から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答
して、メモリアレイ５７の列アドレスを指定する。セン
スアンプ＋入出力制御回路５８は、行デコーダ５４およ
び列デコーダ５５によって指定されたアドレスのメモリ
セルをデータ入出力線対ＩＯＰの一方端に接続する。デ
ータ入出力線対ＩＯＰの他方端は、入力バッファ９およ
び出力バッファ６０に接続される。
【０１２６】入力バッファ５９は、書込モード時に、外
部から与えられる信号／Ｗに応答して、外部から入力さ
れたデータＤｊ（ただし、ｊは自然数である）をデータ
入出力線対ＩＯＰを介して選択されたメモリセルに与え
る。出力バッファ６０は、読出ノード時に、外部から入
力された信号／ＯＥに応答して、選択されたメモリセル
からの読出データＱｊを外部に出力する。
【０１２７】図１１は、図１０に示したＤＲＡＭのメモ
リマット５６の構成を示す回路ブロック図である。図１
１において、メモリアレイ５７は、行列状に配列された
複数のメモリセルＭＣと、各行に対応して設けられたワ
ード線ＷＬと、各列に対応して設けられたビット線対Ｂ
Ｌ，／ＢＬとを含む。各メモリセルＭＣは、アクセス用
のＮチャンネル型ＭＯＳトランジスタと情報記憶用のキ
ャパシタとを含む周知のものである。ワード線ＷＬは、
行デコーダ５４の出力を伝達し、選択された行のメモリ
セルＭＣを活性化させる。ビット線対ＢＬ，／ＢＬは、
選択されたメモリセルＭＣとデータ信号の入出力を行な
う。
【０１２８】センスアンプ＋入出力制御回路５８は、デ
ータ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）と、各列に対応
して設けられた列選択ゲート６１、センスアンプ６２お
よびイコライザ６３とを含む。列選択ゲート６１は、ビ
ット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯ
との間に接続された１対のＮチャンネル型ＭＯＳトラン
ジスタを含む。各列選択ゲート６１の１対のＮチャンネ
ル型ＭＯＳトランジスタのゲートは、列選択線ＣＳＬを
介して列デコーダ５５に接続される。列デコーダ５５に
おいて列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立
上げられると１対のＮチャンネル型ＭＯＳトランジスタ
が導通し、ビット線対ＢＬ，／ＢＬとデータ入出力線対
ＩＯ，／ＩＯとが結合される。
【０１２９】センスアンプ６２は、センスアンプ活性化
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ
間の微少電位差を内部電源電圧ＶＣＣＳ（＜ＶＣＣ）に
増幅する。イコライザ６３は、ビット線イコライズ信号
ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに
応じて、ビット線対ＢＬ，／ＢＬの電位をビット線電圧
（＝ＶＣＣＳ／２）にイコライズする。
【０１３０】このように、ＤＲＡＭでは、外部電源電圧
ＶＣＣに基づいて種々の内部電源電圧ＶＣＣＳ，ＶＢＬ
が生成されている。
【０１３１】本発明の実施の形態１〜５のＶＢＬ可変回
路１０００，２０００，３０００，４０００，５０００
は、図１０の内部電源電位発生回路５１に適用され、こ
れまで説明した様にビット線のプリチャージ電圧として
用いられる。
【０１３２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【０１３３】
【発明の効果】請求項１〜３、５、６、８〜１０、１２
および１３に記載の半導体集積回路は、ビット線電圧異
常のために発生するビットの不良を検出することができ
る。
【０１３４】請求項４、７、１１および１４に記載の半
導体集積回路は、ビット線電圧異常のために発生するビ
ットの不良を救済することができ，歩留りを向上するこ
とができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＶＢＬ可変回路１０
００の一例を示す図である。
【図２】 本発明の実施の形態２のＶＢＬ可変回路２０
００の一例を示す図である。
【図３】 本発明の実施の形態３のＶＢＬ可変回路３０
００の一例を示す図である。
【図４】 本発明の実施の形態１のＶＢＬ可変回路１０
１０の一例を示す図である。
【図５】 本発明の実施の形態２のＶＢＬ可変回路２０
１０の一例を示す図である。
【図６】 本発明の実施の形態４のＶＢＬ可変回路４０
００の一例を示す図である。
【図７】 本発明の実施の形態１のＶＢＬ可変回路１０
２０の一例を示す図である。
【図８】 本発明の実施の形態２のＶＢＬ可変回路２０
２０の一例を示す図である。
【図９】 本発明の実施の形態５のＶＢＬ可変回路５０
００の一例を示す図である。
【図１０】 ＤＲＡＭの全体を構成を示す図である。
【図１１】 ＤＲＡＭのメモリマット５６の構成を示す
回路ブロック図である。
【図１２】 ワード線とビット線とがショートした場合
のメモリセルＭＣ１を含む回路を示す図である。
【図１３】 ビット線とワード線とがショートしている
時、メモリセルＭＣ１の「Ｌ」データを読み出す際の信
号波形を示す図である。
【符号の説明】
１００ ＶＢＬ発生回路、２００ テストモード判定回
路、３００ 大ポンプ、４００ 小ポンプ、５００ 電
源電圧テスト回路、６００ 比較判定回路、１０００，
２０００，３０００，４０００，５０００ ＶＢＬ可変
回路、Ｈ１〜Ｈ６ ヒューズ、ＮＮ１，ＮＴ１〜ＮＴ
３，ＮＴＴ１〜ＮＴＴ８ Ｎチャンネル型ＭＯＳトラン
ジスタ、ＰＴ１〜ＰＴ３ Ｐチャンネル型ＭＯＳトラン
ジスタ、Ｒ１〜Ｒ３，Ｒｎ，Ｒｐ 抵抗、ＣＣ１ キャ
パシタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AB01 AD15 AG09 AK09 AK16 AL11 AL12 5L106 AA01 CC08 CC13 CC26 DD12 DD36 FF05 GG05 GG07 5M024 AA91 AA93 BB15 BB35 CC63 FF02 FF04 FF08 HH09 HH10 MM02 MM04

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置される複数のメモリセル
    と、前記メモリセルの行に対応して設けられる複数のワ
    ード線と、前記メモリセルの列に対応して設けられる複
    数のビット線とを含むメモリセルアレイ領域と、 第１の電源電圧を受けて、前記複数のビット線のプリチ
    ャージの用いられるビット線電圧を生成するための電圧
    発生回路とを備え、 前記電圧発生回路は、 前記第１の電源電圧を受けて、前記ビット線電圧の基準
    値に相当する電圧レベルを有する第２の電源電圧を生成
    する電圧変換回路と、 前記第２の電源電圧を受けて，前記ビット線電圧を制御
    するための電圧制御回路とを含み、 前記電圧制御回路は、供給された前記第２の電源電圧を
    昇圧して前記ビット線電圧を生成するための電圧昇圧回
    路および、供給された前記第２の電源電圧を降圧して前
    記ビット線電圧を生成するための電圧降下回路の少なく
    とも一つを含む、半導体集積回路。
  2. 【請求項２】 前記電圧制御回路は、前記電圧昇圧回路
    および前記電圧降下回路の両方を含み、 前記電圧制御回路は、 テストモード時において、前記電圧昇圧回路または前記
    電圧降圧回路のいずれか一つに対して、外部指示に応じ
    て選択的に前記第２の電源電圧を供給する判定回路をさ
    らに含む、請求項１記載の半導体集積回路。
  3. 【請求項３】 前記電圧制御回路は、電圧伝達部をさら
    に含み、 前記電圧制御回路は、 テストモード時以外において前記第２の電源電圧を前記
    電圧伝達部に前記ビット線電圧として供給する、請求項
    １記載の半導体集積回路。
  4. 【請求項４】 前記電圧制御回路は、前記電圧昇圧回路
    と、前記電圧降下回路と、前記第２の電源電圧を前記ビ
    ット線電圧として供給するための電圧伝達部とを含み、 前記電圧制御回路は、 前記ビット線電圧と基準電圧との比較に応じて、前記電
    圧昇圧回路、前記電圧降下回路および前記電圧伝達部の
    うちの一つに対して選択的に前記第２の電源電圧を供給
    するための判定回路をさらに含む、請求項１記載の半導
    体集積回路。
  5. 【請求項５】 前記電圧発生回路は、 前記第１の電源電圧を供給する第１の電源ノードと第１
    の内部ノードとの間に直列に結合される複数の第１の抵
    抗素子と、 第３の電源電圧を供給する第２の電源ノードと第１の内
    部ノードとの間に直列に結合される複数の第２の抵抗素
    子と、 前記複数の第１の抵抗素子のうちの少なくとも１つを短
    絡するための第１のスイッチ回路と、 前記複数の第２の抵抗素子のうちの少なくとも１つを短
    絡するための第２のスイッチ回路とを含む、請求項１記
    載の半導体集積回路。
  6. 【請求項６】 前記第１および第２のスイッチ回路は、
    前記第１および第２の抵抗素子とそれぞれ並列に接続さ
    れる複数のトランジスタを含み、 テストモード時において複数の前記第１、第２の抵抗素
    子のうち少なくとも１つは、テスト信号に応じてオンす
    る、請求項５記載の半導体集積回路。
  7. 【請求項７】 前記第１および第２のスイッチ回路は、
    前記第１、第２の抵抗素子とそれぞれ並列に接続され
    る、外部から不揮発に切断可能な複数のヒューズを含
    み、 ブローにより複数のヒューズが少なくとも一つ切断され
    る、請求項５記載の半導体集積回路。
  8. 【請求項８】 行列状に配置される複数のメモリセル
    と、前記メモリセルの行に対応して設けられる複数のワ
    ード線と、前記メモリセルの列に対応して設けられる複
    数のビット線とを含むメモリセルアレイ領域と、 複数の電源電圧を受けて、前記複数のビット線をプリチ
    ャージするためのビット線電圧を生成するための電圧発
    生回路とを備え、 前記電圧発生回路は、 テストモード時において、供給される前記複数の電源電
    圧のいずれか一つの電源電圧を外部指示に応じて選択し
    て内部電圧として出力する電圧制御回路と、 前記内部電圧を受けて、前記ビット線電圧を生成する電
    圧変換回路とを含む、半導体集積回路。
  9. 【請求項９】 前記電圧変換回路は、 前記内部電圧の供給を受ける第１の内部ノードと第２の
    内部ノードとの間に直列に結合される複数の第１の抵抗
    素子と、 第３の電源電圧を供給する第２の電源ノードと第１の内
    部ノードとの間に直列に結合される複数の第２の抵抗素
    子と、 前記複数の第１の抵抗素子のうちの少なくとも１つを短
    絡するための第１のスイッチ回路と、 前記複数の第２の抵抗素子のうちの少なくとも１つを短
    絡するための第２のスイッチ回路とを含む、請求項８記
    載の半導体集積回路。
  10. 【請求項１０】 前記第１および第２のスイッチ回路
    は、前記第１および第２の抵抗素子とそれぞれ並列に接
    続される複数のトランジスタを含み、 テストモード時において複数の前記第１、第２の抵抗素
    子のうち少なくとも１つは、テスト信号に応じてオンす
    る、請求項９記載の半導体集積回路。
  11. 【請求項１１】 前記第１および第２のスイッチ回路
    は、前記第１、第２の抵抗素子とそれぞれ並列に接続さ
    れる、外部から不揮発に切断可能な複数のヒューズを含
    み、 ブローにより複数のヒューズが少なくとも一つ切断され
    る、請求項９記載の半導体集積回路。
  12. 【請求項１２】 行列状に配置される複数のメモリセル
    と、前記メモリセルの行に対応して設けられる複数のワ
    ード線と、前記メモリセルの列に対応して設けられる複
    数のビット線とを含むメモリセルアレイ領域と、 第１の電源電圧を受けて、前記複数のビット線をプリチ
    ャージするためのビット線電圧を生成するための電圧発
    生回路とを備え、 前記電圧発生回路は、 前記第１の電源電圧を供給する第１の電源ノードと第１
    の内部ノードとの間に直列に結合される複数の第１の抵
    抗素子と、 第３の電源電圧を供給する第２の電源ノードと第１の内
    部ノードとの間に直列に結合される複数の第２の抵抗素
    子と、 前記複数の第１の抵抗素子のうちの少なくとも１つを短
    絡するための第１のスイッチ回路と、 前記複数の第２の抵抗素子のうちの少なくとも１つを短
    絡するための第２のスイッチ回路とを含む、半導体集積
    回路。
  13. 【請求項１３】 前記第１および第２のスイッチ回路
    は、前記第１および第２の抵抗素子とそれぞれ並列に接
    続される複数のトランジスタを含み、 テストモード時において複数の前記第１および第２の抵
    抗素子のうち少なくとも１つは、テスト信号に応じてオ
    ンする、請求項１２記載の半導体集積回路。
  14. 【請求項１４】 前記第１および第２のスイッチ回路
    は、前記第１および第２の抵抗素子とそれぞれ並列に接
    続される、外部から不揮発に切断可能な複数のヒューズ
    を含み、 ブローにより複数のヒューズが少なくとも一つ切断され
    る、請求項１２記載の半導体集積回路。
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