JPH06243678A - ダイナミック型ｒａｍとそのプレート電圧設定方法及び情報処理システム - Google Patents

Abstract

(57)【要約】 【目的】 高集積化及び大記憶容量化を図ったダイナミ
ック型ＲＡＭとそのプレート電圧設定方法及び小型化と
高機能化を図った情報処理システムを提供する。 【構成】 ビット線側電位がプレート電圧に対して正電
圧のときと負電圧のときとの情報記憶キャパシタのリー
ク電流がほぼ等しくなるようにプレート電圧を設定す
る。このプレート電圧の設定において、プレート電圧発
生回路に出力電圧調整機能を設け、同じ半導体ウェハ上
に情報記憶キャパシタと同じ製造方法及び材料により形
成されたモニターキャパシタをウェハプロービング工程
において測定し、その結果に従ってプレート電圧の出力
調整機能により最適値にする。上記のようなプレート電
圧に持つてダイナミック型ＲＡＭをメモリ装置として情
報処理システムを構成する。 【効果】 実質的なリーク電流が減らせることにより情
報記憶キャパシタの小型化又は単位面積当たりの実質的
な容量値を大きくできるから、高集積化、大容量化が可
能にある。また、メモリ装置の小型大容量化によりシス
テムの小型高機能化が実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）とそのプレート電圧
設定方法及び情報処理システムに関し、例えば高誘電体
膜を用いた情報記憶キャパシタを持つものに利用して有
効な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型メモリセルの情報記憶キ
ャパシタのプレートには、ビット線（データ線又はディ
ジット線）のハーフプリチャージ電圧ＶＣＣ／２に対応
した電圧が印加される。このようなプレート電圧を持つ
ダイナミック型ＲＡＭの例としては、特開昭５９−５４
０９７号公報がある。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
の高集積化及び大記憶容量化のために、情報記憶キャパ
シタに高誘電体膜を用いることが検討されている。本願
発明者にあっては、高誘電体膜においては印加電圧の極
性によりリーク電流が差があることに着目し、それをダ
イナミック型メモリセルの情報記憶用キャパシタに用い
るときのモリセルの記憶動作の高効率化を図ることを考
えた。

【０００４】この発明の目的は、高集積化及び大記憶容
量化を図ったダイナミック型ＲＡＭ及びそのプレート電
圧設定方法を提供することにある。この発明の他の目的
は、小型化と高機能化を図った情報処理システムを提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ビット線側電位がプレート
電圧に対して正電圧のときと負電圧のときとの情報記憶
キャパシタのリーク電流がほぼ等しくなるようにプレー
ト電圧を設定する。このプレート電圧の設定において、
プレート電圧発生回路に出力電圧調整機能を設け、同じ
半導体ウェハ上に情報記憶キャパシタと同じ製造方法及
び材料により形成されたモニターキャパシタをウェハプ
ロービング工程において測定し、その結果に従ってプレ
ート電圧の出力調整機能により最適値にする。上記のよ
うなプレート電圧に持つてダイナミック型ＲＡＭをメモ
リ装置として情報処理システムを構成する。

【０００６】

【作用】上記した手段によれば、実質的なリーク電流が
減らせることにより情報記憶キャパシタの小型化又は単
位面積当たりの実質的な容量値を大きくできるから、高
集積化、大容量化が可能にある。また、メモリ装置の小
型大容量化によりシステムの小型高機能化が実現でき
る。

【０００７】

【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭがウェハ上に完成されたときの一実施例の概略構成
図が示されている。同図においては、ダイナミック型Ｒ
ＡＭを構成する１つの半導体チップとＴＥＧ（テスト）
部とが合わせて描かれている。

【０００８】ダイナミック型ＲＡＭを構成する半導体チ
ップは、メモリ部と基準電圧発生回路と、その基準電圧
を用いてメモリ部に形成されるダイナミック型メモリセ
ルのプレートに電圧を供給するプレート電圧出力回路か
ら構成される。基準電圧発生回路又はプレート電圧出力
回路には、後述するようなプレート電圧調整機能が設け
られる。

【０００９】上記のような半導体チップが形成されるウ
ェハ上には、個々の半導体チップに分割するスクライブ
ライン上にプレート電圧モニター回路が形成される。こ
の他に、ＴＥＧ部にプレート電圧モニター回路を形成し
ておいて、これを用いるものであってもよい。このプレ
ート電圧モニター回路は、後述するようにダイナミック
型メモリセルの情報記憶キャパシタと同じ材料により同
じ製造工程で形成されるモニタキャパシタが形成され
る。

【００１０】図２には、上記プレート電圧モニター回路
の一実施例の構成図が示されている。同図（Ａ）には、
モニターキャパシタの極性が示され、（Ｂ）にはその回
路図が示されている。モニターキャパシタは、（Ａ）の
ようにビット線側に対応した電極が正極性＋とされ、プ
レート側が負極性−とされる。このようなモニターキャ
パシタは、ダイナミック型ＲＡＭを構成する半導体チッ
プのメモリ部に形成されるメモリセルの情報記憶キャパ
シタと同じ材料で同じ製造工程により形成される。そし
て、そのサイズもメモリセルのものと同く形成される。
望ましくは、メモリセルと同じようなフィールド絶縁
膜、アドレス選択用のＭＯＳＦＥＴも合わせて形成され
る。そして、（Ｂ）に示すようにモニターキャパシタに
は、測定用のパッドが形成される。

【００１１】図３には、上記プレート電圧の設定方法を
説明するためのフローチャート図が示されている。ウェ
ハ上に碁盤目状に上記ダイナミック型ＲＡＭを構成する
半導体チップと一部にＴＥＧ部が形成された時点でのプ
ロービング検査が開始される。このプロービング検査に
おいて、ダイナミック型ＲＡＭの直流及び交流テストに
先立って、スクライイブライン上又はＴＥＧ部に設けら
れたモニターキャパシタを用いて、リーク電流特性試験
が行われる。

【００１２】すなわち、前記図２（Ｂ）のようなモニタ
ーキャパシタに対して、負側−に対して正側＋に正の電
圧を供給して所定のリーク電流が流れるときの正側の電
圧値を求める。次に、正側＋に対して負側−に正電圧を
供給して、上記同じリーク電流が流れる負側の電圧を求
める。上記２つの電圧に基づいて最適プレート電圧を求
める。

【００１３】図４には、この発明に係るプレート電圧の
設定方法を説明するための概念図が示されている。同図
（Ａ）には、メモリセルの回路図が示され、（Ｂ）に
は、その電位関係が示されている。

【００１４】（Ａ）のメモリセルは、公知のダイナミッ
ク型メモリセルと同様にアドレス選択用のＭＯＳＦＥＴ
と情報記憶用キャパシタから構成される。アドレス選択
用ＭＯＳＦＥＴのゲートは、ワード線ＷＬに接続され、
アドレス選択用ＭＯＳＦＥＴの一方のソース，ドレイン
はビット線ＢＬＴに接続され、蓄積ノードを構成する他
方のソース，ドレインは情報記憶キャパシタの一方の電
極に接続される。情報記憶用キャパシタの他方の電極
は、プレート電圧ＶＰＬが供給される。

【００１５】特に制限されないが、この実施例のビット
は、後述するように一対の平行に延長される相補のビッ
ト線ＢＬＴとＢＬＢからなる折り返しビット線方式によ
り構成される。メモリセルは、ワード線との交点におい
て上記一対の相補のビット線ＢＬＴとＢＬＢのうちの一
方に接続される。

【００１６】情報記憶キャパシタは、小さい占有面積に
より大きい容量値を得るために、高誘電体膜が用いられ
る。このような高誘電体膜を用いた場合には、同じリー
ク電流が流れるときのビット線側からのハイレベル書き
込み電圧＋ＶＢＬ_maX と、ビット線側からのロウレベル
書き込み電圧−ＶＢＬ_maX に差があることに着目し、こ
の実施例では上記電圧＋ＶＢＬ_maX と−ＶＢＬ_maX を測
定して、これに基づいてプレート電圧ＶＰＬを設定する
ものである。

【００１７】すなわち、（Ｂ）に示すように、ほぼ同じ
リーク電流が流れるときの上記電圧＋ＶＢＬ_maX と−Ｖ
ＢＬ_maX の絶対値を加算電圧がビット線ハイレベルＶＨ
（ＶＣＣ）になるように、プレート電圧ＶＰＬが決めら
れる。通常、ビット線のハイレベルＶＨは、電源電圧Ｖ
ＣＣにより決められるから、リーク電流がリフレッシュ
周期等の関係から求められる許容値の範囲において、上
記電圧＋ＶＢＬ_maX と−ＶＢＬ_maX との絶対値の加算電
圧が電源電圧ＶＣＣにほぼ等しくなるように決めればよ
い。

【００１８】ダイナミック型ＲＡＭの内部回路が、後述
するように内部電圧発生回路により形成された内部電圧
で動作させられる場合、上記リフレッシュ周期等の関係
から求められるリーク電流の所定の許容値において、上
記電圧＋ＶＢＬ_maX と−ＶＢＬ_maX を求めて、その絶対
値的な加算電圧を基準電圧にして、上記内部回路の動作
電圧ＶＣＣを設定するようにしてもよい。

【００１９】図５には、高誘電体膜における印加電圧と
リーク電流との関係を示す電圧−電流特性図が示されて
いる。同図（Ａ）には、負電圧印加時のリーク電流特性
が示され、（Ｂ）には正電圧印加時のリーク電流特性が
示されている。同図のリーク電流特性は、アイ・イー・
イー・イー トランスエイクション オン エレクトロ
ン デバイス（IEEE TRANSACION ON ELECTRON DEVICE)
Vol.38、No3 、pp455-462 において報告されている。同
図の高誘電体膜は、ＵＶ−Ｏ₃ 、ＤＲＹ−Ｏ₂、２−Ｓ
ＴＥＰ、ＳＰ−Ｔａ₃ Ｏ₅ である。

【００２０】すなわち、メモリセルの場合には、アドレ
ス選択用スイッチＭＯＳＦＥＴと接続される蓄積ノード
（例えばポリシリコン）と、上記Ｔａ₃ Ｏ₅ やＳｒＴｉ
Ｏ₃の上には、シリコン酸化膜やシリコン窒化膜のよう
なリーク電流低減及び膜質応力緩和等を目的とした緩和
膜が設けられるので、本質的にキャパシタのリーク電流
には方向性が存在する。例えば、＋２Ｖと−２Ｖとの電
圧でみると、２−ＳＴＥＰの高誘電体を用いたものでは
正側では約１０^-5程度でるのに対して、負側では約１０
^-7程度と２桁も異なるようにリーク電流に方向性を持っ
ていることが判る。

【００２１】従来のダイナミック型メモリセルのように
ビット線のハイレベルＶＨとロウレベルＶＬの中点電圧
（ＶＣＣ／２）に設定すると、常にワースト側のリーク
電流によってメモリセルの情報保持時間が決められてし
まう。そこで、本願発明では、上記正電圧及び負電圧に
対して同じリーク電流になるような電圧を求めて、それ
に基づいてプレート電圧ＶＰＬを決定する。このように
することによって、メモリセルの情報保持時間を実質的
に長くすることができる。

【００２２】言い換えるならば、メモリセルを構成する
情報記憶用キャパシタの占有面積を小さくすることがで
きる。キャパシタの占有面積を同じくし、情報保持時間
を長くするようにリフレッシュ周期を設定したときに
は、消費電流を低減させることができる。リフレッシュ
周期をそのままにしたときには、メモリセルに記憶され
ている情報量を多くすることができるから、読み出し時
にビット線に現れる情報レベルを大きくできるから、動
作の高速化や動作マージンを拡大させることができる。

【００２３】図６には、この発明が適用されたダイナミ
ック型ＲＡＭの一実施例のブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術よって、単結晶シリコンのような１個の半導体基板
上において形成される。同図における各回路ブロック
は、実際の半導体チップにおける幾何学的な配置に合わ
せて描かれている。本願において、ＭＯＳＦＥＴは絶縁
ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味で
用いている。

【００２４】この実施例においては、メモリの大容量化
に伴うチップサイズの大型化による制御信号やメモリア
レイ駆動信号といった各種配線長が長くされることによ
って動作速度も遅くされてしまうのを防ぐ等のために、
ＲＡＭを構成するメモリアレイ部とそのアドレス選択等
を行う周辺部との配置に次のような工夫が行われてい
る。

【００２５】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。

【００２６】１つのメモリマット１は、横方向にワード
線が延長するよう配置され、縦方向に一対からなる平行
に配置される相補ビット線（データ線又はディジット
線）が延長するよう配置される。メモリマット１は、セ
ンスアンプ２を中心にして左右に一対が配置される。セ
ンスアンプ２は、左右に配置される一対のメモリマット
１に対して共通に用いられるという、いわゆるシェアー
ドセンスアンプ方式とされる。

【００２７】上記４つに分割されたメモリアレイのう
ち、中央部側ににＹ選択回路５がそれぞれ設けられる。
Ｙ選択線はＹ選択回路５からそれに対応するメモリアレ
イの複数のメモリマット上を延長するよう延びて、各メ
モリマットのカラムスイッチ用ＭＯＳＦＥＴのゲートの
スイッチ制御を行う。

【００２８】上記チップの横方向の中央部のうち、右側
の部分にはＸアドレスバッファ、Ｘ冗長回路及びＸアド
レスドライバ（論理段）とからなるＸ系回路１０と、Ｒ
ＡＳ系制御信号回路１１、ＷＥ系信号制御回路１２及び
基準電圧発生回路１６がそれぞれ設けられる。上記基準
電圧発生回路１６はこのエリアの中央寄りに設けられ、
約５Ｖのような外部電源ＶＣＣを受けて内部回路に供給
される約３．３Ｖのような電圧に対応した定電圧ＶＬを
形成する。上記チップの横方向の中央部のうち、左側の
部分にはＹアドレスバッファ、Ｙ冗長回路及びＹアドレ
スドライバ（論理段）とからなるＹ系回路１３と、ＣＡ
Ｓ系制御信号回路１４及びテスト回路１５がそれぞれ設
けられる。そのチップ中央部には、アドレスバッファや
デコーダといったような周辺回路用の電源電圧ＶＣＬを
形成する内部降圧回路１７が設けられる。

【００２９】上記のように、アドレスバッファとそれに
対応したアドレス比較回路を含む冗長回路、制御クロッ
ク発生を行うＣＡＳ，ＲＡＳ系制御信号回路等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ック発生回路と他の回路を振り分けること、言い換える
ならば上記配線チャンネルを共用化することによって高
集積化が可能になるとともに、アドレスドライバ（論理
段）等に最短で等距離で信号を伝えることができる。

【００３０】ＲＡＳ系制御回路１１は、ロウアドレスス
トローブ信号ＲＡＳＢを受けてＸアドレスバッファを活
性化するために用いられる。Ｘアドレスバッファに取り
込まれたアドレス信号はＸ系の冗長回路に供給される。
ここで、記憶された不良アドレスとの比較が行われて、
冗長回路への切り換えることの有無が判定される。その
結果と上記アドレス信号とは、Ｘ系のプリデコーダに供
給される。ここで、プレデコード信号が形成され、各メ
モリアレイに対応して設けられるＸアドレスドライバを
介して、前記のようなメモリマットに対応して設けられ
るそれぞれのＸデコーダ３に供給される。

【００３１】一方、上記ＲＡＳ系の内部信号は、ＷＥ系
のコントロール回路とＣＡＳ系のコントロール回路に供
給される。例えば、上記ＲＡＳＢ信号とカラムアドレス
ストローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥ
Ｂとの入力順序の判定から、自動リフレッシュモード
（ＣＢＲ）、テストモード（ＷＣＢＲ）等の識別が行わ
れる。テストモードのときには、テスト回路１５が活性
化され、そのとき供給される特定のアドレス信号に従い
テストファンクションが設定される。

【００３２】ＣＡＳ系の制御回路１４は、信号ＣＡＳＢ
を受けてＹ系の各種制御信号を形成するために用いられ
る。信号ＣＡＳＢのロウレベルへの変化に同期してＹア
ドレスバッファに取り込まれたアドレス信号は、Ｙ系の
冗長回路に供給される。ここで記憶された不良アドレス
との比較が行われて、冗長回路への切り換えの有無が判
定される。その結果と上記アドレス信号は、Ｙ系のプリ
デコーダに供給される。プリデコーダは、プレデコード
信号を形成する。このプリデコード信号は、４つからな
る各メモリアレイ対応して設けられるＹアドレスドライ
バを介して、それぞれのＹデコーダに供給される一方、
上記ＣＡＳ系制御回路１４は、前記のようにＲＡＳＢ信
号とＷＥＢ信号とを受けてその入力順序の判定からテス
トモードを判定すると、隣接するテスト回路１５を活性
化させる。

【００３３】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。この他、この縦中央上部には、内部降圧
電圧を受けてワード線選択用等の昇圧電圧発生回路２１
や、アドレス信号や制御信号等の入力信号に対応した入
力パッドエリア９Ｂ及び９Ｃが設けられる。上記左右４
組ずつに分割されてメモリブロックに対応して、センス
アンプ２の動作電圧を形成する内部降圧回路８がそれぞ
れに設けられる。

【００３４】この実施例では１つのブロックには８個の
メモリマット１と４個のセンスアンプ２が配置され、上
記縦軸を中心として左右対称的に合計１６個のメモリマ
ット１と８個のセンスアンプ２が割り当てられる。この
構成では、４個からなる少ないメインアンプ７を用いつ
つ、各センスアンプ２からの増幅信号を短い信号伝播経
路によりメンアンプ７に伝えることができる。

【００３５】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。

【００３６】上記の他、この縦中央下部には、内部降圧
電圧を受けて基板に供給すべき負のバイアス電圧を形成
する基板電圧発生回路１８や、アドレス信号や制御信号
等の入力信号に対応した入力パッドエリア９Ａ及びデー
タ出力バッファ回路１９及びデータ入力バッファ回路２
０が設けられる。上記同様に左右４組ずつに分割されて
メモリブロックに対応して、センスアンプ２の動作電圧
を形成する内部降圧回路８がそれぞれに設けられる。こ
れにより、上記同様に４個のような少ない数からなるメ
インアンプ７を用いつつ、各センスアンプ２からの増幅
信号を短い信号伝播経路によりメインアンプ７に伝える
ことができる。

【００３７】同図では省略されているが、上記縦中央部
の領域には上記のようなエリア９Ａ〜９Ｃの他にも、各
種のボンディングパッドが配置される。これらのボンデ
ィングパッドの例としては外部電源供給用のパッドあ
り、入力のレベルマージンを大きくするため、言い換え
るならば電源インピーダンスを低くするために回路の接
地電位を供給するパッドは、合計で十数個と比較的多く
ほぼ一直線上に並んで配置される。これらの接地電位用
パッドは、ＬＯＣ技術により形成される縦方向に延びる
接地電位用リードに接続される。これら接地用パッドの
うち、ワード線のクリア、ワードドライバの非選択ワー
ド線のカップリングによる浮き上がり防止用のために特
に設けられるたものや、センスアンプのコモンソース用
として設けられもの等のように主として電源インピーダ
ンスを下げる目的で設けられる。

【００３８】これにより、回路の接地電位は内部回路の
動作に対して電源インピーダンスが低くされ、かつ上記
のごとく複数種類に分けられた内部回路間の接地配線
が、ＬＯＣリードフレームとボンディングワイヤとから
なるローパスフィルタで接続されることになるからノイ
ズの発生を最小に抑えるとともに、内部回路間の回路接
地線ノイズの伝播も最小に抑えることができる。

【００３９】この実施例では、約５Ｖのような外部電源
ＶＣＣに対応したパッドは、上記電圧変換動作を行う内
部降圧回路８及び１７に対応してそれぞれ設けられる。
これも上記同様に電源インピーダンスを低くするととも
に、内部回路間の電圧（ＶＣＣ、ＶＤＬ及びＶＣＣ間）
のノイズ伝播を低く抑えるためのものである。

【００４０】アドレス入力用のパッドＡ０〜Ａ１１と、
ＲＡＳ、ＣＡＳ、ＷＥ及びＯＥのような制御信号用のバ
ッドは上記エリア９Ａ〜９Ｃに配置される。この他にデ
ータ入力用やデータ出力用のバッドやボンディングマス
ター用、モニタ用及びモニタ用パッド制御のために以下
のパッドも設けられる。

【００４１】ボンディングマスター用としてはスタティ
ックカラムモードを指定するためのもの、ニブルモード
及び×４ビット構成時のライトマスク機能を指定するた
めのものがある。モニタ用としてはパッド各内部電圧Ｖ
ＣＬ、ＶＤＬ、ＶＬ、ＶＢＢ、ＶＣＨ及びＶＰＬをモニ
タするためのものがある。ＶＰＬのモニタは、後述する
ようなＶＰＬ調整が正しく行われたか否かをプロービン
グにおいて判定するものである。

【００４２】この内部電圧のうちＶＣＬは、約３．３Ｖ
の周辺回路用電源電圧であり、内部降圧回路１７により
共通に形成される。ＶＤＬは約３．３Ｖのメモリアレ
イ、すなわち、センスアンプ２に供給される電源電圧で
あり、この実施例では上記のような４つのメモリブロッ
クに対応して４個設けられる。ＶＣＨは上記内部電圧Ｖ
ＤＬを受けて約５．３Ｖに昇圧されたワード線の選択レ
ベル、シェアードスイッチＭＯＳＦＥＴを選択するブー
スト電源電圧である。ＶＢＢは−２Ｖのような基板バッ
クバイアス電圧、ＶＰＬはメモリセルのプレート電圧で
あり、前記のように誘電体膜のリーク電流の方向性に対
応してビット線のハイレベルとロウレベルの中点電位か
ら偏倚して設定されている。、ＶＬは約３．３Ｖの内部
降圧回路８及び１７に供給される定電圧である。

【００４３】上記Ｘ系の選択動作により、各メモリブロ
ックでは１本ずつのワード線が選択される。すなわち、
各メモリブロックでは同図で斜線を付したような１つの
メモリマットと１つのセンスアンプが動作させられる。
このようなワード線の選択とセンスアンプの分散動作に
対応して、その動作電圧を形成する内部降圧回路８が各
メモリブロックに設けられる。このようなメモリブロッ
クの分割とそれに対応したワード線の選択動作及びセン
スアンプの活性化により、特定配線に大電流が集中して
流れて比較的大きなレベルのノイズが発生することを防
止できる。

【００４４】図７には、この発明に係るダイナミック型
ＲＡＭのメモリアレイ部の一実施例の回路図が示されて
いる。同図において、例示的に示されたメモリアレイＭ
ＡＲＹは、特に制限されないが、２交点（折り返しビッ
ト線）方式とされる。同図には、その一対の行が代表と
して例示的に示されている。一対の平行に配置された相
補ビット線Ｂ０Ｔ、Ｂ０Ｂに、アドレス選択用ＭＯＳＦ
ＥＴＱｍと情報記憶用キャパシタＣｓとで構成された複
数のメモリセルのそれぞれの入出力ノードが同図に示す
ように所定の規則性をもって配分されて結合されてい
る。

【００４５】同図では省略されているが、上記ビット線
Ｂ０Ｔ，Ｂ０Ｂにはプリチャージ回路を構成するスイッ
チＭＯＳＦＥＴが設けられる。このスイッチＭＯＳＦＥ
Ｔは、チップ非選択状態に発生されるプリチャージ信号
が供給されることによって、チップ非選択状態のとき又
はメモリセルが選択状態にされる前にオン状態にされ
る。これにより、前の動作サイクルにおいて、ＣＭＯＳ
センスアンプの増幅動作による相補ビット線Ｂ０Ｔ，Ｂ
０Ｂのハイレベルとロウレベルを短絡して、相補ビット
線Ｂ０Ｔ，Ｂ０Ｂを約ＶＣＬ／２（ＨＶＣ）のプリチャ
ージ電圧とする。

【００４６】特に制限されないが、チップが比較的長い
時間非選択状態に置かれる場合、上記プリチャージレベ
ルは、リーク電流等によって低下する。そこで、スイッ
チＭＯＳＦＥＴを設けて、ハーフプリチャージ電圧を供
給するようにする。このハーフプリチャージ電圧を形成
する電圧発生回路は、その具体的回路は図示しないが、
上記リーク電流等を補うよう比較的小さな電流供給能力
しか持たないようにされる。これによって、消費電力が
増大するのを抑えている。

【００４７】ＲＡＭのチップ非選択状態等により上記プ
リチャージＭＯＳＦＥＴがオン状態にされる前に、上記
センスアンプは非動作状態にされる。このとき、上記相
補ビット線Ｂ０Ｔ，Ｂ０Ｂはハイインピーダンス状態で
ハイレベルとロウレベルを保持するものとなっている。
また、ＲＡＭが動作状態にされると、センスアンプが動
作状態にされる前に上記プリチャージＭＯＳＦＥＴはオ
フ状態にされる。

【００４８】これにより、相補ビット線Ｂ０Ｔ，Ｂ０Ｂ
は、ハイインピーダンス状態で上記ハーフプリチャージ
レベルを保持するものである。このようなハーフプリチ
ャージ方式にあっては、相補ビット線Ｂ０Ｔ，Ｂ０Ｂの
ハイレベルとロウレベルを単に短絡して形成するもので
あるので、低消費電力化が図られる。センスアンプの増
幅動作において、上記プリチャージレベルを中心として
相補ビット線Ｂ０Ｔ，Ｂ０Ｂがハイレベルとロウレベル
のようにコモンモードで変化するので、容量カップリン
グにより発生するノイズレベルを低減できるものとな
る。

【００４９】Ｘ（ロウ）アドレスデコーダは、特に制限
されないが、ゲート回路Ｇ１〜Ｇ４からなる第１のアド
レスデコーダ回路と、単位回路ＵＸＤＣＲのような第２
のアドレスデコーダ回路からなるように２分割されて構
成される。同図には、第２のアドレスデコーダ回路を構
成する１回路分（単位回路）ＵＸＤＣＲと、第１のアド
レスデコーダ回路を構成するノア（ＮＯＲ）ゲート回路
Ｇ１〜Ｇ４が示されている。同図においては、ゲート回
路Ｇ２とＧ３は回路記号が省略されている。

【００５０】上記単位回路ＵＸＤＣＲは、ワード線４本
分のデコード信号を形成する。第１のＸデコーダ回路を
構成する４個のゲート回路Ｇ１〜Ｇ４には、下位２ビッ
トのアドレス信号に対応したワード線選択信号ｘ０，ｘ
１の組み合わせにより４通りのワード線選択タイミング
信号φx0ないしφx3を形成する。これらのワード線選択
タイミング信号φx0〜φx3は、伝送ゲート上記ＭＯＳＦ
ＥＴＱ２０〜Ｑ２３を介して単位のワード線ドライバＵ
ＷＤ０〜ＵＷＤ３に入力される。

【００５１】ワード線ドライバＷＤは、単位回路ＵＷＤ
０が代表として例示的に示されているように、Ｐチャン
ネルＭＯＳＦＥＴＱ２６とＮチャンネルＭＯＳＦＥＴＱ
２７からなるＣＭＯＳ駆動回路と、その入力と動作電圧
端子ＶＣＨとの間に設けられたＰチャンネルＭＯＳＦＥ
ＴＱ２４，Ｑ２５から構成される。ＰチャンネルＭＯＳ
ＦＥＴＱ２４のゲートには前記のようなレベル変換回路
によりレベル変換されたプリチャージ信号ｗｐｈが供給
される。ＰチャンネルＭＯＳＦＥＴＱ２５のゲートには
ワード線Ｗ０の駆動出力が供給される。

【００５２】すなわち、ＭＯＳＦＥＴＱ２５は、内部降
圧電圧ＶＣＬに従って形成されたワード線選択タイミン
グ信号φx0がハイレベルにされて、ワード線Ｗ０を接地
電位のような非選択レベルにするとき、そのロウレベル
を受けてＣＭＯＳ回路の入力レベルを高電圧ＶＣＨまで
プルアップしてＰチャンネルＭＯＳＦＥＴＱ２６を確実
にオフ状態にする。これにより、非選択のワード線に対
応したＣＭＯＳ駆動回路を構成するＰチャンネルＭＯＳ
ＦＥＴＱ２６とＱ２７との間で直流電流が消費されるの
を防ぐものである。

【００５３】Ｘアドレスデコーダを上記のように２分割
することによって、第２のＸアドレスデコーダ回路を構
成する単位回路ＵＸＤＣＲのピッチ（間隔）とワード線
のピッチとを合わせることができる。その結果、無駄な
空間が半導体基板上に生じなくすることができる。

【００５４】ワード線の遠端側と回路の接地電位との間
にはスイッチＭＯＳＦＥＴＱ１〜Ｑ４等が設けられる。
これらのスイッチＭＯＳＦＥＴＱ１〜Ｑ４のゲートに
は、それに対応したワード線Ｗ０〜Ｗ３に供給される選
択信号とは逆相の信号ＷＣ０〜ＷＣ３が供給される。こ
れにより、選択されたワード線に対応したスイッチＭＯ
ＳＦＥＴのみがオフ状態に、他のスイッチＭＯＳＦＥＴ
はオン状態にされる。これにより、選択ワード線の立ち
上がりによる容量結合によって非選択ワード線が不所望
に中間電位に持ち上げられてしまうことを防止できる。

【００５５】図８には、プレート電圧ＶＰＬを形成する
基準電圧発生回路の一実施例の回路図が示されている。
同図の回路素子に付された回路記号が、回路が複雑化さ
れてしまうのを防ぐために、前記図７のものと一部重複
しているが、それぞれは別個の回路機能を持つものであ
ると理解されたい。

【００５６】Ｐチャンネル型ＭＯＳＦＥＴＱ１のゲート
に接地電位を与えて定電流を形成する。この定電流はダ
イオード形態のＮチャンネル型ＭＯＳＦＥＴＱ２に流す
ようにされる。このＭＯＳＦＥＴＱ２には電流ミラー形
態にＮチャンネル型ＭＯＳＦＥＴＱ３とＱ４が設けられ
る。ＭＯＳＦＥＴＱ３のドレイン定電流は、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ５，Ｑ６からなる電流ミラー回路に
より押出電流に変換される。このとき、ＭＯＳＦＥＴＱ
３とＱ４又はＱ５とＱ６のサイズの設定により、押し出
し定電流を２ｉに設定し、ＭＯＳＦＥＴＱ４の吸い込み
定電流をｉに設定する。

【００５７】上記ＭＯＳＦＥＴＱ４とＰチャンネル型Ｍ
ＯＳＦＥＴＱ６との間には直列形態にダイオード形態の
Ｐチャンネル型ＭＯＳＦＥＴＱ７を接続し、上記ＭＯＳ
ＦＥＴＱ６とＱ７の接続点と回路の接地電位点との間に
ダイオード形態のＰチャンネル型ＭＯＳＦＥＴＱ８を設
ける。これにより、２つのダイオード形態のＰチャンネ
ル型ＭＯＳＦＥＴＱ７とＱ８には、同じ定電流ｉが流れ
るようにされる。

【００５８】上記ＭＯＳＦＥＴＱ８は、そのチャネル領
域にＰ型の不純物がイオン打ち込み法により導入される
ことによって、その不純物導入量に対応してしきい値電
圧が高くされる。両ＭＯＳＦＥＴＱ７とＱ８のしきい値
電圧に差を持たせつつ、それぞれに同じ定電流ｉを流す
ものであるため、ＭＯＳＦＥＴＱ７のソース側から両Ｍ
ＯＳＦＥＴＱ８とＱ７のしきい値電圧Ｖth8 ，Ｖth7 の
差電圧Ｖth8 −Ｖth7に対応した基準電圧ＶＲＥＦが形
成される。上記差電圧Ｖth8 −Ｖth7 は、イオン打ち込
み技術により約１．１Ｖ程度に正確に設定することがで
きる。

【００５９】このような基準電圧ＶＲＥＦは、次のよう
な直流増幅回路によりプレート電圧に変換（調整）され
る。電流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ１
３，Ｑ１４からなる負荷回路と、差動形態にされたＮチ
ャンネル型ＭＯＳＦＥＴＱ１０，Ｑ１１と、その動作電
流を形成する定電流ＭＯＳＦＥＴＱ１２は差動増幅回路
を構成する。この差動増幅回路には、出力Ｐチャンネル
型ＭＯＳＦＥＴＱ１５が設けられる。

【００６０】上記出力ＭＯＳＦＥＴＱ１５の出力信号
は、帰還抵抗Ｒ１とＲ２により分圧されて差動増幅回路
に負帰還される。このとき、定電圧ＶＬを正確に３．３
Ｖに設定するため、帰還抵抗Ｒ１とＲ２の間には、微調
整用のトリミング抵抗ｒが直列形態に設けられる。それ
ぞれの相互接続点と差動増幅回路の帰還入力との間に
は、トリミング用のスイッチＭＯＳＦＥＴＴＲＭ０〜Ｔ
ＲＭ７が設けられる。これらのスイッチＭＯＳＦＥＴＴ
ＲＭ０〜ＴＲＭ７のゲートには、特に制限されないが、
ヒューズ手段の切断によりスイッチ制御が行われるよう
にされる。

【００６１】例えば、中間のスイッチＭＯＳＦＥＴＴＲ
Ｍ３をオン状態にし、そのときの定電圧ＶＰＬが目標と
するプレート電圧より高いと、上側のスイッチＭＯＳＦ
ＥＴＱＴＲＭ２をオン状態にして、帰還電圧を高くし利
得を小さくして出力定電圧ＶＰＬを下げるようにする。
以下、スイッチＭＯＳＦＥＴＴＲＭ１，ＴＲＭ０をオン
状態にすればそれに対応して出力定電圧ＶＰＬを下げる
ことができる。

【００６２】逆に、中間のスイッチＭＯＳＦＥＴＴＲＭ
３をオン状態にしたときの定電圧ＶＰＬが目標とするプ
レート電圧より低いと、上側のスイッチＭＯＳＦＥＴＱ
ＴＲＭ４をオン状態にして、帰還電圧を低くし利得を大
きくして出力定電圧ＶＰＬを上げるようにする。以下、
スイッチＭＯＳＦＥＴＲＭ５〜７をオン状態にすればそ
れに対応して出力定電圧ＶＰＬを上げることができる。

【００６３】ＲＡＭの低消費電力化のために、上記帰還
抵抗Ｒ１とｒ及びＲ２の直列回路の合成抵抗値は大きく
設定される。すなわち、上記直列抵抗回路に流れる直流
電流を低減するために上記抵抗値は十分大きく設定され
る。それ故、カップリングの影響を受け易い。

【００６４】上記のような基準電圧発生回路は、特に制
限されないが、図６の各メモリマットに対応して設けら
れる複数のプレート電圧出力回路に基準となる電圧ＶＰ
Ｌを供給する構成を採る。このため、基準電圧発生回路
は、チップの中央部に配置される。このチップの中央部
には、縦方向に走る信号線や横方向に走る信号線が密集
する箇所である。一方、上記大きな抵抗値を持つように
するための直列抵抗回路Ｒ１，ｒ及びＲ２が占める専有
面積は比較的大きい。そこで、上記直流抵抗回路の上に
配線チャンネルを設けることが必要になる。しかし、上
記カップリングの影響を受けて定電圧ＶＰＬが変動して
しまうという問題が生じる。

【００６５】そこで、この実施例では同図に点線で示す
ように、抵抗回路にはシールド層を設けるようする。こ
のようなシールド層を設けることにより、上記のような
高抵抗素子が形成される上に信号線を配置することがで
きる。

【００６６】図９には、上記抵抗素子を含むＲＡＭの一
実施例の要部素子構造断面図が示されている。同図にお
いて、上記のうよな抵抗Ｒ１，ｒの他に右側にはＱＮに
より示されたＮチャンネル型ＭＯＳＦＥＴ、ＱＰにより
示されたＰチャンネル型ＭＯＳＦＥＴ及びＭＣにより示
されたメモリセルが設けられる。

【００６７】メモリセルＭＣは、アドレス選択用ＭＯＳ
ＦＥＴのゲートが第１層目ポリシリコンＦＧにより構成
され、情報記憶用キャパシタの両電極は第２層目ポリシ
リコンＳＧと第３層目ポリシリコンＴＧから構成される
いう、いわゆるＳＴＣ構造にされる。蓄積ノードとして
の２層目ポリシリコン層ＳＧの上には、同図では省略さ
れているが、緩衝膜としてシリコン酸化膜又はシリコン
窒化膜が設けられ、その上に高誘電体膜が形成される。
この高誘電体膜の上にはプレート電極を構成する３層目
ポリシリコン層ＴＧが形成される。

【００６８】この実施例では、特に制限されないが、抵
抗Ｒ１，ｒ等はフィールド絶縁膜上に形成された第１層
目ポリシリコンＦＧを用いて構成し、その上に層間絶縁
膜を介して第２層目ポリシリコンＳＧを用いてシールド
層を構成する。このシールド層には、特に制限されない
が、回路の接地電位又は電源電圧ＶＣＬのような交流的
な接地電位が与えられる。そして、その上には、層間絶
縁膜を介してアルミニュウムＡＬ１等からなる信号線を
形成する。

【００６９】２層のアルミニュウム層が用いられるＲＡ
Ｍでは、例えば第１層目のアルミニュウム層ＡＬ１を縦
方向に走る配線チャンネルとし、第２層目のアルミニュ
ウム層ＡＬ２を横方向に走るチャンネル層として用いる
ものであってもよい。シールド層は第３層目ポリシリコ
ンＴＧを用いるもの、第２層目アルミニュウム層ＡＬ２
のみを配線層として用いるものでは第１層目アルミュニ
ウム層ＡＬ１をシールド層として用いる構成としてもよ
い。

【００７０】図１０には、プレート電圧に対応した基準
電圧発生回路の他の一実施例の回路図が示されている。
この実施例では、直列抵抗回路により電源電圧ＶＣＣを
分圧してプレート電圧ＶＰＬに一対一に対応した基準電
圧ＶＲＥＦが形成される。抵抗Ｒ１とＲ２は、おおまか
なプレート電圧を形成するための比較的大きな抵抗値か
ら構成される。

【００７１】これに対して、直列形態に接続された調整
用抵抗ｒは、その抵抗値が比較的小さくされる。上記の
調整用の抵抗ｒには、それぞれヒューズ手段Ｆが並列形
態に設けられることによって短絡状態にされる。すなわ
ち、いずれのヒューズ手段も切断されない状態では、抵
抗Ｒ１とＲ２の抵抗比によって電源電圧ＶＣＣが分圧さ
れてプレート電圧ＶＰＬに対応した基準電圧ＶＲＥＦが
形成される。

【００７２】上記電源電圧ＶＣＣは、図６の実施例のよ
うに外部から供給される電源電圧ＶＣＣであってもよい
が、ビット線のハイレベルＶＨに対応した電源電圧であ
ることが望ましい。すなわち、図６の実施例では降圧さ
れた内部電圧ＶＣＬに対応した電圧である。

【００７３】前記のようなプロービング工程において、
モニターキャパシタによるリーク電流と電圧の測定か
ら、上記抵抗Ｒ１とＲ２により形成される分圧電圧が低
いときには、抵抗Ｒ２に直列形態に設けられる調整用の
抵抗ｒのヒューズ手段を切断される。例えば、レーザー
光線の照射によってアルミニウム等からなる細い線を切
断する。このにより、抵抗Ｒ２＋ｒのように下側の抵抗
値が増加して、分圧電圧ＶＲＥＦを高くすることができ
る。以下、同様に所望のプレート電圧ＶＰＬになるまで
順次にヒューズを切断する。

【００７４】逆に、前記のようなプロービング工程にお
いて、モニターキャパシタによるリーク電流と電圧の測
定から、上記抵抗Ｒ１とＲ２により形成される分圧電圧
が高いときには、抵抗Ｒ１に直列形態に設けられる調整
用の抵抗ｒのヒューズ手段を切断される。例えば、レー
ザー光線の照射によってアルミニウム等からなる細い線
を切断する。これにより、抵抗Ｒ１＋ｒのように上側の
抵抗値が増加して、分圧電圧ＶＲＥＦを低くすることが
できる。以下、同様に所望のプレート電圧ＶＰＬになる
まで順次にヒューズを切断する。このようなヒューズ手
段Ｆの切断は、前記プレート電圧ＶＰＬのモニターしな
がら行われる。

【００７５】特に制限されないが、上記のような基準電
圧発生回路は、半導体チップに１個設けられ、その基準
電圧ＶＲＥＦが複数のメモリマット毎に設けられたプレ
ート電圧出力回路に供給される。プレート電圧出力回路
は、特に制限されないが、前記図８の類似の差動増幅回
路と出力回路により演算増幅回路を構成し、それをボル
テージフォロワ形態にしたものが用いられる。

【００７６】図１１には、プレート電圧に対応した基準
電圧発生回路の更に他の一実施例の回路図が示されてい
る。この実施例では、メモリセルキャパシタを抵抗と見
做して基準電圧ＶＲＥＦを得るようにするものである。
すなわち、前記図２（Ａ）のように、ビット線側を＋電
極側とし、プレート側を−電極とし、電源電圧側のキャ
パシタは正方向に電圧が供給され、回路の接地側のキャ
パシタには負方向に電圧が供給されるようにする。

【００７７】上記のような直列キャパシタにおいては、
同じリーク電流が流れる。それ故、正側と負側のリーク
電流特性に対応した電圧が現れて、それがそのままプレ
ート電圧に対応した基準電圧ＶＲＥＦとすることができ
る。この構成では、前記のようなモニターキャパシタが
不要にされる。すなわち、ダイナミック型ＲＡＭを構成
するメモリチップに、この実施例の基準電圧発生回路を
形成すれば、自動的にメモリセルのキャパシタリーク電
流に対応して、プレート電圧ＶＰＬが最適に設定され
る。

【００７８】基準電圧ＶＲＥＦは、前記のようなボルテ
ージフォロワ形態の演算増幅回路を介してプレートに供
給される。この構成では、各メモリマット毎にダミーセ
ルを形成し、そのキャパシタを図１１のように直列接続
してメモリマット毎に基準電圧ＶＲＥＦを形成する。

【００７９】上記基準電圧ＶＲＥＦを形成するキャパシ
タとして、メモリセルと同じキャパシタを用いた場合に
は、リーク電流が極めて小さく安定電圧に達するまでの
時間が長くかかるおそれがある。そこで、メモリアレイ
のワード線分のメモリセルをダミーメモリセルとして用
い１０００個程度のキャパシタを並列接続して、１個の
メモリセルの１０００倍程度のリーク電流を流すように
してもよい。この場合には、１０００個分のメモリセル
のリーク電流の平均値が求められるので、安定したプレ
ート電圧ＶＰＬを得ることができる。すなわち、基準電
圧発生回路に用いたダミーセルキャパシタのプロセスバ
ラツキの影響を受けなくできる。

【００８０】図１２に本発明のＤＲＡＭを適用したコン
ピュータシステムにおけるメモリ格納部であるメモリボ
ードの要部概略図を示す。このメモリボードは複数のメ
モリモジュールによって構成されるメモリボードであ
る。上記メモリモジュール上にはパッケージ封止された
本発明のＤＲＡＭが複数個搭載され、上記本発明のＤＲ
ＡＭと上記メモリモジュール上の配線とは接続されてい
る。

【００８１】そして、上記メモリモジュール上のコネク
タによりコンピュータシステム内のアドレスバスまたは
データバスと本発明のＤＲＡＭを接続させる。これは、
上記コンピュータシステム内のメモリ格納部におけるメ
モリ部のメモリボード用スロット上に上記コネクタを差
し込むことによって行なう。このようにして、メモリボ
ード上つまりメモリモジュール上に搭載できる本発明の
ＤＲＡＭの数によって、コンピュータシステム等記憶装
置の情報蓄積容量が決まるようになる。

【００８２】図１３に本発明のＤＲＡＭを用いたＤＲＡ
Ｍシステムの概略図を示す。このシステムは、ＤＲＡＭ
ＩＣ ＡＲＲＡＹ及び中央処理装置ＣＰＵと上記ＤＲ
ＡＭと、中央処理装置ＣＰＵとをインターフェースする
ためのインターフェース回路Ｉ／Ｆにより構成されてい
る。ＤＲＡＭ ＩＣ ＡＲＲＡＹは、実装された状態の
本発明のＤＲＡＭにより構成されている。

【００８３】このＤＲＡＭシステムと中央処理装置ＣＰ
Ｕとの間の入出力信号について説明する。中央処理装置
ＣＰＵにより形成されるアドレス信号Ａ０〜Ａｋは本発
明のＤＲＡＭのアドレスを選択する。そして、リフレッ
シュ指示信号ＲＥＦＧＲＮＴは本発明のＤＲＡＭのメモ
リ情報をリフレッシュさせる制御信号である。ライトイ
ネーブル信号ＷＥＢは、本発明のＤＲＡＭにおけるデー
タの読み出し及び書込み制御信号である。また、メモリ
起動信号ＭＳは本発明のＤＲＡＭのメモリ動作を開始さ
せる制御信号である。そして、データバスにおける入出
力データＤ１〜ＤＢは中央処理装置ＣＰＵとＤＲＡＭ間
で伝送される。リフレッシュ要求信号ＲＥＦＲＥＱは本
発明のＤＲＡＭのメモリ情報のリフレッシュを要求する
制御信号である。

【００８４】上記インターフェース回路Ｉ／Ｆにおい
て、ロウアドレスレシーバーＲＡＲは上記中央処理装置
ＣＰＵから送出されるアドレス信号Ａ０〜Ａｋのうち、
アドレス信号Ａ０〜Ａｉを受信し、本発明のＤＲＡＭの
動作にあったタイミングのアドレス信号に変換する。カ
ラムアドレスレシーバーＣＡＲは上記アドレス信号Ａ０
〜Ａｋのうち、アドレス信号Ａｉ＋１〜ＡＪを受信す
る。カラムアドレスレシーバーＣＡＲは本発明のＤＲＡ
Ｍの動作にあったタイミングのアドレス信号に変換す
る。上記アドレスレシーバーＡＤＲは上記アドレス信号
のうちＡ０〜Ａｋのうちアドレス信号Ａｊ＋１〜Ａｋを
受信する。アドレスレシーバーＡＤＲ本発明のＤＲＡＭ
の動作にあったタイミングのアドレス信号に変換する。

【００８５】デコーダＤＣＲによって本発明のＤＲＡＭ
のチップを選択するためのチップ選択制御信号（以下Ｃ
Ｓ１〜ＣＳｍと記す）を送出させる。ＲＡＳコントロー
ル回路ＲＡＳ−ＣＯＮＴは、本発明のＤＲＡＭ動作にあ
ったタイミングのチップ選択信号及びロウアドレス取り
込み用信号を送出させる。アドレスマルチプレクサＡＤ
ＭＰＸは上記アドレス信号Ａ０〜ＡｉならびにＡｉ＋１
〜Ａｊを時系列的に多重化して本発明のＤＲＡＭに送出
する。データバスドライバＤＢＤは上記中央処理装置Ｃ
ＰＵと本発明のＤＲＡＭとの間のデータの入出力が上記
ＷＥＢ信号により切り換えられる。コントロール回路Ｃ
ＯＮＴは上記アドレスマルチプレクサＡＤＭＰＸ，ＲＡ
Ｓコントロール回路ＲＡＳ−ＣＯＮＴ，データバスドラ
イバＤＢＤ，本発明のＤＲＡＭ等を制御する信号を送出
する。

【００８６】このＤＲＡＭシステム内におけるアドレス
信号の働きを説明する。上記中央処理装置ＣＰＵから送
出されるアドレス信号Ａ０〜ＡｋはこのＤＲＡＭシステ
ム内でアドレス信号Ａ０〜Ａｊとアドレス信号Ａｊ＋１
〜Ａｋの２つの機能に分離される。すなわち、アドレス
信号Ａ０〜Ａｊは本発明のＤＲＡＭの各チップ内のメモ
リマトリクスのロウ系とカラム系のアドレス信号として
使用される。アドレス信号Ａ０〜Ａｉは本発明のＤＲＡ
ＭのＩＣチップアレイのロウ選択に、Ａｉ＋１〜Ａｊを
ＩＣチップアレイのカラム選択に割り当てるように設計
されている。

【００８７】このＤＲＡＭシステム内における回路動作
を説明する。まず、アドレス信号Ａ０〜Ａｉ、Ａｉ＋１
〜ＡｊはそれぞれロウアドレスレシーバーＲＡＲ，カラ
ムアドレスレシーバーＣＡＲを介してアドレスマルチプ
レクサＡＤＭＰＸに印加される。そして、上記アドレス
マルチプレクサＡＤＭＰＸにおいて、ＲＡＳｂＢ信号が
あるレベルになるとロウアドレス信号Ａ０〜Ａｉが送出
され、本発明のＤＲＡＭにおけるアドレス端子に印加さ
れる。このとき、カラムアドレス信号Ａｉ＋１〜Ａｊは
上記アドレスマルチプレクサＡＤＭＰＸから送出されな
いようになっている。

【００８８】次にＲＡＳｂＢ信号が上記と逆レベルにな
るとカラムアドレス信号Ａｉ＋１〜Ａｊが上記アドレス
マルチプレクサＡＤＭＰＸから送出され、上記アドレス
端子に印加される。このとき、ロウアドレス信号Ａ０〜
Ａｉは上記アドレスマルチプレクサＡＤＭＰＸから送出
されないようになっている。

【００８９】このようにして上記アドレス信号Ａ０〜Ａ
ｉおよびＡｉ＋１〜ＡｊはＲＡＳｂＢ信号のレベルによ
り時系列的に本発明のＤＲＡＭのアドレス端子に印加さ
れる。チップ選択信号Ａｊ＋１〜ＡｋはデコーダＤＣＲ
を通して主として本発明のＤＲＡＭ内のチップを選択す
る。そして、チップ選択信号ＣＳ１〜ＣＳｍに変換さ
れ、チップ選択用信号及びロウアドレス取り込み用信号
として使われる。

【００９０】本発明のＤＲＡＭの各行におけるチップ内
のアドレスの設定動作を説明する。ロウアドレス信号Ａ
０〜Ａｉが本発明のＤＲＡＭのすべてのＩＣチップのア
ドレス端子に印加される。その後、ＲＡＳ１Ｂ〜ＲＡＳ
ｍＢ信号のうち、１つの信号例えばＲＡＳ１Ｂ信号があ
るレベルになると最上段のＢ個のＩＣが選択されると仮
定する。このとき、上記ＩＣ（ＩＣ１１，ＩＣ１２，・
・・，ＩＣ１Ｂ）チップ内のメモリマトリクスアレイの
ロウアドレスに上記ロウアドレス信号Ａ０〜ＡｉがＲＡ
Ｓ１Ｂ信号よりも前に上記ＩＣに印加される。この理由
はＲＡＳ１Ｂ信号が上記ロウアドレス信号Ａ０〜Ａｉよ
りも前に印加されると、ロウアドレス信号以外の信号を
取り込む可能性があるからである。

【００９１】次にカラムアドレス信号Ａｉ＋１〜Ａｊが
本発明のＤＲＡＭのすべてのＩＣチップのアドレス端子
に印加される。その後、ＲＡＳ１Ｂ信号から遅延したＣ
ＡＳＢ信号があるレベルになると上記最上段のｎＭ，Ｂ
個のＩＣチップ内のメモリマトリクスアレイのカラムア
ドレスに上記カラムアドレス信号Ａｉ＋１〜Ａｊが取り
込まれる。ここで、上記カラムアドレス信号Ａｉ＋１〜
ＡｊがＣＡＳＢ信号よりも前に上記ＩＣに印加される理
由は上記理由と同様である。また、ＣＡＳＢ信号の働き
は、ロウアドレス信号Ａ０〜Ａｉあるいはカラムアドレ
ス信号Ａｉ＋１〜Ａｊのどちらの信号を送っているかを
区分することにある。

【００９２】以上の動作により、本発明におけるＤＲＡ
Ｍの最上段ｎＭ，Ｂ個のチップ内アドレスが設定され
る。また、本発明のＤＲＡＭの最上段を除くＩＣはＲＡ
Ｓ２Ｂ〜ＲＡＳｍＢ信号がＲＡＳ１Ｂのレベルと逆レベ
ルのため選択されないようになっている。

【００９３】上記設定されたアドレスにおけるデータの
書込み動作及び読み出し動作を説明する。データの書込
み動作及び読み出し動作は上記ＷＥＢ信号のハイレベル
またはロウレベルによって決定されるように設計されて
いる。データの書込み動作は、上記ＷＥＢ信号があるレ
ベルのときに上記設定されたアドレスに中央処理装置Ｃ
ＰＵからのデータＤＩ１〜ＤＩＢが印加されることによ
って行なわれる。

【００９４】読み出し動作は上記ＷＥＢ信号が上記と逆
レベルのときに書込みを完了している上記それぞれのア
ドレスのデータＤｏ１〜ＤｏＢがＢビットで出力される
ことによって行なわれる。コントロール回路ＣＯＮＴは
上記中央処理装置ＣＰＵからの命令信号すなわちＲＥＦ
ＧＲＮＴ信号，ＷＥＢ信号，ＭＳ信号を受け、ＣＡＳＢ
信号，ＲＡＳａＢ信号，ＲＡＳｂＢ信号，ＷＥＢ信号を
それぞれ送出する。これらの送出されるコントロール信
号の働きを説明する。ＣＡＳＢ信号は、ロウアドレス信
号Ａ０〜Ａｉあるいはカラムアドレス信号Ａｉ＋１〜Ａ
ｊのどちらが本発明のＤＲＡＭ内の各チップに送出され
ているかを区分するための信号及びＩＣチップのカラム
アドレス信号を取り込むための信号である。

【００９５】ＲＡＳａＢ信号は、ＣＳ１〜ＣＳｍ信号を
タイミングを合わせて本発明のＤＲＡＭ内のＩＣチップ
アレイに供給するための信号である。ＷＥＢ信号は本発
明のＤＲＡＭ内のＩＣチップ内のメモリセルからのデー
タの読み出し及びメモリセルへのデータの書込みを決定
するための信号である。ＲＡＳｂＢ信号はアドレスマル
チプレクサＡＤＭＰＸからロウアドレス信号Ａ０〜Ａｉ
及びカラムアドレス信号Ａｉ＋１〜Ａｊを時系列多重化
信号に変換するための切り換えタイミング信号である。
ＲＡＳＢ（ＲＡＳＢ１〜ＲＡＳＢｍ）信号の１つが選択
されたとき、上記アドレスマルチプレクサＡＤＭＰＸか
らはロウアドレス信号Ａ０〜Ａｉが出力されているよう
に、ロウアドレス信号Ａ０〜Ａｉとカラムアドレス信号
Ａｉ＋１〜Ａｊの切り換え時期をＲＡＳａＢ信号から遅
延させた信号にしている。

【００９６】上記ＷＥＢ信号とデータバスドライバＤＢ
Ｄの関係を説明する。コントロール回路ＣＯＮＴから送
出されたＷＥＢ信号は本発明のＤＲＡＭ及びデータバス
ドライバＤＢＤに印加される。例えば、上記ＷＥＢ信号
が高レベルのとき、読み出しモードとなり、本発明のＤ
ＲＡＭのデータが出力され、データバスドライバＤＢＤ
を介して中央処理装置ＣＰＵへ送出される。このとき、
入力データはＷＥＢ信号によりＤＢＤから本発明のＤＲ
ＡＭに取り込まないように制御されている。また、上記
ＷＥＢ信号が低レベルのとき、書込みモードとなり、本
発明のＤＲＡＭのデータ入力端子に中央処理装置ＣＰＵ
から入力データが上記データバスドライバＤＢＤを介し
て印加され、設定されたアドレスにデータが書き込まれ
る。このとき本発明のＤＲＡＭのデータ出力は上記ＷＥ
Ｂ信号により上記データバスドライバＤＢＤから出力さ
れないように制御されている。

【００９７】図１４に本発明のＤＲＡＭを適用したコン
ピュータシステムの要部概略図を示す。バスと中央処理
装置ＣＰＵ、周辺装置制御部、主記憶メモリとしての本
発明のＤＲＡＭ及びその制御部、バックアップメモリと
してのＳＲＡＭ及びバックアップパリティとその制御
部、プログラムが格納されたＲＯＭ，表示系等によって
本コンピュータシステムは構成される。

【００９８】上記周辺装置制御部は外部記憶装置および
キーボードＫＢ等と接続されている。表示系はビデオＲ
ＡＭ（以下ＶＲＡＭと記す）等によって構成され、出力
装置としてのディスプレイと接続されることによってＶ
ＲＡＭ内の記憶情報の表示を行なう。また、コンピュー
タシステム内部回路に電源を供給するための電源供給部
が設けられている。上記中央処理装置ＣＰＵは各メモリ
を制御するための信号を形成することによって上記各メ
モリの動作タイミング制御を行なう。ここで、上記に本
発明を主記憶メモリとしてのＤＲＡＭに適応した例につ
いて記載したが、上記表示系のＶＲＡＭがマルチポート
ＶＲＡＭであった場合、上記ＶＲＡＭのランダムアクセ
ス部に適用することも可能である。

【００９９】図１５に本発明のＤＲＡＭを主記憶メモリ
として適用したときのパーソナルコンピュータシステム
の外観の要部概略図を示す。フロッピーディスクドライ
ブＦＤＤ及び主記憶メモリとしての本発明のＤＲＡＭに
よるファイルメモリｆｉｌｅＭ，バッテリバックアップ
としてのＳＲＡＭを内蔵したシステムである。そして、
入出力装置をキーボードＫＢ及びディスプレイＤＰと
し、フロッピーディスクＦＤが上記フロッピーディスク
ドライブＦＤＤに挿入される。このことによってソフト
ウェアとしての上記フロッピーディスクＦＤおよびハー
ドウェアとしての上記ファイルメモリｆｉｌｅＭに情報
を記憶できるデスクトップタイプパソコンとなる。ま
た、本実施例にはデスクトップタイプパソコンについて
適用した例について記載したが、ノート型パソコン等に
ついても適用が可能であり、補助機能としてフロッピー
ディスクを例として記載したが特に限定されない。

【０１００】図１６に本発明のＤＲＡＭを主記憶メモリ
として適用したときのパーソナルコンピュータシステム
の機能ブロック図を示す。このパーソナルコンピュータ
は、本情報機器としての中央処理装置ＣＰＵ，上記情報
処理システム内に構築したＩ／Ｏバス，ＢＵＳ Ｕｎｉ
ｔ，主記憶メモリや拡張メモリなど高速メモリをアクセ
スするメモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏ
ｌｌ Ｕｎｉｔ、主記憶メモリとしての本発明のＤＲＡ
Ｍ，基本制御プログラムが格納されたＲＯＭ、先端にキ
ーボードが接続されたキーボードコントローラＫＢＤＣ
等によって構成される。

【０１０１】表示アダプタとしてのＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌ
ａｙ ａｄａｐｔｅｒの先端にはディスプレイが接続さ
れている。そして、上記Ｉ／Ｏバスにはパラレルポート
Ｐａｒａｌｌｅｌ ＰｏｒｔＩ／Ｆ，マウス等のシリア
ルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピー
ディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤ
Ｉ／Ｆに変換するバッファコントローラＨＤＤ ｂｕｆ
ｆｅｒが接続される。

【０１０２】上記メモリ制御ユニットＭｅｍｏｒｙ Ｃ
ｏｎｔｒｏｌ Ｕｎｉｔからのバスと接続されて拡張Ｒ
ＡＭ及び本発明の主記憶メモリとしてのＤＲＡＭが接続
されている。ここで、このパーソナルコンピュータシス
テムの動作について説明する。電源が投入されて、動作
を開始するとまず上記中央処理装置ＣＰＵは、上記ＲＯ
Ｍを上記Ｉ／Ｏバスを通してアクセスし、初期診断、初
期設定を行なう。そして、補助記憶装置からシステムプ
ログラムを主記憶メモリとしての本発明のＤＲＡＭにロ
ードする。

【０１０３】上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバ
スを通してＨＤＤコントローラにＨＤＤをアクセスする
ものとして動作する。システムプログラムのロードが終
了すると、ユーザの処理要求に従い、処理を進めてい
く。ユーザは上記Ｉ／Ｏバス上のキーボードコントロー
ラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ ａｄａｐｔ
ｅｒにより処理の入出力を行ないながら作業を進める。
必要に応じてパラレルポートＰａｒａｌｌｅｌ Ｐｏｒ
ｔ Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ Ｐｏｒｔ
Ｉ／Ｆに接続された入出力装置を活用する。本体上の主
記憶メモリとしての本発明のＤＲＡＭでは主記憶容量が
不足する場合は、拡張ＲＡＭにより主記憶を補う。ま
た、図にはハードディスクドライブＨＤＤとして記載し
たが、フラッシュメモリを用いたフラッシュファイルに
置き換えることも可能である。

【０１０４】上記の実施例のように、本発明に係るダイ
ナミック型ＲＡＭを情報処理システムに搭載したときに
は、その高集積化、大容量化又は高速あるいは低消費電
力化等により小型化、高性能化が期待できるものであ
る。

【０１０５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。ＲＡＭ全体の
レイアウトは、前記図６に示したような構成を基本とし
て、その周辺回路の配置は種々の実施形態を採ることが
できる。プレート電圧は、外部端子から供給する構成と
してもよい。あるいは、ヒューズ手段に代えて、ワイヤ
ーボンディングによって、図８のスイッチＭＯＳＦＥＴ
をオン状態／オフ状態にする信号を形成してもよい。以
上の説明では主として本願発明者によってなされた発明
をその背景となった技術分野である大規模のＤＲＡＭに
適用した場合について説明したが、これに限定されるも
のではなく、１チップマイクロコンピュータやカスタム
ＬＳＩのような大規模論理集積回路に内蔵されるＤＲＡ
Ｍにも利用できるものである。

【０１０６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ビット線側電位がプレート
電圧に対して正電圧のときと負電圧のときとの情報記憶
キャパシタのリーク電流がほぼ等しくなるようにプレー
ト電圧を設定し、このプレート電圧の設定において同じ
半導体ウェハ上に情報記憶キャパシタと同じ製造方法及
び材料により形成されたモニターキャパシタをウェハプ
ロービング工程において測定し、その結果に従ってプレ
ート電圧の基準電圧発生回路又は出力回路に設けられた
出力調整機能により最適値にする。この構成において
は、実質的なリーク電流が減らせるから、情報記憶キャ
パシタの小型化又は単位面積当たりの実質的な容量値を
大きくできるから、高集積化、大容量化が可能になると
ともに、メモリ装置の小型大容量化によりシステムの小
型高機能化が実現できる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭがウェハ
上に完成されたときの一実施例を示す概略構成図であ
る。

【図２】図１のプレート電圧モニター回路の一実施例を
示す構成図である。

【図３】上記プレート電圧の設定方法の一実施例を説明
するためのフローチャート図である。

【図４】この発明に係るプレート電圧の設定方法を説明
するための概念図である。

【図５】高誘電体膜における印加電圧とリーク電流との
関係を示す電圧−電流特性図である。

【図６】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図７】この発明に係るダイナミック型ＲＡＭのメモリ
アレイ部の一実施例を示す回路図である。

【図８】プレート電圧ＶＰＬを形成する基準電圧発生回
路の一実施例を示す回路図である。

【図９】図８の抵抗素子を含むＲＡＭの一実施例を示す
要部素子構造断面図である。

【図１０】上記プレート電圧に対応した基準電圧発生回
路の他の一実施例を示す回路図である。

【図１１】上記プレート電圧に対応した基準電圧発生回
路の他の一実施例を示す回路図である。

【図１２】本発明のＤＲＡＭを適用したメモリボードの
要部概略図である。

【図１３】本発明のＤＲＡＭを適用したＤＲＡＭシステ
ムの要部概略図である。

【図１４】本発明のＤＲＡＭを適用したコンピュータシ
ステムの要部概略図である。

【図１５】本発明のＤＲＡＭを適用したパーソナルコン
ピュータシステムの機能外観図である。

【図１６】本発明のＤＲＡＭを適用したパーソナルコン
ピュータシステムの機能ブロック図である。

【符号の説明】

１…メモリマット、２…センスアンプ、３…Ｘデコー
ダ、４…マット制御信号発生回路、５…Ｙ選択回路、6
…ワードクリア回路、７…メインアンプ、８…内部降圧
回路（センスアンプ用）、９Ａ〜９Ｃ…入力パッドエリ
ア、１０…Ｘ系回路と、１１…ＲＡＳ系制御信号回路、
１２…ＷＥ系信号制御回路、１３…Ｙ系回路、１４…Ｃ
ＡＳ系制御信号回路、１５…テスト回路、１６…基準電
圧発生回路、１７…内部降圧回路、１８…基板電圧発生
回路、１９…データ出力バッファ回路、２０…データ入
力バッファ回路、２１…昇圧電圧発生回路、ＣＰＵ…中
央処理装置、Ｉ／Ｆ…インターフェース回路、ＲＡＲ…
ロウアドレスレシーバー、ＣＡＲ…カラムアドレスレシ
ーバー、ＡＤＲ…アドレスレシーバー、ＤＣＲ…デコー
ダ、ＲＡＳ−ＣＯＮＴ…ＲＡＳコントロール回路、ＣＯ
ＮＴ…コントロール回路、ＤＢＤ…データバスドライ
バ、ＲＥＦＲＥＱ…リフレッシュ要求信号、ＭＳ…メモ
リ起動信号、ＲＥＧＲＮＴ…リフレッシュ指示信号、Ａ
ＤＭＰＸ…アドレスマルチプレクサ、ＤＰ…ディスプレ
イ、ＦＤＤ…フロッピーディスクドライブ、ＦＤ…フラ
ッピーディスク、ｆｉｌｅ Ｍ…ファイルメモリ、ＫＢ
…キーボード、ＫＢＤＣ…キーボードコントローラ、Ｈ
ＤＤ…ハードディスクドライブ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ビット線側電位がプレート電圧に対して
   正電圧のときと負電圧のときとの情報記憶キャパシタの
   リーク電流がほぼ等しくなるように、上記プレート電圧
   が設定されてなることを特徴とするダイナミック型ＲＡ
   Ｍ。
2. 【請求項２】 情報記憶キャパシタに流れるリーク電流
   がほぼ等しくなるときのプレート電圧に対するビット線
   側の正電圧と負電圧とを絶対値的に加算した電圧により
   ビット線に供給されるハイレベルが設定されることを特
   徴とするダイナミック型ＲＡＭ。
3. 【請求項３】 上記情報記憶用キャパシタは、高誘電体
   膜を持つものであることを特徴とする請求項１又は請求
   項２のダイナミック型ＲＡＭ。
4. 【請求項４】 上記プレート電圧は、プレート電圧発生
   回路に出力電圧調整機能が設けられ、同じ半導体ウェハ
   上に情報記憶キャパシタと同じ製造方法及び材料により
   形成されたモニターキャパシタのリーク電流の測定結果
   に従って最適値に調整されることを特徴とするダイナミ
   ック型ＲＡＭ。
5. 【請求項５】 上記の出力電圧調整機能は、抵抗素子に
   並列的に設けられたヒューズ手段の選択的な切断により
   抵抗回路の抵抗値を調整し、その抵抗比に基づいてプレ
   ート電圧の調整が行われることを特徴とする請求項４の
   ダイナミック型ＲＡＭ。
6. 【請求項６】 上記のプレート電圧は、メモリセルに用
   いられたキャパシタと同様なキャパシタに対して正方向
   と負方向に電圧が印加されるように直列形態にし、その
   ときの分圧電圧に基づいて形成されるものであることを
   特徴とする請求項１又は請求項３のダイナミック型ＲＡ
   Ｍ。
7. 【請求項７】 ビット線側電位がプレート電圧に対して
   正電圧のときと負電圧のときとの情報記憶キャパシタに
   おけるリーク電流がほぼ等しくなるように設定すると
   き、プレート電圧発生回路に出力電圧調整機能を設け、
   同じ半導体ウェハ上に情報記憶キャパシタと同じ製造方
   法及び材料によりモニターキャパシタを形成しておき、
   ウェハプロービング工程において正電圧と負電圧とのリ
   ーク電流を測定し、その結果に従って上記プレート電圧
   を最適値にすることを特徴とするダイナミック型ＲＡＭ
   のプレート電圧設定方法。
8. 【請求項８】 ビット線側電位がプレート電圧に対して
   正電圧のときと負電圧のときとの情報記憶キャパシタの
   リーク電流がほぼ等しくなるように、上記プレート電圧
   が設定されてなるダイナミック型ＲＡＭをメモリ装置と
   して用いることを特徴とする情報処理システム。