KR102324194B1 - 안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로 - Google Patents

안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로 Download PDF

Info

Publication number
KR102324194B1
KR102324194B1 KR1020170062871A KR20170062871A KR102324194B1 KR 102324194 B1 KR102324194 B1 KR 102324194B1 KR 1020170062871 A KR1020170062871 A KR 1020170062871A KR 20170062871 A KR20170062871 A KR 20170062871A KR 102324194 B1 KR102324194 B1 KR 102324194B1
Authority
KR
South Korea
Prior art keywords
codes
code
voltage
trimming
feedback voltage
Prior art date
Application number
KR1020170062871A
Other languages
English (en)
Other versions
KR20180128111A (ko
Inventor
권혜정
서영훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170062871A priority Critical patent/KR102324194B1/ko
Priority to US15/844,172 priority patent/US10305457B2/en
Priority to CN201810343039.1A priority patent/CN108958342A/zh
Publication of KR20180128111A publication Critical patent/KR20180128111A/ko
Application granted granted Critical
Publication of KR102324194B1 publication Critical patent/KR102324194B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude

Abstract

본 발명의 실시 예에 따른 전압 트리밍 회로는 비교기, 코드 생성기, 불휘발성 저장 장치, 스위치 회로, 및 전압 생성기를 포함할 수 있다. 비교기는 기준 전압과 피드백 전압을 비교할 수 있다. 코드 생성기는 상기 비교기의 비교 결과에 기초하여, 상기 피드백 전압을 트리밍하기 위한 복수의 트리밍 코드를 생성하되, 상기 피드백 전압이 상기 기준 전압보다 낮으면 상기 복수의 트리밍 코드 중 상기 피드백 전압을 올리는 업 코드들을 조정하고 상기 복수의 트리밍 코드 중 상기 피드백 전압을 내리는 다운 코드들을 초기값으로 유지하고, 상기 피드백 전압이 상기 기준 전압보다 높으면 상기 다운 코드들을 조정하고 상기 업 코드들을 초기값으로 유지할 수 있다. 불휘발성 저장 장치는 상기 코드 생성기에 의해 조정된 복수의 최종 트리밍 코드를 저장할 수 있다. 스위치 회로는 트리밍 모드 동안 상기 복수의 트리밍 코드를 선택하고, 상기 트리밍 모드 이후 상기 복수의 최종 트리밍 코드를 선택할 수 있다. 전압 생성기는 상기 스위치 회로에 의해 선택된 복수의 트리밍 코드에 기초하여 상기 피드백 전압을 생성할 수 있다.

Description

안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로{VOLTAGE TRIMMING CIRCUIT INCLUDING ANTI-FUSES, OPERATING METHOD THEREOF, AND INTEGRATED CIRCUIT HAVING THE VOLTAGE TRIMMING CIRCUIT}
본 발명은 전압 트리밍 회로, 그것의 동작 방법, 그 전압 트리밍 회로를 포함하는 집적 회로에 관한 것으로, 좀 더 구체적으로 안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로에 관한 것이다.
집적 회로가 구동 전압(예를 들면, VDD)을 이용하여 내부 전압들을 생성하는 경우, 내부 전압들이 원하는 전압 레벨들로 정확하게 설정되지 않을 수 있다. 따라서, 내부 전압들을 조정하는 동작(즉, 트리밍(trimming))이 필요하다. 내부 전압들을 트리밍하기 위해, 테스트 장치(집적 회로의 외부 장치)는 집적 회로의 패드를 통해 내부 전압들을 읽을 수 있다. 테스트 장치가 내부 전압들을 읽는 시간 및 테스트 장치가 내부 전압들을 트리밍하기 위해 집적 회로 내 내부 회로들을 제어하는 시간 등으로 인해, 집적 회로의 테스트 시간이 증가할 수 있다. 집적 회로의 테스트 시간 증가는 집적 회로의 생산성 감소를 의미할 수 있다.
또한 테스트 장치가 집적 회로 내 내부 전압들을 조정하는 경우, 테스트 장치 고유의 분해능(resolution)으로 인해 내부 전압이 기준 전압 또는 타깃(target) 전압으로 정확하게 설정되지 않을 수 있다. 특히, 집적 회로가 미세하게 제작되면서 구동 전압이 감소함에 따라, 내부 전압이 보다 정확하게 설정되는 것이 중요하다.
따라서, 상술한 문제점을 해결하기 위해, 집적 회로의 내부 전압을 내부적으로 조정하는 전압 트리밍 회로가 필요하다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 전압 트리밍 회로는 비교기, 코드 생성기, 불휘발성 저장 장치, 스위치 회로, 및 전압 생성기를 포함할 수 있다. 비교기는 기준 전압과 피드백 전압을 비교할 수 있다. 코드 생성기는 상기 비교기의 비교 결과에 기초하여, 상기 피드백 전압을 트리밍하기 위한 복수의 트리밍 코드를 생성하되, 상기 피드백 전압이 상기 기준 전압보다 낮으면 상기 복수의 트리밍 코드 중 상기 피드백 전압을 올리는 업 코드들을 조정하고 상기 복수의 트리밍 코드 중 상기 피드백 전압을 내리는 다운 코드들을 초기값으로 유지하고, 상기 피드백 전압이 상기 기준 전압보다 높으면 상기 다운 코드들을 조정하고 상기 업 코드들을 초기값으로 유지할 수 있다. 불휘발성 저장 장치는 상기 코드 생성기에 의해 조정된 복수의 최종 트리밍 코드를 저장할 수 있다. 스위치 회로는 트리밍 모드 동안 상기 복수의 트리밍 코드를 선택하고, 상기 트리밍 모드 이후 상기 복수의 최종 트리밍 코드를 선택할 수 있다. 전압 생성기는 상기 스위치 회로에 의해 선택된 복수의 트리밍 코드에 기초하여 상기 피드백 전압을 생성할 수 있다.
본 발명의 실시 예에 따른 전압 트리밍 회로의 동작 방법은 비교기를 이용하여 기준 전압과 피드백 전압을 비교하는 단계, 상기 피드백 전압을 올리는 업 코드들 및 상기 피드백 전압을 내리는 다운 코드들을 조정하는 단계, 및 상기 업 코드들 및 상기 다운 코드들이 조정된 후, 상기 업 코드들 및 다운 코드들을 복수의 안티퓨즈를 포함하는 안티퓨즈 어레이에 프로그램하는 단계를 포함할 수 있다. 상기 업 코드들 및 상기 다운 코드들을 조정하는 단계는, 상기 피드백 전압이 상기 기준 전압보다 높으면 상기 업 코드들에 대응하는 안티퓨즈들이 럽처되지 않도록 상기 업 코드들의 값들을 설정하는 단계, 및 상기 피드백 전압이 상기 기준 전압보다 낮으면 상기 다운 코드들에 대응하는 안티퓨즈들이 럽처되지 않도록 상기 다운 코드들의 값들을 설정하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 집적 회로는 제 1 스위치 회로, 비교기, 코드 생성기, 불휘발성 저장 장치, 제 2 스위치 회로, 및 복수의 전압 생성기를 포함할 수 있다. 제 1 스위치 회로는 집적 회로 내 복수의 내부 전압을 선택할 수 있다. 비교기는 제 1 스위치 회로에 의해 선택된 내부 전압과 기준 전압을 비교할 수 있다. 코드 생성기 상기 비교기의 비교 결과에 기초하여 상기 복수의 내부 전압 각각을 트리밍하기 위한 복수의 트리밍 코드를 생성할 수 있다. 불휘발성 저장 장치는 상기 코드 생성기에 의해 생성된 상기 복수의 트리밍 코드를 저장할 수 있다. 제 2 스위치 회로는 상기 코드 생성기에 의해 생성된 상기 복수의 트리밍 코드 또는 상기 불휘발성 저장 장치에 저장된 복수의 트리밍 코드를 선택할 수 있다. 복수의 전압 생성기는 상기 제 2 스위치 회로에 의해 선택된 복수의 트리밍 코드에 기초하여 상기 복수의 내부 전압을 생성할 수 있다. 상기 복수의 트리밍 코드 각각은 내부 전압을 올리는 업 코드들 및 상기 내부 전압을 내리는 다운 코드들을 포함할 수 있고, 상기 코드 생성기는 상기 업 코드들 및 상기 다운 코드들 중 어느 하나를 조정하면 다른 하나는 초기값으로 유지할 수 있다.
본 발명의 실시 예에 따른 전압 트리밍 회로 및 그것의 동작 방법은 안티퓨즈를 적게 사용하면서 피드백 전압을 기준 전압에 정확하게 조정할 수 있다.
본 발명의 실시 예에 따른 집적 회로는 내부 전압 트리밍 시간을 줄여서 테스트 시간을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 전압 트리밍 회로를 예시적으로 보여주는 블록도이다.
도 2는 도 1에서 도시된 코드 생성기의 트리밍 동작의 순서도를 예시적으로 보여주는 도면이다.
도 3은 도 1에서 도시된 코드 생성기의 타이밍도를 예시적으로 보여주는 도면이다.
도 4는 도 1에서 도시된 코드 생성기의 트리밍 동작의 순서도를 예시적으로 보여주는 도면이다.
도 5는 도 1에서 도시된 코드 생성기의 타이밍도를 예시적으로 보여주는 도면이다.
도 6은 도 1에서 도시된 불휘발성 저장 장치를 예시적으로 보여주는 블록도이다.
도 7은 도 1에서 도시된 전압 생성기의 예시적인 구조를 보여주는 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 전압 트리밍 회로를 예시적으로 보여주는 블록도이다.
도 9는 도 8에서 도시된 누적 회로의 타이밍도를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 집적 회로를 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 전압 트리밍 회로의 동작에 대한 순서도를 예시적으로 보여주는 도면이다.
도 12는 트리밍 동작 이후의 전압 트리밍 회로의 동작에 대한 순서도를 예시적으로 보여주는 도면이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 전압 트리밍 회로를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 전압 트리밍 회로(voltage trimming circuit, 100)는 비교기(110), 코드 생성기(code generator, 120), 불휘발성 저장 장치(non-volatile storage, 130), 스위치 회로(switch circuit, 140), 및 전압 생성기(voltage generator, 150)를 포함할 수 있다. 전압 트리밍 회로(100)는 피드백 전압(feedback voltage, VFB)을 기준 전압(reference voltage, VREF)으로 설정할 수 있다. 이하, 전압 트리밍 회로(100) 세부 구성들에 대해 설명한다.
비교기(110)는 기준 전압(VREF)과 피드백 전압(VFB)을 비교하고 비교 결과(COMP)를 생성할 수 있다. 기준 전압(VREF)은 전압 트리밍 회로의 외부로부터 제공된 전압일 수 있고, 피드백 전압(VFB)은 전압 트리밍 회로의 구동 전압(예를 들면, VDD)을 이용하여 전압 생성기(150)에 의해 생성된 전압일 수 있다. 피드백 전압(VFB)은 도시되지 않은 다른 회로(예를 들면, 전압 트리밍 회로를 포함하는 집적 회로 내 임의의 회로)에 제공될 수 있다.
실시 예에 있어서, 비교기(110)는 연산 증폭기(operational amplifier)일 수 있다. 비교기(110)가 기준 전압(VREF)과 피드백 전압(VFB)을 비교하기 전에, 오프셋 제거(offset cancelation)가 먼저 수행될 수 있다.
비교기(110)는 비반전 단자(non-inverting terminal)를 통해 기준 전압(VREF)을 수신할 수 있고, 반전 단자(inverting terminal)를 통해 피드백 전압(VFB)을 수신할 수 있다. 실시 예에 있어서, 피드백 전압(VFB)이 기준 전압(VREF)보다 높으면 비교 결과(COMP)는 로우(low)일 수 있고, 피드백 전압(VFB)이 기준 전압(VREF)보다 낮으면 비교 결과(COMP)는 하이(high)일 수 있다. 비교 결과(COMP)는 디지털 신호일 수 있다.
코드 생성기(120)는 비교 결과(COMP)에 기초하여 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 생성할 수 있다. 여기서 N은 1 이상의 자연수이다. 코드 생성기(120)는 피드백 전압(VFB)이 기준 전압(VREF)으로 설정될 수 있도록 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 조정할 수 있다. 여기서, 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])은 피드백 전압(VFB)을 트리밍하기 위한 복수의 트리밍 코드이다. 트리밍 모드를 통해, 코드 생성기(120)에 의해 조정된 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])은 복수의 최종 트리밍 코드이다.
좀 더 구체적으로, 업 코드들(UP_CODE[N:1]) 각각은 피드백 전압(VFB)을 올릴 수 있고, 다운 코드들(DN_CODE[N:1]) 각각은 피드백 전압(VFB)을 내릴 수 있다. 업 코드들(UP_CODE[N:1]) 각각이 피드백 전압(VFB)을 올리는 크기들은 서로 상이할 수 있고, 다운 코드들(DN_CODE[N:1]) 각각이 피드백 전압(VFB)을 내리는 크기들은 서로 상이할 수 있다. 최상위 비트인 업 코드(UP_CODE[N])는 피드백 전압(VFB)을 올리는 크기가 가장 크고, 최하위 비트인 업 코드(UP_CODE[1])는 피드백 전압(VFB)을 올리는 크기가 가장 작다. 유사하게, 최상위 비트인 다운 코드(DN_CODE[N])는 피드백 전압(VFB)을 내리는 크기가 가장 크고, 최하위 비트인 다운 코드(DN_CODE[1])는 피드백 전압(VFB)을 내리는 크기가 가장 작다.
실시 예에 있어서, 코드 생성기(120)는 피드백 전압(VFB)을 올리는 크기가 높은 것부터 낮은 것의 순서대로 업 코드들(UP_CODE[N:1])을 조정할 수 있고, 피드백 전압(VFB)을 내리는 크기가 높은 것부터 낮은 것의 순서대로 다운 코드들(UP_CODE[N:1])을 조정할 수 있다. 코드 생성기(120)의 상세한 동작은 도 2 내지 도 5에서 후술한다.
불휘발성 저장 장치(130)는 피드백 전압(VFB)이 기준 전압(VREF)으로 설정될 수 있도록 코드 생성기(120)에 의해 조정된 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 저장할 수 있다. 즉, 불휘발성 저장 장치(130)는 피드백 전압(VFB)의 트리밍 결과를 저장할 수 있다. 트리밍 모드를 통해, 코드 생성기(120)에 의해 조정된 복수의 최종 트리밍 코드는 불휘발성 저장 장치(130)에 저장될 수 있다. 트리밍 이후, 불휘발성 저장 장치(130)는 저장된 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 스위치 회로(140)를 통해 후술할 전압 생성기(150)에 제공할 수 있다.
실시 예에 있어서, 불휘발성 저장 장치(130)는 안티퓨즈 어레이(anti-fuse array)를 포함할 수 있다. 안티퓨즈(anti-fuse)는 전기적 신호에 의해 고 저항 상태에서 저 저항 상태로 변경될 수 있다. 다른 실시 예에 있어서, 불휘발성 저장 장치(130)는 낸드 플래시(nand flash), 노어 플래시(nor flash), MRAM(magnetic random access memory), PRAM(phase-change random access memory), RRAM(resistive random access memory), FRAM(ferroelectric random access memory), 및 TRAM(thyristor random access memory) 중 어느 하나를 포함할 수도 있다.
스위치 회로(140)는 코드 생성기(120)에 의해 조정되는 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1]) 또는 불휘발성 저장 장치(130)에 저장된 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 선택하고, 선택된 코드들을 전압 생성기(150)에 제공할 수 있다. 피드백 전압(VFB)이 조정되는 동안(즉, 트리밍 모드), 스위치 회로(140)는 코드 생성기(120)의 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 선택할 수 있다. 이 경우, 코드 생성기(120)의 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])은 피드백 전압(VFB)이 기준 전압(VREF)으로 설정될 수 있도록 계속해서 변경될 것이다(후술할 도 2 및 도 3 참조).
트리밍 모드 이후, 스위치 회로(140)는 불휘발성 저장 장치(130)에 저장된 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 선택할 수 있다. 이 경우, 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])은 특정한 값을 가질 수 있다. 실시 예에 있어서, 스위치 회로(140)는 멀티플렉서(multiplexer) 기능을 수행할 수 있다.
전압 생성기(150)는 스위치 회로(140)에 의해 선택된 복수의 트리밍 코드에 기초하여 피드백 전압(VFB)을 생성할 수 있다. 트리밍 모드에서, 전압 생성기(150)는 변경되는 복수의 트리밍 코드에 기초하여 피드백 전압(VFB)을 조정할 수 있다. 트리밍 모드 이후, 전압 생성기(150)는 불휘발성 저장 장치(130)에 저장된 특정한 값의 복수의 트리밍 코드에 기초하여 기준 전압(VREF)과 유사한 피드백 전압(VFB)을 생성할 수 있다. 전압 생성기(150)의 상세한 구조는 도 7에서 후술한다.
도 2는 도 1에서 도시된 코드 생성기의 트리밍 동작의 순서도를 예시적으로 보여주는 도면이다. 도 2는 도 1을 참조하여 설명될 것이다. 도 2에서, 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])의 초기값은 0000000으로 가정한다.
S110 단계에서, 코드 생성기(120)는 비교기(110)로부터 비교 결과(COMP)를 수신할 수 있다.
S120 단계에서, 코드 생성기(120)는 피드백 전압(VFB)이 기준 전압(VREF)보다 낮은 경우(Yes), S131 단계를 수행한다. 코드 생성기(120)는 피드백 전압(VFB)이 기준 전압(VREF)보다 높은 경우(No), S132 단계를 수행한다.
S131 단계에서, 코드 생성기(120)는 피드백 전압(VFB)이 기준 전압(VREF)보다 낮으므로 업 코드(UP_CODE[N])를 1로 설정할 수 있다. S132 단계에서, 코드 생성기(120)는 피드백 전압(VFB)이 기준 전압(VREF)보다 높으므로 다운 코드(DN_CODE[N])를 1로 설정할 수 있다.
S140 단계에서, 코드 생성기(120)는 S131 단계 및 S132 단계에서 N번째 업 코드(UP_CODE[N]) 또는 다운 코드(DN_CODE[N])가 설정되었으므로, N-1번째 업 코드(UP_CODE[N-1]) 또는 다운 코드(DN_CODE[N-1])를 설정할 준비를 할 수 있다.
S150 단계에서, 코드 생성기(120)는 업 코드들(UP_CODE[N:1]) 또는 다운 코드들(DN_CODE[N:1])이 모두 사용되었는지(즉, N = 0)를 판단할 수 있다. 업 코드들(UP_CODE[N:1]) 또는 다운 코드들(DN_CODE[N:1])이 모두 사용되면(Yes), 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])이 불휘발성 저장 장치(130)에 저장된 후 트리밍 동작은 종료된다. 업 코드들(UP_CODE[N:1]) 또는 다운 코드들(DN_CODE[N:1])이 모두 사용되지 않았으면(No), 트리밍 동작은 계속해서 진행된다. 즉, 코드 생성기(120)는 S110 단계 내지 S150 단계를 반복해서 수행할 수 있다.
도 2에서 도시된 코드 생성기의 순서도는 코드 생성기가 이진 검색 알고리즘(binary search algorithm)에 따라 동작하는 경우 또는 SAR ADC(successive approximation analog to digital converter)와 유사하게 동작하는 경우에 관한 것이다. 이하, 도 2의 순서도에 따른 코드 생성기의 타이밍도를 구체적으로 설명한다.
도 3은 도 1에서 도시된 코드 생성기의 타이밍도를 예시적으로 보여주는 도면이다. 도 3은 도 1 및 도 2를 참조하여 설명될 것이다. 도 3에서, 가로 축은 시간을 의미한다. 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])의 N은 7로 가정한다. 그리고, 업 코드들(UP_CODE[N:1]) 각각이 피드백 전압(VFB)을 올리는 크기는 각각 2의 N제곱에 비례한다고 가정하고, 유사하게, 다운 코드들(DN_CODE[N:1]) 각각이 피드백 전압(VFB)을 내리는 크기는 각각 2의 N제곱에 비례한다고 가정한다.
T1 시점 내지 T2 시점에서, 피드백 전압(VFB)의 최초 전압 레벨은 제 1 전압 레벨(V1)이다. 피드백 전압(VFB)은 기준 전압(VREF)보다 낮다. 따라서 비교기(110)의 비교 결과(COMP)는 하이일 수 있다. 코드 생성기(120)는 피드백 전압(VFB)을 올리기 위해, 업 코드들(UP_CODE[7:1])을 조정할 수 있다. 코드 생성기(120)는 피드백 전압(VFB)을 올리는 크기가 가장 큰 최상위 비트인 업 코드(UP_CODE[7])를 먼저 제어할 수 있다. 코드 생성기(120)는 T2 시점 이전에 업 코드들(UP_CODE[7:1]) 중 최상위 비트인 업 코드(UP_CODE[7])를 1로 설정할 수 있다(S131 단계). 피드백 전압(VFB)은 제 1 전압 레벨(V1)에서 제 2 전압 레벨(V2)로 상승할 수 있다.
T2 시점 내지 T3 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에 의해 기준 전압(VREF)보다 높다. 따라서 비교기(110)의 비교 결과(COMP)는 로우일 수 있다. 코드 생성기(120)는 피드백 전압(VFB)을 내리기 위해, 다운 코드들(DN_CODE[7:1])을 조정할 수 있다. 이 때, 최상위 비트인 다운 코드(DN_CODE[7])를 1로 설정하면, 피드백 전압(VFB)은 T1 시점 내지 T2 시점의 전압 레벨 근처로 되돌아갈 수 있다. 따라서, 코드 생성기(120)는 최상위 비트인 다운 코드(DN_CODE[7]) 대신에 다운 코드(DN_CODE[6])를 1로 설정할 수 있다(S132 단계). 피드백 전압(VFB)은 제 2 전압 레벨(V2)에서 제 3 전압 레벨(V3)로 하강할 수 있다.
T3 시점 내지 T4 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에도 불구하고 기준 전압(VREF)보다 여전히 높다. 따라서 비교기(110)의 비교 결과(COMP)는 계속해서 로우일 수 있다. 코드 생성기(120)는 피드백 전압(VFB)을 내리기 위해, 다운 코드들(DN_CODE[7:1])을 다시 조정할 수 있다. 예시적으로, 코드 생성기(120)는 다운 코드(DN_CODE[5])를 1로 설정할 수 있다(S132 단계). 피드백 전압(VFB)은 제 3 전압 레벨(V3)에서 제 4 전압 레벨(V4)로 하강할 수 있다.
T4 시점 내지 T5 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에 의해 기준 전압(VREF)보다 낮다. 따라서 비교기(110)의 비교 결과(COMP)는 하이일 수 있다. 코드 생성기(120)는 피드백 전압(VFB)을 올리기 위해, 업 코드들(UP_CODE[7:1])을 다시 조정할 수 있다. 예시적으로, 코드 생성기(120)는 업 코드(UP_CODE[4])를 1로 설정할 수 있다(S131 단계). 피드백 전압(VFB)은 제 4 전압 레벨(V4)에서 제 5 전압 레벨(V5)로 상승할 수 있다.
T5 시점 내지 T6 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에 의해 기준 전압(VREF)보다 높다. 따라서 비교기(110)의 비교 결과(COMP)는 로우일 수 있다. 코드 생성기(120)는 피드백 전압(VFB)을 내리기 위해, 다운 코드들(DN_CODE[7:1])을 다시 조정할 수 있다. 예시적으로, 코드 생성기(120)는 다운 코드(DN_CODE[3])를 1로 설정할 수 있다(S132 단계). 피드백 전압(VFB)은 제 5 전압 레벨(V5)에서 제 6 전압 레벨(V6)로 하강할 수 있다.
T6 시점 내지 T7 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에 의해 기준 전압(VREF)보다 낮다. 따라서 비교기(110)의 비교 결과(COMP)는 하이일 수 있다. 코드 생성기(120)는 피드백 전압(VFB)을 올리기 위해, 업 코드들(UP_CODE[7:1])을 다시 조정할 수 있다. 예시적으로, 코드 생성기(120)는 업 코드(UP_CODE[2])를 1로 설정할 수 있다(S131 단계). 피드백 전압(VFB)은 제 6 전압 레벨(V6)에서 제 7 전압 레벨(V7)로 상승할 수 있다.
T7 시점 내지 T8 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에 의해 기준 전압(VREF)보다 높다. 따라서 비교기(110)의 비교 결과(COMP)는 로우일 수 있다. 코드 생성기(120)는 피드백 전압(VFB)을 내리기 위해, 다운 코드들(DN_CODE[7:1])을 다시 조정할 수 있다. 예시적으로, 코드 생성기(120)는 다운 코드(DN_CODE[1])를 1로 설정할 수 있다(S132 단계). 피드백 전압(VFB)은 제 7 전압 레벨(V7)에서 기준 전압 레벨로 하강할 수 있다.
T1 시점 내지 T8 시점까지의 코드 생성기(120)는 업 코드들(UP_CODE[7:1]) 및 다운 코드들(DN_CODE[7:1])을 조정할 수 있다. T8 시점 이후, 업 코드들(UP_CODE[7:1] = 1001010) 및 다운 코드들(DN_CODE[7:1] = 0110101)은 불휘발성 저장 장치(130)에 저장될 수 있다.
전술한대로, 불휘발성 저장 장치(130)는 안티퓨즈 어레이(anti-fuse array)를 포함할 수 있다. 업 코드들(UP_CODE[7:1]) 및 다운 코드들(DN_CODE[7:1])은 안티퓨즈 어레이에 프로그램될 수 있다. 여기서, 프로그램은 안티퓨즈가 전기적 신호에 의해 고 저항 상태에서 저 저항 상태로 변경되는 럽처(rupture) 동작을 포함할 수 있다.
좀 더 구체적으로, 업 코드들(UP_CODE[7:1]) 및 다운 코드들(DN_CODE[7:1]) 중 값이 1인 코드들에 대응하는 안티퓨즈들은 럽처될 수 있고, 업 코드들(UP_CODE[7:1]) 및 다운 코드들(DN_CODE[7:1]) 중 값이 0인 코드들에 대응하는 안티퓨즈들은 럽처되지 않을 수 있다. 업 코드들(UP_CODE[7:1] = 1001010) 및 다운 코드들(DN_CODE[7:1] = 0110101)이 안티퓨즈 어레이에 프로그램되기 위해, 업 코드들(UP_CODE[7, 4, 2]) 및 다운 코드들(DN_CODE[6, 5, 3, 1])에 대응하는 7개의 안티퓨즈들이 럽처될 수 있다. 이하, 럽처되는 안티퓨즈들의 수를 줄이기 위한 코드 생성기(120)의 동작을 도 4 및 도 5에서 설명한다.
도 4는 도 1에서 도시된 코드 생성기의 트리밍 동작의 순서도를 예시적으로 보여주는 도면이다. 도 4는 도 1을 참조하여 설명될 것이다. 도 4에서, 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])의 초기값은 0000000으로 가정한다.
S210 단계에서, 코드 생성기(120)는 비교기(110)로부터 비교 결과(COMP)를 수신할 수 있다.
S220 단계에서, 코드 생성기(120)는 피드백 전압(VFB)이 기준 전압(VREF)보다 낮은 경우(Yes) S231 단계를 수행하고, 피드백 전압(VFB)이 기준 전압(VREF)보다 높은 경우(No) S241 단계를 수행한다.
S231 단계에서, 코드 생성기(120)는 업 코드(UP_CODE[N])를 1로 설정할 수 있다. S232 단계에서, 피드백 전압(VFB)이 기준 전압(VREF)보다 낮은 경우(Yes), S231 단계에서 설정한 업 코드(UP_CODE[N])의 값이 1로 그대로 유지된다. 그러나 피드백 전압(VFB)이 기준 전압(VREF)보다 높은 경우(No), S233 단계에서 코드 생성기(120)는 업 코드(UP_CODE[N])를 0으로 설정할 수 있다. 즉, 코드 생성기(120)는 S231 단계에서 업 코드들(UP_CODE[N:1]) 중 하나를 조정한 후, 피드백 전압(VFB)이 기준 전압(VREF)보다 높으면 조정된 업 코드의 값을 조정 전의 값(예를 들면, 초기값 0)으로 변경할 수 있다.
S234 단계에서, 코드 생성기(120)는 S231 단계 및 S233 단계에서 N번째 업 코드(UP_CODE[N])가 설정되었으므로, N-1번째 업 코드(UP_CODE[N-1])를 설정할 준비를 할 수 있다.
S235 단계에서, 코드 생성기(120)는 업 코드들(UP_CODE[N:1])이 모두 사용되었는지(즉, N = 0)를 판단할 수 있다. 업 코드들(UP_CODE[N:1])이 모두 사용되면(Yes), 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])이 불휘발성 저장 장치(130)에 저장된 후 트리밍 동작은 종료된다. 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])이 모두 사용되지 않았으면(No), 트리밍 동작은 계속해서 진행된다. 즉, 코드 생성기(120)는 S231 단계 내지 S235 단계를 반복해서 수행할 수 있다.
S241 단계에서, 코드 생성기(120)는 다운 코드(DN_CODE[N])를 1로 설정할 수 있다. S242 단계에서, 피드백 전압(VFB)이 기준 전압(VREF)보다 높은 경우(Yes), S241 단계에서 설정한 다운 코드(DN_CODE[N])의 값이 1로 그대로 유지된다. 그러나 피드백 전압(VFB)이 기준 전압(VREF)보다 낮은 경우(No), S243 단계에서 코드 생성기(120)는 다운 코드(DN_CODE[N])를 0으로 설정할 수 있다. 즉, 코드 생성기(120)는 S241 단계에서 다운 코드들(DN_CODE[N:1]) 중 하나를 조정한 후, 피드백 전압(VFB)이 기준 전압(VREF)보다 낮으면 조정된 다운 코드의 값을 조정 전의 값(예를 들면, 초기값 0)으로 변경할 수 있다.
S244 단계에서, 코드 생성기(120)는 S241 단계 및 S243 단계에서 N번째 다운 코드(DN_CODE[N])가 설정되었으므로, N-1번째 다운 코드(DN_CODE[N-1])를 설정할 준비를 할 수 있다.
S245 단계에서, 코드 생성기(120)는 다운 코드들(DN_CODE[N:1])이 모두 사용되었는지(즉, N = 0)를 판단할 수 있다. 다운 코드들(DN_CODE[N:1])이 모두 사용되면(Yes), 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])이 불휘발성 저장 장치(130)에 저장된 후 트리밍 동작은 종료된다. 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])이 모두 사용되지 않았으면(No), 트리밍 동작은 계속해서 진행된다. 즉, 코드 생성기(120)는 S241 단계 내지 S245 단계를 반복해서 수행할 수 있다.
도 4의 순서도는 코드 생성기(120)가 본 발명의 실시 예에 따른 미니멈 퓨징 알고리즘(minimum fusing algorithm)에 따라 동작하는 경우에 관한 것이다. 코드 생성기(120)는 피드백 전압(VFB)이 기준 전압(VREF)보다 낮으면 업 코드들(UP_CODE[N:1])을 조정하고, 다운 코드들(DN_CODE[N:1])에 대응하는 안티퓨즈들이 럽처되지 않도록 다운 코드들(DN_CODE[N:1])을 초기값으로 유지한다. 코드 생성기(120)는 피드백 전압(VFB)이 기준 전압(VREF)보다 높으면 다운 코드들(DN_CODE[N:1])을 조정하고, 업 코드들(UP_CODE[N:1])에 대응하는 안티퓨즈들이 럽처되지 않도록 업 코드들(UP_CODE[N:1])은 초기값으로 유지한다. 이하, 도 4의 순서도에 따른 코드 생성기의 타이밍도를 구체적으로 설명한다.
도 5는 도 1에서 도시된 코드 생성기의 타이밍도를 예시적으로 보여주는 도면이다. 도 5는 도 1 및 도 4를 참조하여 설명될 것이다. 여기서, 가로 축은 시간을 의미한다. 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])의 N은 7로 가정한다. 그리고, 업 코드들(UP_CODE[N:1]) 각각이 피드백 전압(VFB)을 올리는 크기는 각각 2의 N제곱에 비례한다고 가정하고, 유사하게 다운 코드들(DN_CODE[N:1]) 각각이 피드백 전압(VFB)을 내리는 크기는 각각 2의 N제곱에 비례한다고 가정한다.
T1 시점 내지 T2 시점에서, 피드백 전압(VFB)의 최초 전압 레벨은 제 1 전압 레벨(V1)이다. 피드백 전압(VFB)은 기준 전압(VREF)보다 낮다. 따라서 비교기(110)의 비교 결과(COMP)는 하이일 수 있다. 코드 생성기(120)는 최상위 비트인 업 코드(UP_CODE[7])를 1로 설정할 수 있다(S231 단계). 피드백 전압(VFB)은 제 1 전압 레벨(V1)에서 제 2 전압 레벨(V2)로 상승할 수 있다.
T2 내지 T3 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에 의해 기준 전압(VREF)보다 높다. 따라서 비교기(110)의 비교 결과(COMP)는 로우일 수 있다. 코드 생성기(120)는 다운 코드들(DN_CODE[7:1])을 조정하는 대신에, 이전에 조정된 업 코드(UP_CODE[7])를 0으로 설정하고(S233 단계) 다음 업 코드(UP_CODE[6])를 1로 설정할 수 있다(S234 단계, S235 단계, S231 단계). 피드백 전압(VFB)은 제 2 전압 레벨(V2)에서 제 3 전압 레벨(V3)로 곧바로 하강하거나 또는 제 1 전압 레벨(V1)로 리셋된 후 제 3 전압 레벨(V3)로 상승할 수 있다.
T3 내지 T4 시점에서, 피드백 전압(VFB)은 기준 전압(VREF)보다 여전히 높다. 따라서 비교기(110)의 비교 결과(COMP)는 로우일 수 있다. 코드 생성기(120)는 다운 코드들(DN_CODE[7:1])을 조정하는 대신에, 이전에 조정된 업 코드(UP_CODE[6])를 0으로 설정하고(S233 단계) 다음 업 코드(UP_CODE[5])를 1로 설정할 수 있다(S234 단계, S235 단계, S231 단계). 피드백 전압(VFB)은 제 3 전압 레벨(V3)에서 제 4 전압 레벨(V4)로 곧바로 하강하거나 또는 제 1 전압 레벨(V1)로 리셋된 후 제 4 전압 레벨(V4)로 상승할 수 있다.
T4 내지 T5 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에 의해 기준 전압(VREF)보다 낮다. 따라서 비교기(110)의 비교 결과(COMP)는 하이일 수 있다. 코드 생성기(120)는 이전에 조정된 업 코드(UP_CODE[5])는 1로 유지하고 다음 업 코드(UP_CODE[4])를 1로 설정할 수 있다(S234 단계, S235 단계, S231 단계). 피드백 전압(VFB)은 제 4 전압 레벨(V4)에서 제 5 전압 레벨(V5)로 상승할 수 있다.
T5 내지 T6 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에 의해 기준 전압(VREF)보다 높다. 따라서 비교기(110)의 비교 결과(COMP)는 로우일 수 있다. 코드 생성기(120)는 다운 코드들(DN_CODE[7:1])을 조정하는 대신에, 이전에 조정된 업 코드(UP_CODE[4])를 0으로 설정하고(S233 단계) 다음 업 코드(UP_CODE[3])를 1로 설정할 수 있다(S234 단계, S235 단계, S231 단계). 피드백 전압(VFB)은 제 5 전압 레벨(V5)에서 제 6 전압 레벨(V6)로 곧바로 하강하거나 또는 제 4 전압 레벨(V4)로 리셋된 후 제 6 전압 레벨(V6)로 상승할 수 있다.
T6 내지 T7 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에 의해 기준 전압(VREF)보다 낮다. 따라서 비교기(110)의 비교 결과(COMP)는 하이일 수 있다. 코드 생성기(120)는 이전에 조정된 업 코드(UP_CODE[3])는 1로 유지하고 다음 업 코드(UP_CODE[2])를 1로 설정할 수 있다(S234 단계, S235 단계, S231 단계). 피드백 전압(VFB)은 제 6 전압 레벨(V6)에서 제 7 전압 레벨(V7)로 상승할 수 있다.
T7 내지 T8 시점에서, 피드백 전압(VFB)은 코드 생성기(120)의 조정에 의해 기준 전압(VREF)보다 높다. 따라서 비교기(110)의 비교 결과(COMP)는 로우일 수 있다. 코드 생성기(120)는 다운 코드들(DN_CODE[7:1])을 조정하는 대신에, 이전에 조정된 업 코드(UP_CODE[2])를 0으로 설정하고(S233 단계) 다음 업 코드(UP_CODE[1])를 1로 설정할 수 있다(S234 단계, S235 단계, S231 단계). 피드백 전압(VFB)은 제 7 전압 레벨(V7)에서 기준 전압 레벨로 곧바로 하강하거나 또는 제 6 전압 레벨(V6)로 리셋된 후 기준 전압 레벨로 상승할 수 있다.
T1 시점 내지 T8 시점에서 코드 생성기(120)는 업 코드들(UP_CODE[7:1])만을 조정할 수 있다. T8 시점 이후, 업 코드들(UP_CODE[7:1] = 0010101) 및 다운 코드들(DN_CODE[7:1] = 0000000)은 불휘발성 저장 장치(130)에 저장될 수 있다. 도 5의 트리밍 동작에 의해, 업 코드들(UP_CODE[5, 3, 1])에 대응하는 3개의 안티퓨즈들이 럽처될 수 있다. 코드 생성기(120)가 이진 검색 알고리즘 대신에 미니멈 퓨징 알고리즘에 따라 동작하면, 럽처되는 안티퓨즈들의 수는 감소될 수 있다.
도 2 내지 도 5에서, 업 코드들(UP_CODE[N:1]) 또는 다운 코드들(DN_CODE[N:1])의 초기값은 모두 0000000이다. 코드 생성기(120)가 업 코드들(UP_CODE[N:1]) 또는 다운 코드들(DN_CODE[N:1])을 조정하면, 업 코드들(UP_CODE[7:1]) 및 다운 코드들(DN_CODE[7:1]) 중 값이 1인 코드들에 대응하는 안티퓨즈들이 럽처된다. 다만 상술한 수치들은 예시적인 것에 해당한다. 다른 실시 예에 있어서, 업 코드들(UP_CODE[N:1]) 또는 다운 코드들(DN_CODE[N:1])의 초기값은 모두 1111111일 수 있고, 업 코드들(UP_CODE[7:1]) 및 다운 코드들(DN_CODE[7:1]) 중 값이 0인 코드들에 대응하는 안티퓨즈들이 럽처될 수 있다.
정리하면, 코드 생성기(120)는 업 코드들(UP_CODE[N:1]) 또는 다운 코드들(DN_CODE[N:1]) 중 어느 하나만 조정하고 다른 하나는 초기값으로 유지한다. 업 코드들(UP_CODE[N:1]) 또는 다운 코드들(DN_CODE[N:1])이 초기값으로 유지되면, 해당 안티퓨즈들은 럽처되지 않을 수 있다.
코드 생성기(120)가 미니멈 퓨징 알고리즘에 따라 동작하는 경우의 럽처되는 안티퓨즈들의 수는 코드 생성기(120)가 이진 검색 알고리즘에 따라 동작하는 경우의 럽처되는 안티퓨즈들의 수보다 적다. 따라서, 안티퓨즈 어레이를 프로그램하는데 필요한 시간이 단축될 수 있다. 또한, 코드 생성기(120)가 미니멈 퓨징 알고리즘에 따라 동작하면, 트리밍 동작 이후에도 전압 트리밍 회로(100)는 트리밍 동작을 다시 수행할 수 있다.
실시 예에 있어서, 전압 트리밍 회로(100)가 업 코드들(UP_CODE[N:1])을 이용하여 피드백 전압(VFB)을 조정했다고 가정한다. 트리밍 이후, 전압 트리밍 회로(100)는 다운 코드들(DN_CODE[N:1]) 또는 업 코드들(UP_CODE[N:1]) 중 해당 안티퓨즈가 럽처되지 않은 임의의 코드를 이용하여 피드백 전압(VFB)을 재조정할 수 있다. 유사하게, 전압 트리밍 회로(100)가 다운 코드들(DN_CODE[N:1])을 이용하여 피드백 전압(VFB)을 조정했다고 가정한다. 트리밍 이후, 전압 트리밍 회로(100)는 업 코드들(UP_CODE[N:1]) 또는 다운 코드들(DN_CODE[N:1]) 중 해당 안티퓨즈가 럽처되지 않은 임의의 코드를 이용하여 피드백 전압(VFB)을 재조정할 수 있다.
도 6은 도 1에서 도시된 불휘발성 저장 장치를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 불휘발성 저장 장치(130)는 복수의 래치(latch, 131), 오토 럽처 회로(auto-rupture circuit, 132), 및 안티퓨즈 어레이(133)를 포함할 수 있다.
도 1의 코드 생성기(120)의 동작이 완료되면, 복수의 래치(131)는 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 저장할 수 있다. 이를 위해, 복수의 래치(131)는 도 1의 코드 생성기(120)로부터 변환 완료(end of conversion; EOC) 신호를 수신할 수 있다. 즉, 코드 생성기(120)는 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 생성한 후, 변환 완료 신호를 생성할 수 있다. 복수의 래치(131)의 수는 업 코드들(UP_CODE[N:1])의 수 및 다운 코드들(DN_CODE[N:1])의 수를 합친 2N일 수 있다.
오토 럽처 회로(132)는 복수의 래치(131)에 래치된 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1]) 각각에 대응하는 안티퓨즈 어레이(133) 내 안티퓨즈들을 럽처할 수 있다. 좀 더 구체적으로, 오토 럽처 회로(132)는 해당 안티퓨즈들에 고전압을 인가할 수 있다.
안티퓨즈 어레이(133)는 적어도 하나의 로우(row, 미도시) 및 적어도 하나의 컬럼(column, 미도시)의 교차점에 위치하는 복수의 안티퓨즈(미도시)를 포함할 수 있다. 복수의 안티퓨즈 각각은 피드백 전압(VFB)을 조정하기 위한 복수의 트리밍 코드(즉, 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1]))에 따라 럽처될 수 있다. 안티퓨즈 어레이(133)는 프로그램된 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 도 1의 스위치 회로(140)에 제공할 수 있다.
도 7은 도 1에서 도시된 전압 생성기의 예시적인 구조를 보여주는 도면이다. 도 7을 참조하면, 전압 생성기는 제 1 저항(R1), 제 2 저항(R2), 비교기(151), 드라이버(Driver, 152), 업 저항(153), 및 다운 저항(154)을 포함할 수 있다.
제 1 저항(R1) 및 제 2 저항(R2)은 내부 기준 전압(INT_VREF)을 VDD X R2 / (R1 + R1)으로 생성할 수 있다. 여기서, VDD는 구동 전압을 의미한다.
비교기(151)는 내부 기준 전압(INT_VREF) 및 노드 전압(VN)을 수신할 수 있다. 좀 더 구체적으로, 비교기(151)는 반전 단자를 통해 내부 기준 전압(INT_VREF)을 수신할 수 있고, 비반전 단자를 통해 노드 전압(VN)을 수신할 수 있다. 비교기(151)는 내부 기준 전압(INT_VREF) 및 노드 전압(VN)을 비교하고 비교 신호(VC)를 출력할 수 있다. 실시 예에 있어서, 비교기(151)는 연산 증폭기일 수 있고, 비교 신호(VC)는 아날로그(analog) 신호일 수 있다.
드라이버(152)는 업 저항들(153), 다운 저항들(154), 그리고 피드백 전압(VFB)에 연결된 부하들(미도시)에 전류를 공급할 수 있다. 드라이버(152)의 전류량은 비교 신호(VC)에 의해 결정될 수 있다. 실시 예에 있어서, 드라이버(152)는 PMOS(p-channel metal oxide semiconductor field effect transistor)를 포함할 수 있다. 드라이버(152)는 전류량을 조절하여 피드백 전압(VFB)을 안정적으로 제어할 수 있다.
업 저항(153) 및 다운 저항(154) 각각은 직렬 연결된 저항들(RUP1~RUPN, RDN1~RDNN)을 포함할 수 있다. 업 저항(153)의 값은 업 코드들(UP_CODE[N:1])에 의해 결정될 수 있고, 다운 저항(154)의 값은 다운 코드들(DN_CODE[N:1])에 의해 결정될 수 있다.
도 7에서 설명된 전압 생성기의 구조는 예시적인 것에 불과하다. 도 7에서 설명된 구조 이외에도, 전압 생성기(150)는 업 코드들(UP_CODE[N:1])에 따라 피드백 전압(VFB)을 올릴 수 있고 다운 코드들(DN_CODE[N:1])에 따라 피드백 전압(VFB)을 내릴 수 있는 모든 형태의 전압 생성기들의 구조들이 본 발명에 적용될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 전압 트리밍 회로를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, 전압 트리밍 회로(200)는 비교기(210), 코드 생성기(220), 불휘발성 저장 장치(230), 스위치 회로(240), 전압 생성기(250), 및 누적 회로(accumulation circuit, 260)를 포함할 수 있다. 도 8의 전압 트리밍 회로(200)는 도 1의 전압 트리밍 회로(100)에 비해 누적 회로(260)를 더 포함할 수 있다. 전압 트리밍 회로(200)가 누적 회로(260)를 포함하면, 코드 생성기(220)는 비교기(210)의 비교 결과(COMP1) 대신에 누적 회로(260)의 비교 결과(COMP2)에 기초하여 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 조정할 수 있다.
누적 회로(260)는 비교기(210)의 비교 결과(COMP1)를 누적할 수 있다. 누적 회로(260)는 누적된 비교 결과에 기초하여 피드백 전압(VFB)이 기준 전압(VREF)보다 높은지 낮은지를 결정할 수 있다. 비교기(210)는 동작 전압, 주변 회로 등으로 인해 발생할 수 있는 노이즈(noise)로 인하여 잘못된 비교 결과(COMP1)를 출력할 수 있다. 잘못된 비교 결과(COMP1)를 기초로 하여 코드 생성기(220)가 동작하면, 피드백 전압(VFB)은 정확하게 기준 전압(VREF)으로 설정될 수 없다. 누적 회로(260)는 상술한 문제점을 방지할 수 있다. 이하, 누적 회로(260)의 상세한 동작에 대해 설명한다.
도 9는 도 8에서 도시된 누적 회로의 타이밍도를 예시적으로 보여주는 도면이다. 가로축은 시간을 의미한다. 비교기(210)는 클럭(CK)의 상승 엣지(rising edge)에서 비교 동작을 수행하는 것으로 가정한다. 다른 실시 예에 있어서, 비교기(210)는 클럭(CK)의 하강 엣지(falling edge)에서 비교 동작을 수행할 수도 있다.
T1 시점, T3 시점, 및 T4 시점에서는 피드백 전압(VFB)이 기준 전압(VREF)보다 낮으므로, 비교기(210)는 비교 결과(COMP1)를 하이로 출력할 수 있다. 반면에, T2 시점에서 비교기(210)는 노이즈로 인해 잘못된 비교 결과(COMP1)를 출력할 수 있다.
누적 회로(260)는 비교기(210)의 비교 결과(COMP1)를 곧바로 코드 생성기(220)에 전달하는 대신에 비교 결과(COMP1)를 누적할 수 있다. 실시 예에 있어서, 누적 회로(260)는 예시적으로 4회 이상 동일한 비교 결과(COMP1)를 확인한 후, 누적 회로(260)의 비교 결과(COMP2)를 변경할 수 있다. 따라서, 노이즈로 인하여 발생되는 잘못된 비교 결과(COMP1)는 누적 회로(260)에 의해 코드 생성기(220)에 전달되지 않을 수 있다.
도 10은 본 발명의 실시 예에 따른 집적 회로를 예시적으로 보여주는 블록도이다. 집적 회로(integrated circuit, 1000)는 비교기(1100), 코드 생성기(1200), 불휘발성 저장 장치(1300), 스위치 회로들(1410~1430), 전압 생성기들(1510~1530), 누적 회로(1600), 스위치 회로(1700), 입력 패드(1810), 출력 패드(1820), 및 모니터링 회로(monitoring circuit, 1900)를 포함할 수 있다. 여기서, 비교기(110), 코드 생성기(1200), 불휘발성 저장 장치(1300), 스위치 회로들(1410~1430), 전압 생성기들(1510~1530), 및 누적 회로(1600)는 도 1 및 도 8에서 전술한 것과 실질적으로 동일한 기능을 수행할 수 있다.
집적 회로(1000)는 다양한 메모리 장치들(예를 들면, DRAM(dynamic random access memory), SRAM(static random access memory), 낸드 플래시 메모리, 노어 플래시 메모리, MRAM, PRAM, RRAM, FRAM, TRAM, SSD(solid state drive), HDD(hard disk driver), 메모리 컨트롤러, 등), CPU, GPU, ASIC(application specific integrated circuit), SoC(system on chip) 등일 수 있다. 즉, 집적 회로(1000)는 구동 전압을 이용해 적어도 하나의 내부 전압을 생성할 수 있다. 도 10을 참조하면, 집적 회로(1000)가 3개의 내부 전압들(VINTA, VINTB, VINTC)을 생성하는 것으로 도시되었다. 집적 회로(1000)는 도 8의 전압 트리밍 회로(200)에 더해 스위치 회로들(1420, 1430), 전압 생성기들(1520, 1530), 및 스위치 회로(1700)를 더 포함할 수 있다. 도 10에서 도시된 내부 전압들의 수, 스위치 회로들(1410~1430)의 수, 및 전압 생성기들(1510~1530)의 수는 모두 예시적인 것에 불과하다.
실시 예에 있어서, 스위치 회로(1700)는 내부 전압(VINTA)을 피드백 전압(VFB)으로 선택할 수 있다. 내부 전압(VINTA)에 대한 트리밍 동작이 완료되면, 내부 전압(VINTA)을 조정하기 위한 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])은 불휘발성 저장 장치(1300)에 저장될 수 있다. 이후, 스위치 회로(1700)는 내부 전압(VINTB)을 피드백 전압(VFB)으로 선택할 수 있다. 내부 전압(VINTB)에 대한 트리밍 동작이 완료되면, 내부 전압(VINTB)을 조정하기 위한 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])은 불휘발성 저장 장치(1300)에 저장될 수 있다. 집적 회로(1000)는 동일한 방식으로 내부 전압(VINTC)의 트리밍 동작을 수행할 수 있다.
입력 패드(1810)는 기준 전압(VREF)을 수신할 수 있다. 기준 전압(VREF)의 값은 내부 전압들(VINTA, VINTB, VINTC)에 따라 서로 상이할 수 있다.
출력 패드(1820)는 집적 회로 내의 기준 전압(VREF) 또는 내부 전압들(VINTA, VINTB, VINTC)을 집적 회로 외부로 출력할 수 있다. 모니터링 회로(1900)는 기준 전압(VREF) 또는 내부 전압들(VINTA, VINTB, VINTC) 중 어느 하나를 선택할 수 있다.
실시 예에 있어서, 집적 회로(1000) 외부의 테스트 장치(미도시)는 출력 패드(1820)로부터 내부 전압들(VINTA, VINTB, VINTC) 또는 기준 전압(VREF)을 수신할 수 있다. 테스트 장치는 집적 회로(1000)의 내부로 인가된 기준 전압(VREF)의 레벨이 적절한지 또는 조정된 내부 전압들(VINTA, VINTB, VINTC)이 적절한지를 관찰할 수 있다(monitoring).
도 11은 본 발명의 실시 예에 따른 전압 트리밍 회로의 동작에 대한 순서도를 예시적으로 보여주는 도면이다. 도 11은 도 8을 참조하여 설명될 것이다.
S310 단계에서, 비교기(210)의 오프셋 제거 동작이 수행될 수 있다. 오프셋 제거 동작이 수행되지 않으면, 비교기(210)의 동작에 에러가 발생할 수 있다.
S320 단계에서, 비교기(210)는 피드백 전압(VFB)과 기준 전압(VREF)을 비교할 수 있다.
S330 단계에서, 누적 회로(260)는 비교기(210)의 비교 결과를 누적할 수 있다. S330 단계에서, 노이즈로 인한 비교기(210)의 잘못된 비교 결과가 제거될 수 있다. 누적 회로(260)는 누적된 비교기(210)의 비교 결과에 기초하여 피드백 전압(VFB)이 기준 전압(VREF)보다 높은지 또는 낮은지를 결정할 수 있다.
S340 단계에서, 코드 생성기(220)는 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 조정할 수 있다. 코드 생성기(220)는 본 발명의 실시 예에 따른 미니멈 퓨징 알고리즘에 따라 동작할 수 있다. 이 경우, 업 코드들(UP_CODE[N:1])이 조정되면 다운 코드들(DN_CODE[N:1])은 초기값으로 유지되고, 반대로 다운 코드들(DN_CODE[N:1])이 조정되면 업 코드들(UP_CODE[N:1])은 초기값으로 유지된다. 여기서, 초기값으로 유지되는 업 코드들(UP_CODE[N:1])에 대응하는 안티퓨즈들 또는 초기값으로 유지되는 다운 코드들(DN_CODE[N:1])에 대응하는 안티퓨즈들은 S350 단계에서 럽처되지 않을 수 있다.
S350 단계에서, 불휘발성 저장 장치(230)는 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 저장할 수 있다. 좀 더 구체적으로, 불휘발성 저장 장치(230)는 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])에 따라 안티퓨즈 어레이를 프로그램할 수 있다. 좀 더 구체적으로, 피드백 전압(VFB)이 기준 전압(VREF)보다 낮아서 업 코드들(UP_CODE[N:1])에 대응하는 안티퓨즈들이 럽처되면, 다운 코드들(DN_CODE[N:1])에 대응하는 안티퓨즈들은 럽처되지 않는다. 반대로 피드백 전압(VFB)이 기준 전압(VREF)보다 높아서 다운 코드들(DN_CODE[N:1])에 대응하는 안티퓨즈들이 럽처되면, 업 코드들(UP_CODE[N:1])에 대응하는 안티퓨즈들은 럽처되지 않는다.
도 12는 트리밍 동작 이후의 전압 트리밍 회로의 동작에 대한 순서도를 예시적으로 보여주는 도면이다. 도 12는 도 8을 참조하여 설명될 것이다.
S410 단계에서, 트리밍 정보(즉, 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1]))가 안티퓨즈 어레이로부터 읽혀질 수 있다.
S420 단계에서, 스위치 회로(240)는 안티퓨즈 어레이에서 읽혀진 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])을 전압 생성기(250)로 전달할 수 있다.
S430 단계에서, 전압 생성기(250)는 전달된 업 코드들(UP_CODE[N:1]) 및 다운 코드들(DN_CODE[N:1])에 따라 피드백 전압(VFB)을 생성할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100, 200: 전압 트리밍 회로
110, 210: 비교기
120, 220: 코드 생성기
130, 230: 불휘발성 저장 장치
140, 240: 스위치 회로
150, 250: 전압 생성기
260: 누적 회로
1000: 집적 회로

Claims (14)

  1. 기준 전압과 피드백 전압을 비교하는 비교기;
    상기 비교기의 비교 결과에 기초하여, 상기 피드백 전압을 트리밍(trimming)하기 위한 복수의 트리밍 코드를 생성하되, 상기 피드백 전압이 상기 기준 전압보다 낮으면 상기 복수의 트리밍 코드 중 상기 피드백 전압을 올리는 업 코드들을 조정하고 상기 복수의 트리밍 코드 중 상기 피드백 전압을 내리는 다운 코드들을 초기값으로 유지하고, 상기 피드백 전압이 상기 기준 전압보다 높으면 상기 다운 코드들을 조정하고 상기 업 코드들을 초기값으로 유지하는 코드 생성기;
    상기 코드 생성기에 의해 조정된 복수의 최종 트리밍 코드를 저장하기 위한 불휘발성 저장 장치;
    트리밍 모드 동안 상기 복수의 트리밍 코드를 선택하고, 상기 트리밍 모드 이후 상기 복수의 최종 트리밍 코드를 선택하는 스위치 회로; 및
    상기 스위치 회로에 의해 선택된 복수의 트리밍 코드에 기초하여 상기 피드백 전압을 생성하는 전압 생성기를 포함하는 전압 트리밍 회로.
  2. 제 1 항에 있어서,
    상기 업 코드들 각각은 상기 피드백 전압을 올리는 크기가 서로 상이하되,
    상기 코드 생성기는 상기 업 코드들 각각을 상기 피드백 전압을 올리는 크기가 높은 것부터 낮은 것의 순서대로 조정하는 전압 트리밍 회로.
  3. 제 2 항에 있어서,
    상기 코드 생성기는 상기 업 코드들 중 하나를 조정한 후, 상기 피드백 전압이 상기 기준 전압보다 높으면 상기 업 코드들 중 상기 하나를 조정 전의 값으로 변경하는 전압 트리밍 회로.
  4. 제 1 항에 있어서,
    상기 다운 코드들 각각은 상기 피드백 전압을 내리는 크기가 서로 상이하되,
    상기 코드 생성기는 상기 다운 코드들 각각을 상기 피드백 전압을 내리는 크기가 높은 것부터 낮은 것의 순서대로 조정하는 전압 트리밍 회로.
  5. 제 4 항에 있어서,
    상기 코드 생성기는 상기 다운 코드들 중 하나를 조정한 후, 상기 피드백 전압이 상기 기준 전압보다 낮으면 상기 다운 코드들 중 상기 하나를 조정 전의 값으로 변경하는 전압 트리밍 회로.
  6. 제 1 항에 있어서,
    상기 불휘발성 저장 장치는 복수의 안티퓨즈(anti-fuse)를 포함하는 안티퓨즈 어레이(anti-fuse array)를 포함하고, 상기 복수의 최종 트리밍 코드에 따라 상기 안티퓨즈 어레이를 프로그램(program)하는 전압 트리밍 회로.
  7. 제 6 항에 있어서,
    상기 피드백 전압이 상기 기준 전압보다 높으면 상기 초기값으로 유지되는 상기 업 코드들에 대응하는 안티퓨즈들은 럽처(rupture)되지 않고, 상기 피드백 전압이 상기 기준 전압보다 낮으면 상기 초기값으로 유지되는 상기 다운 코드들에 대응하는 안티퓨즈들은 럽처되지 않는 전압 트리밍 회로.
  8. 제 1 항에 있어서,
    상기 비교기는 상기 기준 전압과 상기 피드백 전압을 비교하기 전에 오프셋(offset) 제거를 수행하는 전압 트리밍 회로.
  9. 제 1 항에 있어서,
    상기 비교기의 상기 비교 결과를 누적하고, 상기 누적된 비교 결과에 기초하여 상기 피드백 전압이 상기 기준 전압보다 높은지 또는 낮은지를 결정하는 누적 회로를 더 포함하고,
    상기 코드 생성기는 상기 누적 회로의 비교 결과에 기초하여 상기 복수의 트리밍 코드를 조정하는 전압 트리밍 회로.
  10. 집적 회로 내 복수의 내부 전압을 선택하는 제 1 스위치 회로;
    제 1 스위치 회로에 의해 선택된 내부 전압과 기준 전압을 비교하는 비교기;
    상기 비교기의 비교 결과에 기초하여 상기 복수의 내부 전압 각각을 트리밍(trimming)하기 위한 복수의 트리밍 코드를 조정하는 코드 생성기;
    상기 코드 생성기에 의해 조정된 복수의 최종 트리밍 코드를 저장하기 위한 불휘발성 저장 장치;
    트리밍 모드에서 상기 복수의 트리밍 코드를 선택하고 상기 트리밍 모드 이후에는 상기 복수의 최종 트리밍 코드를 선택하는 제 2 스위치 회로; 및
    상기 제 2 스위치 회로에 의해 선택된 복수의 트리밍 코드에 기초하여 상기 복수의 내부 전압을 생성하는 복수의 전압 생성기를 포함하되,
    상기 복수의 트리밍 코드 각각은 내부 전압을 올리는 업 코드들 및 상기 내부 전압을 내리는 다운 코드들을 포함하고,
    상기 코드 생성기는 상기 업 코드들 및 상기 다운 코드들 중 어느 하나를 조정하면 다른 하나는 초기값으로 유지하는 집적 회로.
  11. 제 10 항에 있어서,
    상기 코드 생성기는 상기 선택된 내부 전압이 상기 기준 전압보다 낮으면 상기 선택된 내부 전압을 트리밍하기 위한 트리밍 코드 중 업 코드들을 조정하고, 상기 선택된 내부 전압이 상기 기준 전압보다 높으면 상기 선택된 내부 전압을 트리밍하기 위한 상기 트리밍 코드 중 다운 코드들을 조정하는 집적 회로.
  12. 제 11 항에 있어서,
    상기 코드 생성기는 상기 업 코드들 중 하나를 조정한 후, 상기 선택된 내부 전압이 상기 기준 전압보다 높으면 상기 업 코드들 중 상기 하나를 조정 전의 값으로 변경하는 집적 회로.
  13. 제 11 항에 있어서,
    상기 코드 생성기는 상기 다운 코드들 중 하나를 조정한 후, 상기 선택된 내부 전압이 상기 기준 전압보다 낮으면 상기 다운 코드들 중 상기 하나를 조정 전의 값으로 변경하는 집적 회로.
  14. 제 10 항에 있어서,
    상기 불휘발성 저장 장치는 복수의 안티퓨즈(anti-fuse)를 포함하는 안티퓨즈 어레이(anti-fuse array)를 포함하고, 상기 복수의 최종 트리밍 코드에 따라 상기 안티퓨즈 어레이를 프로그램(program)하는 집적 회로.

KR1020170062871A 2017-05-22 2017-05-22 안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로 KR102324194B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170062871A KR102324194B1 (ko) 2017-05-22 2017-05-22 안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로
US15/844,172 US10305457B2 (en) 2017-05-22 2017-12-15 Voltage trimming circuit and integrated circuit including the voltage trimming circuit
CN201810343039.1A CN108958342A (zh) 2017-05-22 2018-04-17 电压微调电路和包括电压微调电路的集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170062871A KR102324194B1 (ko) 2017-05-22 2017-05-22 안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로

Publications (2)

Publication Number Publication Date
KR20180128111A KR20180128111A (ko) 2018-12-03
KR102324194B1 true KR102324194B1 (ko) 2021-11-10

Family

ID=64272628

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170062871A KR102324194B1 (ko) 2017-05-22 2017-05-22 안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로

Country Status (3)

Country Link
US (1) US10305457B2 (ko)
KR (1) KR102324194B1 (ko)
CN (1) CN108958342A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6846368B2 (ja) * 2018-02-05 2021-03-24 ルネサスエレクトロニクス株式会社 半導体装置
US10303196B1 (en) * 2018-04-30 2019-05-28 Globalfoundries Inc. On-chip voltage generator for back-biasing field effect transistors in a circuit block
KR102621778B1 (ko) * 2019-08-12 2024-01-09 에스케이하이닉스 주식회사 데이터 저장 장치, 이를 위한 내부전압 트리밍 회로 및 트리밍 방법
KR102630096B1 (ko) * 2019-08-23 2024-01-29 에스케이하이닉스 주식회사 데이터 저장 장치, 이를 위한 내부전압 트리밍 회로 및 트리밍 방법
US11112811B2 (en) 2020-01-21 2021-09-07 Marvell Asia Pte, Ltd. On-chip parameter generation system with an integrated calibration circuit
CN113805033B (zh) * 2020-06-12 2024-02-06 圣邦微电子（北京）股份有限公司 芯片电压的修调方法
CN111800138B (zh) * 2020-07-27 2021-05-18 中国科学院声学研究所 一种电微调参考电压模数转换装置
JP2023040523A (ja) 2021-09-10 2023-03-23 キオクシア株式会社 半導体集積回路、及び、半導体記憶装置、並びに、メモリシステム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171666A (ja) * 2010-02-22 2011-09-01 Elpida Memory Inc 半導体装置及び半導体装置の試験方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06243678A (ja) * 1993-02-19 1994-09-02 Hitachi Ltd ダイナミック型ｒａｍとそのプレート電圧設定方法及び情報処理システム
JPH07169915A (ja) 1993-12-14 1995-07-04 Fujitsu Ltd 基準電圧発生回路
JP2000150799A (ja) 1998-11-17 2000-05-30 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US7019585B1 (en) * 2003-03-25 2006-03-28 Cypress Semiconductor Corporation Method and circuit for adjusting a reference voltage signal
KR100545711B1 (ko) * 2003-07-29 2006-01-24 주식회사 하이닉스반도체 퓨즈트리밍을 이용하여 다양한 레벨의 기준전압을 출력할수 있는 기준전압 발생회로
FR2886746B1 (fr) * 2005-06-06 2007-08-10 Atmel Corp Regulation du niveau de tension de sortie
JP4805643B2 (ja) * 2005-09-21 2011-11-02 株式会社リコー 定電圧回路
JP4740771B2 (ja) * 2006-03-03 2011-08-03 株式会社リコー 分圧回路、その分圧回路を使用した定電圧回路及び電圧検出回路、分圧回路のトリミング方法
US20070296384A1 (en) * 2006-06-26 2007-12-27 Semiconductor Components Industries, Llc. Method of forming a feedback network and structure therefor
US8125243B1 (en) * 2007-03-12 2012-02-28 Cypress Semiconductor Corporation Integrity checking of configurable data of programmable device
US7863876B2 (en) * 2008-03-26 2011-01-04 Freescale Semiconductor, Inc. Built-in self-calibration (BISC) technique for regulation circuits used in non-volatile memory
KR100974216B1 (ko) 2008-10-14 2010-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 트리밍 회로
JP2011053957A (ja) * 2009-09-02 2011-03-17 Toshiba Corp 参照電流生成回路
JP2011054248A (ja) * 2009-09-02 2011-03-17 Toshiba Corp 参照電流生成回路
US8446304B2 (en) 2010-06-30 2013-05-21 University Of Limerick Digital background calibration system and method for successive approximation (SAR) analogue to digital converter
CN102467144B (zh) * 2010-11-05 2014-03-12 成都芯源系统有限公司 电压调节器的输出电压修调装置及修调方法
US9111603B1 (en) 2012-02-29 2015-08-18 Altera Corporation Systems and methods for memory controller reference voltage calibration
TWI503644B (zh) * 2012-10-05 2015-10-11 Faraday Tech Corp 電壓調節器校正電路
CN104391534B (zh) * 2014-11-20 2015-12-23 无锡中感微电子股份有限公司 高精度的低压差电压调节器
CN104635829B (zh) * 2014-12-30 2019-04-26 展讯通信（上海）有限公司 电源转换电路及电压转换方法
US10033268B2 (en) * 2015-07-10 2018-07-24 Micron Technology, Inc. Apparatuses and methods for charge pump regulation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171666A (ja) * 2010-02-22 2011-09-01 Elpida Memory Inc 半導体装置及び半導体装置の試験方法

Also Published As

Publication number Publication date
US20180337663A1 (en) 2018-11-22
US10305457B2 (en) 2019-05-28
CN108958342A (zh) 2018-12-07
KR20180128111A (ko) 2018-12-03

Similar Documents

Publication Publication Date Title
KR102324194B1 (ko) 안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로
JP7190010B2 (ja) 電圧生成回路およびこれを用いた半導体装置
WO2018016176A1 (ja) ニューラルネットワーク回路
US8604827B2 (en) Logic circuit, integrated circuit including the logic circuit, and method of operating the integrated circuit
KR101001147B1 (ko) 상변화 메모리 장치
JP2000173282A (ja) 多重ビットメモリセルのデ―タセンシング装置
JP2006004612A (ja) ヒステリシス特性を有する温度感知回路
US9548114B2 (en) Resistive semiconductor memory capable of performing incremental step pulse programming (ISPP) based on digital code values of memory cells
US11340644B2 (en) Electronic device including low-dropout regulators
KR101377155B1 (ko) 내부 전원전압 발생장치 및 그것의 제어 방법, 그리고그것을 포함하는 반도체 메모리 장치 및 시스템
US9159411B2 (en) Multi-level memory apparatus and data sensing method thereof
US9230616B2 (en) Memory devices, memory device operational methods, and memory device implementation methods
US20200227103A1 (en) Random code generator
US8780666B2 (en) Decoupling capacitance calibration devices and methods for DRAM
US20120313801A1 (en) Ad converter
JP2004265484A (ja) 半導体記憶装置
TWI575524B (zh) 感測裝置
Kim et al. Power-efficient fast write and hidden refresh of ReRAM using an ADC-based sense amplifier
US20190377377A1 (en) Compensation circuit for generating read/program/erase voltage
US20100309735A1 (en) Internal power supply circuit, semiconductor device, and semiconductor device manufacturing method
US9117505B2 (en) Voltage generation circuit, and write driver and semiconductor memory apparatus including the same
US20080225608A1 (en) Semiconductor memory device and control signal generating method thereof
US9361969B2 (en) Semiconductor device and method for driving the same
US7596029B2 (en) Flash memory device including unified oscillation circuit and method of operating the device
US20130121059A1 (en) Multi-valued logic device having nonvolatile memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant