JPH07169915A

JPH07169915A - 基準電圧発生回路

Info

Publication number: JPH07169915A
Application number: JP5312365A
Authority: JP
Inventors: Takeshi Takashima; 剛鷹島; Kazuhiko Shimabayashi; 和彦島林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-12-14
Filing date: 1993-12-14
Publication date: 1995-07-04

Abstract

(57)【要約】【目的】複数のヒューズのうち、所望のヒューズを切断
することによって、所望の電圧値にトリミングされてな
る基準電圧を得るようにされた基準電圧発生回路に関
し、ヒューズの切断に必要な手数を減らすことができる
と共に、ヒューズの切断に熟練を必要とせず、これを簡
単に行うことができるようにし、トリミングに必要な時
間を短縮して、生産効率の向上化を図る。【構成】ヒューズが切断される場合、外部から供給され
るクロック信号に基づいたタイミング信号を基準電圧発
生回路３６に供給し、このタイミング信号に同期させて
ヒューズの切断を自動的に行わせることができるように
基準電圧発生回路３６を制御する基準電圧発生回路制御
回路４２を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のヒューズのう
ち、所望のヒューズを切断することによって、所望の電
圧値にトリミングされてなる基準電圧を得ることができ
るようにされた基準電圧発生回路に関する。

【０００２】

【従来の技術】従来、この種の基準電圧発生回路とし
て、図６にその要部を示すようなものが知られている。

【０００３】図６中、１は電源電圧ＶＤＤ、例えば、５
［Ｖ］を供給するＶＤＤ電源線、２は基準電圧ＶrefＡ
を出力する基準電圧発生回路、３は基準電圧ＶrefＡに
基づいた基準電圧ＶrefＢを出力する第２の基準電圧発
生回路、４は基準電圧ＶrefＢを外部に出力するための
基準電圧出力端子である。

【０００４】また、基準電圧発生回路３において、５は
ＶＤＤ電源線、６はオペアンプ、７は帰還回路、８は帰
還回路７を制御する帰還制御回路であり、帰還回路７及
び帰還制御回路８は、図７に示すように構成されてい
る。

【０００５】図７中、１０、１１₀〜１１₆はオペアンプ
６の出力を帰還するための帰還抵抗、１２₀〜１２₆はス
イッチ制御信号Ｓ₀〜Ｓ₆によってＯＮ（導通）、ＯＦＦ
（非導通）が制御されるスイッチ素子である。

【０００６】ここに、スイッチ素子１２_k（ｋ＝０〜
６）は、スイッチ制御信号Ｓ_k＝論理０（以下、単に
「０」と記す）の場合、ＯＮとなり、スイッチ制御信号
Ｓ_k＝論理１（以下、単に「１」と記す）の場合、ＯＦ
Ｆとなるように構成されている。

【０００７】また、１３₀〜１３₆はスイッチ制御信号Ｓ
₀〜Ｓ₆を出力するスイッチ制御回路、１４₀〜１４₆は基
準電圧ＶrefＢのトリミングを行う場合に必要とされる
トリミング信号ＦＲ₀〜ＦＲ₆が印加されるトリミング・
パッドである。

【０００８】ここに、スイッチ制御回路１３₀〜１３₆は
同一の回路構成とされており、図８はスイッチ制御回路
１３₀の回路構成を示している。

【０００９】図８中、１６はＶＤＤ電源線、１７〜２０
はｎチャネルＭＯＳトランジスタ、いわゆるｎＭＯＳト
ランジスタ、２１、２２はヒューズ、２３はｎＭＯＳト
ランジスタ１９、２０のソースにソース電圧ＶＳを供給
するソース電圧供給線、２４はインバータ、２５は抵
抗、２６はスイッチ制御信号Ｓ₀を出力するバッファで
ある。

【００１０】また、２７はスイッチ制御回路１３₀にお
いてはｎＭＯＳトランジスタ１９のゲートにゲート電圧
ＶＧＡを供給し、スイッチ制御回路１３₁〜１３₆におい
てはｎＭＯＳトランジスタ１９に該当するｎＭＯＳトラ
ンジスタのゲートにゲート電圧ＶＧＡを供給するための
ゲート電圧供給端子（外部端子）である。

【００１１】また、２８はスイッチ制御回路１３₀にお
いてはｎＭＯＳトランジスタ２０のゲートにゲート電圧
ＶＧＢを供給し、スイッチ制御回路１３₁〜１３₆におい
てはｎＭＯＳトランジスタ２０に該当するｎＭＯＳトラ
ンジスタのゲートにゲート電圧ＶＧＢを供給するための
ゲート電圧供給端子（外部端子）である。

【００１２】ここに、このスイッチ制御回路１３₀にお
いては、ｎＭＯＳトランジスタ１９、２０＝ＯＦＦ、ト
リミング信号ＦＲ₀＝５［Ｖ］とした場合、ｎＭＯＳト
ランジスタ１８＝ＯＦＦ、ノード２９＝「１」、インバ
ータ２４の出力＝「０」、スイッチ制御信号Ｓ₀＝
「０」となり、スイッチ素子１２₀＝ＯＮとなる。

【００１３】これに対して、ｎＭＯＳトランジスタ１
９、２０＝ＯＦＦ、トリミング信号ＦＲ₀＝０［Ｖ］と
した場合には、ｎＭＯＳトランジスタ１８＝ＯＮ、ノー
ド２９＝「０」、インバータ２４の出力＝「１」、スイ
ッチ制御信号Ｓ₀＝「１」となり、スイッチ素子１２₀＝
ＯＮとなる。

【００１４】また、ヒューズ２１、２２を切断した場合
においては、ノード２９＝「１」、インバータ２４の出
力＝「０」、スイッチ制御信号Ｓ₀＝「０」となり、ス
イッチ素子１２₀＝ＯＮとなる。

【００１５】これに対して、ヒューズ２１、２２を切断
せず、ｎＭＯＳトランジスタ１９＝ＯＦＦ、ｎＭＯＳト
ランジスタ２０＝ＯＮとし、トリミング・パッド１４₀
にトリミング信号ＦＲ₀を印加しない場合には、ｎＭＯ
Ｓトランジスタ１８＝ＯＮ、ノード２９＝「０」、イン
バータ２４の出力＝「１」、スイッチ制御信号Ｓ₀＝
「１」となり、スイッチ素子１２₀＝ＯＦＦとなる。

【００１６】そこで、この基準電圧発生回路において
は、基準電圧ＶrefＢのトリミングは、帰還抵抗１１₀〜
１１₆の中から選択すべき帰還抵抗を決定した後、スイ
ッチ制御回路１３₀〜１３₆のうち、選択すべき帰還抵抗
に接続されているスイッチ素子に対応して設けられてい
るスイッチ制御回路の２個のヒューズを切断することに
よって行われる。

【００１７】この場合、選択すべき帰還抵抗の決定は、
スイッチ制御回路１３₀においてはｎＭＯＳトランジス
タ１９、２０＝ＯＦＦ、スイッチ制御回路１３₁〜１３₆
においてはｎＭＯＳトランジスタ１９、２０に該当する
ｎＭＯＳトランジスタ＝ＯＦＦとした状態で、トリミン
グ信号ＦＲ₀〜ＦＲ₆を順に１個ずつ５［Ｖ］、他を０
［Ｖ］とし、スイッチ素子１２₀〜１２₆を順に１個ずつ
ＯＮ、他をＯＦＦとして、各場合における基準電圧Ｖre
fＢを測定することによって行われる。

【００１８】ここに、例えば、帰還抵抗１１₀〜１１₆の
中から帰還抵抗１１₀が選択すべき帰還抵抗と決定され
た場合には、ヒューズ２１、２２の切断が行われるが、
これは、図９にタイムチャートを示すようにして行われ
る。

【００１９】即ち、まず、トリミング信号ＦＲ₀〜ＦＲ₆
＝０［Ｖ］とされた状態で、ゲート電圧ＶＧＡ、ＶＧＢ
＝０［Ｖ］から−８［Ｖ］とされ、その後、ソース電圧
ＶＳ＝−８［Ｖ］とされる。

【００２０】次に、トリミング信号ＦＲ₀＝５［Ｖ］と
され、ｎＭＯＳトランジスタ１９、２０のドレイン・ソ
ース間電圧＝１３［Ｖ］とされる。この場合、ゲート電
圧ＶＧＡ、ＶＧＢ＝−８［Ｖ］とされているので、この
状態では、ｎＭＯＳトランジスタ１９、２０＝ＯＦＦの
状態が維持される。

【００２１】次に、ゲート電圧ＶＧＡ＝５［Ｖ］とさ
れ、ｎＭＯＳトランジスタ１９＝ＯＮとされる。ここ
に、ｎＭＯＳトランジスタ１９のドレイン・ソース間電
圧＝１３［Ｖ］とされていることから、ヒューズ２１に
は大電流が流れ、ヒューズ２１が切断される。

【００２２】次に、ゲート電圧ＶＧＡ＝−８［Ｖ］とさ
れ、ｎＭＯＳトランジスタ１９＝ＯＦＦとされた後、ｎ
ＭＯＳトランジスタ２０のゲート電圧ＶＧＢ＝５［Ｖ］
とされ、ｎＭＯＳトランジスタ２０＝ＯＮとされる。

【００２３】ここに、ｎＭＯＳトランジスタ２０のドレ
イン・ソース間電圧＝１３［Ｖ］とされていることか
ら、ヒューズ２２には大電流が流れ、ヒューズ２２が切
断される。

【００２４】次に、トリミング信号ＦＲ₀＝０［Ｖ］と
された後、ソース電圧ＶＳ＝０［Ｖ］とされ、続いて、
ゲート電圧ＶＧＡ、ＶＧＢ＝０［Ｖ］とされ、ヒューズ
切断動作が終了される。

【００２５】なお、通常動作時においては、ゲート電圧
ＶＧＡ＝０［Ｖ］、ゲート電圧ＶＧＢ＝５［Ｖ］、ソー
ス電圧ＶＳ＝０［Ｖ］とされ、スイッチ制御回路１３₀
においては、ｎＭＯＳトランジスタ１９＝ＯＦＦ、ｎＭ
ＯＳトランジスタ２０＝ＯＮとされ、スイッチ制御回路
１３₁〜１３₆においては、ｎＭＯＳトランジスタ１９に
該当するｎＭＯＳトランジスタ＝ＯＦＦ、スイッチ制御
回路１３₁〜１３₆においては、ｎＭＯＳトランジスタ２
０に該当するｎＭＯＳトランジスタ＝ＯＮとされる。

【００２６】

【発明が解決しようとする課題】ここに、図９に示すヒ
ューズ切断手順は、従来、人手によって行われていたこ
とから、トリミングのために多くの手数を必要とし、ト
リミング時間が長くなってしまうという問題点があっ
た。

【００２７】また、ゲート電圧ＶＧＡ、ＶＧＢ及びソー
ス電圧を０［Ｖ］から−８［Ｖ］とする場合に、ゲート
電圧ＶＧＡ、ＶＧＢよりも先にソース電圧ＶＳを−８
［Ｖ］としてしまうと、スイッチ制御回路１３₀におい
ては、ｎＭＯＳトランジスタ１９、２０に電流が流れて
しまい、スイッチ制御回路１３₁〜１３₆においては、ｎ
ＭＯＳトランジスタ１９、２０に該当するｎＭＯＳトラ
ンジスタに電流が流れてしまい、切断すべきではないヒ
ューズを切断してしまったり、スイッチ制御回路１３₀
においては、ｎＭＯＳトランジスタ１９、２０に大きな
ストレスを与えてしまい、スイッチ制御回路１３₁〜１
３₆においては、ｎＭＯＳトランジスタ１９、２０に対
応するｎＭＯＳトランジスタに大きなストレスを与えて
しまう場合が生じてしまう。

【００２８】このため、ヒューズの切断には、かなりの
熟練を必要とし、未熟練者が簡単にトリミングを行うと
いうことができず、これがトリミング作業の効率を下げ
る原因となっていた。

【００２９】本発明は、かかる点に鑑み、トリミングに
必要なヒューズの切断に必要な手数を減らすことができ
ると共に、ヒューズの切断に熟練を必要とせず、これを
簡単に行うことができるようにすることにより、トリミ
ングに必要な時間を短縮し、生産効率の向上化を図るこ
とができるようにした基準電圧発生回路を提供すること
を目的とする。

【００３０】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、３１は基準電圧ＶrefＡを発生する基
準電圧発生回路である。

【００３１】また、３２は複数のヒューズを有し、これ
ら複数のヒューズのうち、所望のヒューズが切断される
ことによって、所望の電圧値にトリミングされてなる、
基準電圧ＶrefＡに基づく基準電圧ＶrefＢを出力する基
準電圧発生回路である。

【００３２】また、３３は所望のヒューズが切断される
前においては、外部から供給される所定のトリミング信
号に基づいて基準電圧ＶrefＢの選択可能な電圧値の全
てを出力させることができるように基準電圧発生回路３
２を制御し、所望のヒューズが切断される場合には、外
部から供給されるクロック信号に基づいたタイミング信
号を基準電圧発生回路３２に供給し、このタイミング信
号に同期させて所望のヒューズの切断を行わせることが
できるように基準電圧発生回路３２を制御する基準電圧
発生回路制御回路である。

【００３３】

【作用】本発明においては、所望のヒューズの切断が行
われる場合、外部から供給されるクロック信号に基づい
たタイミング信号に同期させて所望のヒューズの切断を
行わせることができる。

【００３４】この結果、ヒューズ切断時に基準電圧発生
回路３２を人手によって制御する必要がなく、ヒューズ
の切断に必要な手数を減らすことができると共に、ヒュ
ーズの切断に熟練を必要とせず、ヒューズの切断を簡単
に行うことができる。

【００３５】

【実施例】図２は本発明の一実施例の要部を示す回路図
であり、図中、３４は電源電圧ＶＤＤ、例えば、５
［Ｖ］を供給するＶＤＤ電源線、３５は基準電圧Ｖref
Ａを出力する基準電圧発生回路である。

【００３６】また、３６は基準電圧発生回路３５から出
力される基準電圧ＶrefＡに基づいた基準電圧ＶrefＢを
出力する基準電圧発生回路であり、３７はＶＤＤ電源
線、３８はオペアンプ、３９は帰還回路、４０は帰還回
路３９を制御する帰還制御回路である。

【００３７】また、４１は基準電圧発生回路３６から出
力される基準電圧ＶrefＢを外部に出力するための基準
電圧出力端子、４２は基準電圧発生回路３６を制御する
基準電圧発生回路制御回路、４３はヒューズ切断の有無
を判定するヒューズ切断有無判定回路である。

【００３８】ここに、基準電圧発生回路３６の帰還回路
３９及び帰還制御回路４０は、図３に示すように構成さ
れている。

【００３９】図中、４５、４６₀〜４６₆はオペアンプ３
８の出力を帰還するための帰還抵抗、４７₀〜４７₆はス
イッチ制御信号Ｓ₀〜Ｓ₆によってＯＮ、ＯＦＦが制御さ
れるスイッチ素子である。

【００４０】ここに、スイッチ素子４７_k（ｋ＝０〜
６）は、スイッチ制御信号Ｓ_k＝「０」の場合、ＯＮと
され、スイッチ制御信号Ｓ_k＝「１」の場合、ＯＦＦと
されるように構成されている。

【００４１】また、４８₀〜４８₆はスイッチ制御信号Ｓ
₀〜Ｓ₆を出力するスイッチ制御回路、４９₀〜４９₆は基
準電圧ＶrefＢのトリミングを行うために必要なトリミ
ング信号ＦＲ₀〜ＦＲ₆が印加されるトリミング・パッド
である。

【００４２】ここに、スイッチ制御回路４８₀〜４８₆は
同一の回路構成とされており、図４はスイッチ制御回路
４８₀、基準電圧発生回路制御回路４２及びヒューズ切
断有無判定回路４３の回路構成を示している。

【００４３】図中、スイッチ制御回路４８₀において、
５１はＶＤＤ電源線、５２〜５６はｎＭＯＳトランジス
タ、５７、５８はヒューズ、５９は抵抗、６０はｎＭＯ
Ｓトランジスタ５５、５６のソースにソース電圧ＶＳを
供給するソース電圧供給線である。

【００４４】また、６１はスイッチ素子、６２はインバ
ータ、６３は抵抗、６４はスイッチ制御信号Ｓ₀を出力
するバッファである。

【００４５】また、６５はｎＭＯＳトランジスタ５６に
バックバイアス電圧（基板バイアス電圧）を供給するた
めのバックバイアス電圧供給回路であり、６６はインバ
ータ、６７はバッファ、６８、６９はスイッチ素子であ
る。

【００４６】また、基準電圧発生回路制御回路４２にお
いて、７０はマスタクロック信号ＭＣＬＫが入力される
マスタクロック信号入力端子（外部端子）、７１はテス
ト信号ＴＥＳＴが入力されるテスト信号入力端子（外部
端子）である。

【００４７】また、７２〜７４は抵抗、７５はＡＮＤ回
路、７６はシフトレジスタ、７７、７８はバッファ、７
９、８０はＶＤＤ電源線であり、バッファ７７、７８
は、その低電圧側の電源電圧として、ソース電圧ＶＳを
供給されるように構成されている。

【００４８】また、ヒューズ切断有無判定回路４３にお
いて、８１はＶＤＤ電源線、８２、８３は抵抗値を同一
とする抵抗、８４はスイッチ素子であり、ノード８５に
は、ＶＤＤ／２が得られるようにされている。

【００４９】また、８６はｎＭＯＳトランジスタ５４の
ＯＮ、ＯＦＦを制御すると共に、ｎＭＯＳトランジスタ
５４、５５、５６＝ＯＦＦ、スイッチ素子６１＝ＯＦ
Ｆ、スイッチ素子８４＝ＯＮとした場合において、ノー
ド８７、８８の電圧を検出する電圧検出回路である。

【００５０】また、８９は電圧検出回路８６からヒュー
ズ切断有無判定信号ＨＪが出力されるヒューズ切断有無
判定信号出力端子（外部端子）であり、電圧検出回路８
６は、ヒューズ５７、５８は切断されている場合には、
ヒューズ切断有無判定信号ＨＪとしてＨレベル信号を出
力し、ヒューズ５７、５８のいずれか又は両方が切断さ
れていない場合には、ヒューズ切断有無判定信号ＨＪと
してＬレベル信号を出力するように構成されている。

【００５１】ここに、このスイッチ制御回路４８₀にお
いては、ｎＭＯＳトランジスタ５４＝ＯＮ、ｎＭＯＳト
ランジスタ５５、５６＝ＯＦＦ、スイッチ素子６１＝Ｏ
Ｎ、スイッチ素子８４＝ＯＦＦ、トリミング信号ＦＲ₀
＝５［Ｖ］とされた場合、ｎＭＯＳトランジスタ５３＝
ＯＦＦ、ノード９０＝「１」、インバータ６２の出力＝
「０」、スイッチ制御信号Ｓ₀＝「０」となり、スイッ
チ素子４７₀＝ＯＮとなる。

【００５２】これに対して、ｎＭＯＳトランジスタ５４
＝ＯＮ、ｎＭＯＳトランジスタ５５、５６＝ＯＦＦ、ス
イッチ素子６１＝ＯＮ、スイッチ素子８４＝ＯＦＦ、ト
リミング信号ＦＲ₀＝０［Ｖ］とされた場合には、ｎＭ
ＯＳトランジスタ５３＝ＯＮ、ノード９０＝「０」、イ
ンバータ６２の出力＝「１」、スイッチ制御信号Ｓ₀＝
「１」となり、スイッチ素子４７₀＝ＯＮとなる。

【００５３】また、ヒューズ５７、５８を切断した場合
において、ｎＭＯＳトランジスタ５４＝ＯＮとした場合
には、ノード９０＝「１」、インバータ６２の出力＝
「０」、スイッチ制御信号Ｓ₀＝「０」となり、スイッ
チ素子４７₀＝ＯＮとなる。

【００５４】これに対して、ヒューズ５７、５８を切断
せず、ｎＭＯＳトランジスタ５４＝ＯＮ、ｎＭＯＳトラ
ンジスタ５５＝ＯＦＦ、スイッチ素子６１＝ＯＮ、スイ
ッチ素子８４＝ＯＦＦ、ｎＭＯＳトランジスタ５６＝Ｏ
Ｎとし、トリミング・パッド４９₀にトリミング信号Ｆ
Ｒ₀を印加しない場合には、ｎＭＯＳトランジスタ５３
＝ＯＮ、ノード９０＝「０」、インバータ６２の出力＝
「１」、スイッチ制御信号Ｓ₀＝「１」となり、スイッ
チ素子４７₀＝ＯＦＦとなる。

【００５５】そこで、本実施例においては、基準電圧Ｖ
refＢのトリミングは、帰還抵抗４６₀〜４６₆の中から
選択すべき帰還抵抗を決定した後、スイッチ制御回路４
８₀〜４８₆のうち、選択すべき帰還抵抗に接続されてい
るスイッチ素子に対応して設けられているスイッチ制御
回路の２個のヒューズを切断することによって行われ
る。

【００５６】この場合、選択すべき帰還抵抗の決定は、
スイッチ制御回路４８₀においてはｎＭＯＳトランジス
タ５４＝ＯＮ、ｎＭＯＳトランジスタ５５、５６＝ＯＦ
Ｆ、スイッチ素子６１＝ＯＮ、スイッチ素子８４＝Ｏ
Ｎ、スイッチ制御回路４８₁〜４８₆においてはｎＭＯＳ
トランジスタ５４に該当するｎＭＯＳトランジスタ＝Ｏ
Ｎ、ｎＭＯＳトランジスタ５５、５６に該当するｎＭＯ
Ｓトランジスタ＝ＯＦＦ、スイッチ素子６１に該当する
スイッチ素子＝ＯＮ、スイッチ素子８４に該当するスイ
ッチ素子＝ＯＮとした状態の下で、トリミング信号ＦＲ
₀〜ＦＲ₆を順に１個ずつ５［Ｖ］、他を０［Ｖ］とし、
スイッチ素子４７₀〜４７₆を順に１個ずつＯＮ、他をＯ
ＦＦとして、各場合における基準電圧ＶrefＢを測定す
ることによって行われる。

【００５７】ここに、例えば、帰還抵抗４６₀〜４６₆の
中から帰還抵抗４６₀が選択すべき帰還抵抗と決定され
た場合には、ヒューズ５７、５８の切断が行われるが、
これは、図５にタイムチャートを示すようにして行われ
る。

【００５８】なお、図５Ａはマスタクロック信号入力端
子７０に供給されるマスタクロック信号ＭＣＬＫ、図５
Ｂはテスト信号入力端子７１に供給されるテスト信号Ｔ
ＥＳＴ、図５ＣはＡＮＤ回路７５から出力される信号Ｓ
１、図５Ｄ、図５Ｅはシフトレジスタ７６から出力され
る信号Ｓ２、Ｓ３を示している。

【００５９】また、図５ＦはｎＭＯＳトランジスタ５５
のゲートに供給されるゲート電圧ＶＧＡ、図５ＧはｎＭ
ＯＳトランジスタ５６のゲートに供給されるゲート電圧
ＶＧＢ、図５ＨはｎＭＯＳトランジスタ５５、５６のソ
ース電圧ＶＳを示している。

【００６０】図５Ｉはトリミング信号入力端子４９₀に
供給されるトリミング信号ＦＲ₀、図５Ｊはトリミング
信号入力端子４９₁〜４９₆に供給されるトリミング信号
ＦＲ₁〜ＦＲ₆を示している。

【００６１】即ち、ヒューズ５７、５８の切断が行われ
る場合には、まず、トリミング信号ＦＲ₀〜ＦＲ₆＝０
［Ｖ］の状態で、ソース電圧ＶＳが０［Ｖ］から−８
［Ｖ］とされる。

【００６２】ここに、バッファ７７、７８は、その低電
圧側の電源電圧をソース電圧ＶＳとされていることか
ら、ゲート電圧ＶＧＡ、ＶＧＢも、ソース電圧ＶＳと同
時に、０［Ｖ］から−８［Ｖ］とされる。

【００６３】なお、ヒューズ切断時、バックバイアス電
圧供給回路６５では、スイッチ素子６８＝ＯＮ、スイッ
チ素子６９＝ＯＦＦとされ、ｎＭＯＳトランジスタ５６
のバックバイアス電圧＝０［Ｖ］とされ、ｎＭＯＳトラ
ンジスタ５６のＯＮ抵抗が低くなるようにされる。

【００６４】次に、トリミング信号ＦＲ₀＝５［Ｖ］と
され、ｎＭＯＳトランジスタ５５、５６のドレイン・ソ
ース間電圧＝１３［Ｖ］とされる。この場合、ゲート電
圧ＶＧＡ、ＶＧＢ＝−８［Ｖ］とされているので、この
状態では、ｎＭＯＳトランジスタ５５、５６＝ＯＦＦの
状態を維持する。

【００６５】次に、図５Ｂに示すように、テスト信号Ｔ
ＥＳＴがマスタクロック信号ＭＣＬＫの１周期の期間だ
け、Ｈレベルとされ、ＡＮＤ回路７５の出力信号Ｓ１は
図５Ｃに示すようになり、シフトレジスタ７６の出力信
号Ｓ２、Ｓ３はそれぞれ図５Ｄ、図５Ｅに示すようにな
り、順に５［Ｖ］となる。

【００６６】ここに、まず、バッファ７７の入力端にシ
フトレジスタ７６の出力信号Ｓ２＝５［Ｖ］が供給され
ることから、ゲート電圧ＶＧＡは、図５Ｆに示すよう
に、５［Ｖ］とされ、ｎＭＯＳトランジスタ５５＝ＯＮ
とされる。

【００６７】ここに、ｎＭＯＳトランジスタ５５のドレ
イン・ソース間電圧は１３［Ｖ］とされていることか
ら、ヒューズ５７には大電流が流れ、ヒューズ５７が切
断される。

【００６８】次に、ゲート電圧ＶＧＡ＝−８［Ｖ］に戻
り、ｎＭＯＳトランジスタ５５＝ＯＦＦとされた後、バ
ッファ７８の入力端にシフトレジスタ７６の出力信号Ｓ
３＝５［Ｖ］が供給されることから、ゲート電圧ＶＧＢ
は、図５Ｇに示すように、５［Ｖ］とされ、ｎＭＯＳト
ランジスタ５６＝ＯＮとされる。

【００６９】ここに、ｎＭＯＳトランジスタ５６のドレ
イン・ソース間電圧は１３［Ｖ］とされていることか
ら、ヒューズ５８には大電流が流れ、ヒューズ５８が切
断される。

【００７０】次に、ゲート電圧ＶＧＢ＝−８［Ｖ］に戻
り、ｎＭＯＳトランジスタ５６＝ＯＦＦとされた後、図
５Ｉに示すように、トリミング信号ＦＲ₀＝０［Ｖ］と
され、続いて、ソース電圧ＶＳ＝０［Ｖ］、ゲート電圧
ＶＧＡ、ＶＧＢ＝０［Ｖ］とされ、ヒューズ切断動作が
終了される。

【００７１】ここに、本実施例においては、ヒューズ切
断動作終了後、ヒューズ切断有無の判定を行うことがで
きる。

【００７２】例えば、前例のように、ヒューズ５７、５
８の切断動作が行われた場合には、ｎＭＯＳトランジス
タ５４＝ＯＦＦ、スイッチ素子６１＝ＯＦＦ、スイッチ
素子８４＝ＯＮとされる。

【００７３】ここに、電圧検出回路８６は、ヒューズ５
７、５８が切断されていれば、ノード８７、８８がフロ
ーティング状態にあることを検出し、ヒューズ５７が切
断されていない場合には、ノード８７＝ＶＤＤ／２であ
ることを検出し、ヒューズ５８が切断されていない場合
には、ノード８８＝ＶＤＤ／２であることを検出するこ
とになる。

【００７４】そこで、この電圧検出回路８６は、ノード
８７、８８がフローティング状態にあることを検出した
場合には、ヒューズ切断有無判定信号ＨＪとして、例え
ば、Ｈレベルを出力し、ノード８７、８８の電圧のいず
れか又は両方がＶＤＤ／２にあることを検出した場合に
は、ヒューズ切断有無判定信号ＨＪとして、例えば、Ｌ
レベルを出力する。これによって、ヒューズ５７、５８
の切断の有無を判定することができる。

【００７５】なお、本実施例では、通常動作時、ゲート
電圧ＶＧＡ＝０［Ｖ］、ゲート電圧ＶＧＢ＝５［Ｖ］、
ソース電圧ＶＳ＝０［Ｖ］とされ、スイッチ制御回路４
８₀においては、ｎＭＯＳトランジスタ５４＝ＯＮ、ｎ
ＭＯＳトランジスタ５５＝ＯＦＦ、ｎＭＯＳトランジス
タ５６＝ＯＮとされ、スイッチ制御回路４８₁〜４８₆に
おいては、ｎＭＯＳトランジスタ５４に対応するｎＭＯ
Ｓトランジスタ＝ＯＮ、ｎＭＯＳトランジスタ５５に対
応するｎＭＯＳトランジスタ＝ＯＦＦ、ｎＭＯＳトラン
ジスタ５６に対応するｎＭＯＳトランジスタ＝ＯＮとさ
れる。

【００７６】また、ヒューズ切断動作時、バックバイア
ス電圧供給回路６５においては、スイッチ素子６８＝Ｏ
ＦＦ、スイッチ素子６９＝ＯＮ、ｎＭＯＳトランジスタ
５６のバックバイアス電圧＝５［Ｖ］とされ、ｎＭＯＳ
トランジスタ５６のＯＮ抵抗が高くなるようにされる。

【００７７】即ち、ヒューズ５７、５８が切断されてお
らず、ｎＭＯＳトランジスタ５６に電流が流れる場合に
は、その電流が少なくなるようにされる。他のスイッチ
制御回路４８₁〜４８₆のバックバイアス電圧供給回路に
おいても、同様のことが行われる。

【００７８】以上のように、本実施例においては、所望
のヒューズを切断する場合において、ゲート電圧ＶＧ
Ａ、ＶＧＢ及びソース電圧ＶＳを０［Ｖ］から−８
［Ｖ］とする場合に、これらゲート電圧ＶＧＡ、ＶＧＢ
と、ソース電圧ＶＳとを同時に−８［Ｖ］とすることが
できる。

【００７９】したがって、従来例の場合のように、ゲー
ト電圧ＶＧＡ、ＶＧＢを０［Ｖ］から−８［Ｖ］とする
前に、ソース電圧を０［Ｖ］から−８［Ｖ］としてしま
うことにより、スイッチ制御回路４８₀においては、ｎ
ＭＯＳトランジスタ５５、５６に電流が流れてしまい、
スイッチ制御回路４８₁〜４８₆においては、ｎＭＯＳト
ランジスタ５５、５６に該当するｎＭＯＳトランジスタ
に電流が流れてしまい、切断すべきではないヒューズを
切断してしまったり、スイッチ制御回路４８₀において
は、ｎＭＯＳトランジスタ５５、５６に大きなストレス
を与えてしまい、スイッチ制御回路４８₁〜４８₆におい
ては、ｎＭＯＳトランジスタ５５、５６に該当するｎＭ
ＯＳトランジスタに大きなストレスを与えてしまうとい
うことがなくなる。

【００８０】また、ヒューズを切断する場合、Ｈレベル
のテスト信号ＴＥＳＴを供給した後、トリミング信号Ｆ
Ｒ₀〜ＦＲ₆の中のいずれか１ビットをＨレベルにすれ
ば、所望のヒューズの切断を自動的に行うことができ
る。

【００８１】したがって、トリミングに必要なヒューズ
の切断に必要な手数を減らすことができると共に、ヒュ
ーズの切断に熟練を必要とせず、これを簡単に行うこと
ができる。

【００８２】また、本実施例においては、スイッチ制御
回路４８₀においては、スイッチ素子６１をＯＦＦ、ス
イッチ素子８４をＯＮとし、スイッチ制御回路４８₁〜
４８₆においては、スイッチ素子６１に該当するスイッ
チ素子をＯＦＦ、スイッチ素子８４に該当するスイッチ
素子をＯＮとすることで、ヒューズ切断の有無を簡単
に、かつ、短時間で行うことができる。

【００８３】このように、本実施例によれば、ヒューズ
の切断に熟練を必要とせず、これを簡単に行うことがで
きると共に、ヒューズの切断に必要な手数を減らすこと
ができるので、トリミングに必要な時間を短縮すること
ができ、しかも、ヒューズ切断の有無を簡単、かつ、短
時間で行うことができるので、生産効率の向上化を図る
ことができる。

【００８４】

【発明の効果】以上のように、本発明によれば、所望の
ヒューズの切断を行う場合、外部から供給されるクロッ
ク信号に基づいたタイミング信号に同期させて所望のヒ
ューズの切断を行わせることができるように構成したこ
とにより、所望のヒューズの切断時、ヒューズを設けて
いる基準電圧発生回路（３２）を人手によって制御する
必要がなく、所望のヒューズの切断に必要な手数を減ら
すことができると共に、所望のヒューズの切断に熟練を
必要とせず、所望のヒューズの切断を簡単に行うことが
できるので、トリミングに必要な時間を短縮することが
でき、生産効率の向上化を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例の要部を示す回路図である。

【図３】本発明の一実施例が設けている２個の基準電圧
発生回路の内の一方の基準電圧発生回路の構成を示す回
路図である。

【図４】本発明の一実施例が設けている２個の基準電圧
発生回路の内の一方の基準電圧発生回路が設けている７
個のスイッチ制御回路の内の１個のスイッチ制御回路の
構成と、本発明の一実施例が設けている基準電圧発生回
路制御回路及びヒューズ切断有無判定回路の構成とを示
す回路図である。

【図５】本発明の一実施例において行われるヒューズ切
断手順を示すタイムチャートである。

【図６】従来の基準電圧発生回路の一例の要部を示す回
路図である。

【図７】図６に示す従来の基準電圧発生回路が設けてい
る２個の基準電圧発生回路の一方の基準電圧発生回路が
設けている帰還回路及び帰還制御回路の構成を示す回路
図である。

【図８】図７に示す帰還制御回路が設けている７個のス
イッチ制御回路の内の１個のスイッチ制御回路の構成を
示す回路図である。

【図９】図６に示す従来の基準電圧発生回路において行
われるヒューズ切断手順を示すタイムチャートである。

【符号の説明】

（図１）３１、３２基準電圧発生回路３３基準電圧発生回路制御回路

Claims

【特許請求の範囲】

【請求項１】第１の基準電圧（ＶrefＡ）を発生する第
１の基準電圧発生回路（３１）と、複数のヒューズを有し、これら複数のヒューズのうち、
所望のヒューズが切断されることによって、所望の電圧
値にトリミングしてなる、前記第１の基準電圧（Ｖref
Ａ）に基づく第２の基準電圧（ＶrefＢ）を出力する第
２の基準電圧発生回路（３２）と、前記所望のヒューズが切断される前においては、外部か
ら供給される所定のトリミング信号に基づいて前記第２
の基準電圧（ＶrefＢ）の選択可能な電圧値を全て出力
させることができるように前記第２の基準電圧発生回路
（３２）を制御し、前記所望のヒューズが切断される場
合には、外部から供給されるクロック信号に基づいたタ
イミング信号を前記第２の基準電圧発生回路（３２）に
供給し、前記タイミング信号に同期させて前記所望のヒ
ューズの切断を行わせることができるように前記第２の
基準電圧発生回路（３２）を制御する基準電圧発生回路
制御回路（３３）とを設けて構成されていることを特徴
とする基準電圧発生回路。
【請求項２】前記複数のヒューズの切断の有無の判定を
行うためのヒューズ切断有無判定回路を有し、前記基準電圧発生回路制御回路（３３）は、前記複数の
ヒューズの切断の有無の判定を行う場合には、前記複数
のヒューズの切断の有無の判定を行うことができるよう
に前記第２の基準電圧発生回路（３２）を制御するよう
に構成されていることを特徴とする請求項１記載の基準
電圧発生回路。
【請求項３】前記第２の基準電圧発生回路（３２）は、
正相入力端子に前記第１の基準電圧（ＶrefＡ）を入力
され、出力端子に前記第２の基準電圧（ＶrefＢ）を出
力するオペアンプと、このオペアンプの出力端子と接地
との間に接続された抵抗素子と、前記オペアンプの出力
端子と前記オペアンプの逆相入力端子との間に並列に接
続された、スイッチ素子及び抵抗素子からなる第１、第
２・・・第ｎのスイッチ素子・抵抗素子直列回路と、こ
れら第１、第２・・・第ｎのスイッチ素子・抵抗素子直
列回路のスイッチ素子の導通、非導通を制御する第１、
第２・・・第ｎのスイッチ制御回路とを設けて構成され
ていることを特徴とする請求項１又は２記載の基準電圧
発生回路。
【請求項４】前記スイッチ制御回路は、一端を電源電圧
を供給する電源線に接続された第１の負荷素子と、一端
を前記第１の負荷素子の他端に接続された第２の負荷素
子と、一端を前記第２の負荷素子の他端に接続された第
１のスイッチ素子と、一端を前記第１のスイッチ素子の
他端に接続された第２のスイッチ素子と、一端を前記第
１のスイッチ素子の他端に接続された第１のヒューズ
と、一端を前記第１のヒューズの他端に接続された第２
のヒューズと、一端を前記第２のヒューズの他端に接続
された第３のスイッチ素子と、一端を前記第１の負荷素
子の他端に接続され、他端にスイッチ制御信号を得るよ
うにされた波形整形回路とを有し、前記第１、第２のヒ
ューズが切断される場合において、前記第１のヒューズ
が切断される場合には、前記第１のヒューズの他端を前
記トリミング信号の１ビットによって前記電源電圧と同
一電圧に設定され、前記第２、第３のスイッチ素子の他
端を接地電圧よりも低い所定の電圧に設定され、前記第
２のスイッチ素子を導通、前記第３のスイッチ素子を非
導通とされ、前記第２のヒューズが切断される場合に
は、前記第１のヒューズの他端を前記トリミング信号の
１ビットによって前記電源電圧と同一電圧に設定され、
前記第２、第３のスイッチ素子の他端を接地電圧よりも
低い所定の電圧に設定され、前記第２のスイッチ素子を
非導通、前記第３のスイッチ素子を導通とされることを
特徴とする請求項１、２又は３記載の基準電圧発生回
路。
【請求項５】前記スイッチ制御回路は、ゲート及びドレ
インを電源電圧を供給する電源線に接続された第１のｎ
チャネル絶縁ゲート形電界効果トランジスタと、ゲート
及びドレインを前記第１のｎチャネル絶縁ゲート形電界
効果トランジスタのソースに接続された第２のｎチャネ
ル絶縁ゲート形電界効果トランジスタと、ドレインを前
記第２のｎチャネル絶縁ゲート形電界効果トランジスタ
のソースに接続された第３のｎチャネル絶縁ゲート形電
界効果トランジスタと、ドレインを前記第３のｎチャネ
ル絶縁ゲート形電界効果トランジスタのソースに接続さ
れた第４のｎチャネル絶縁ゲート形電界効果トランジス
タと、一端を前記第３のｎチャネル絶縁ゲート形電界効
果トランジスタのソースに接続された第１のヒューズ
と、一端を前記第１のヒューズの他端に接続された第２
のヒューズと、ドレインを前記第２のヒューズの他端に
接続された第５のｎチャネル絶縁ゲート形電界効果トラ
ンジスタと、一端を前記第１のｎチャネル絶縁ゲート形
電界効果トランジスタのソースに接続され、他端にスイ
ッチ制御信号を得るようにされた波形整形回路とを有
し、前記第１、第２のヒューズが切断される場合におい
て、前記第１のヒューズが切断される場合には、前記第
１のヒューズの他端を前記トリミング信号の１ビットに
よって前記電源電圧と同一電圧に設定され、前記第４、
第５のｎチャネル絶縁ゲート形電界効果トランジスタの
ソースを接地電圧よりも低い所定の電圧に設定され、前
記第４のｎチャネル絶縁ゲート形電界効果トランジスタ
を導通、前記第５のｎチャネル絶縁ゲート形電界効果ト
ランジスタを非導通とされ、前記第２のヒューズが切断
される場合には、前記第１のヒューズの他端を前記トリ
ミング信号の１ビットによって前記電源電圧と同一電圧
に設定され、前記第４、第５のｎチャネル絶縁ゲート形
電界効果トランジスタのソースを接地電圧よりも低い所
定の電圧に設定され、前記第４のｎチャネル絶縁ゲート
形電界効果トランジスタを非導通、前記第５のｎチャネ
ル絶縁ゲート形電界効果トランジスタを導通とされるこ
とを特徴とする請求項１、２又は３記載の基準電圧発生
回路。
【請求項６】前記第５のｎチャネル絶縁ゲート形電界効
果トランジスタは、そのバックバイアス電圧を、トリミ
ング時は接地電圧、通常動作時は前記電源電圧と同一電
圧に設定されることを特徴とする請求項５記載の基準電
圧発生回路。
【請求項７】前記ヒューズ切断有無判定回路は、前記電
源電圧を分圧する分圧回路と、ヒューズ切断有無判定
時、前記分圧回路の出力端を前記第１のヒューズの他端
に接続するスイッチ素子と、前記第１のヒューズの一端
の電圧と、前記第２のヒューズの他端の電圧とを検出す
る電圧検出回路とを設けて構成されていることを特徴と
する請求項２、３、４、５又は６記載の基準電圧発生回
路。