JP2723714B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2723714B2 JP2723714B2 JP3260184A JP26018491A JP2723714B2 JP 2723714 B2 JP2723714 B2 JP 2723714B2 JP 3260184 A JP3260184 A JP 3260184A JP 26018491 A JP26018491 A JP 26018491A JP 2723714 B2 JP2723714 B2 JP 2723714B2
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- semiconductor memory
- mos transistor
- resistor
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に選択したワード線下のメモリセル全てに同じ情報を書
き込む機能（フラッシュライト機能）を有する半導体メ
モリに関する。
に選択したワード線下のメモリセル全てに同じ情報を書
き込む機能（フラッシュライト機能）を有する半導体メ
モリに関する。
【０００２】
【従来の技術】従来、半導体メモリのフラッシュライト
データを供給する出力バッファは、単純なＣＭＯＳイン
バータを使用していた。
データを供給する出力バッファは、単純なＣＭＯＳイン
バータを使用していた。
【０００３】図３には、このような従来のフラッシュラ
イト機能を有した半導体メモリの回路を示している。
イト機能を有した半導体メモリの回路を示している。
【０００４】図３において、従来の半導体メモリは、
Ｐ，Ｎチャネル型ＭＯＳトランジスタからなるフラッシ
ュライトデータ出力バッファ１と、ビット線バランス信
号ＰＤＬがゲート入力となるＮチャネル型ＭＯＳトラン
ジスタ１２，１３と、ビット線ＤＬ，ＤＬ（反転値）
と、ワード線ＷＬと、フラッシュライトスイッチ制御信
号ＦＷＳＷがゲート入力となるＮチャネル型ＭＯＳトラ
ンジスタ１０，１１と、センスアンプ活性化信号ＳＥ
Ｐ；ＳＥＮがそれぞれ接続されたＰチャネル型ＭＯＳト
ランジスタ１６，１７；Ｎチャネル型ＭＯＳトランジス
タ１８，１９と、メモリセルとなるコンデンサ１５，Ｎ
チャネル型ＭＯＳトランジスタ２０と、ビット線に接続
されるＮチャネル型ＭＯＳトランジスタ１４と、２個の
抵抗Ｒとを備えている。
Ｐ，Ｎチャネル型ＭＯＳトランジスタからなるフラッシ
ュライトデータ出力バッファ１と、ビット線バランス信
号ＰＤＬがゲート入力となるＮチャネル型ＭＯＳトラン
ジスタ１２，１３と、ビット線ＤＬ，ＤＬ（反転値）
と、ワード線ＷＬと、フラッシュライトスイッチ制御信
号ＦＷＳＷがゲート入力となるＮチャネル型ＭＯＳトラ
ンジスタ１０，１１と、センスアンプ活性化信号ＳＥ
Ｐ；ＳＥＮがそれぞれ接続されたＰチャネル型ＭＯＳト
ランジスタ１６，１７；Ｎチャネル型ＭＯＳトランジス
タ１８，１９と、メモリセルとなるコンデンサ１５，Ｎ
チャネル型ＭＯＳトランジスタ２０と、ビット線に接続
されるＮチャネル型ＭＯＳトランジスタ１４と、２個の
抵抗Ｒとを備えている。
【０００５】図３と、図４に示す動作信号波形のタイミ
ング図により、従来のフラッシュライト動作について説
明する。図３，図４において、最初ビット線バランス信
号ＰＤＬにより、ビット線ＤＬ，ＤＬ（反転値）は、１
／２Ｖｃｃに保たれている。その次に、ＰＤＬ信号が低
（Ｌｏｗ）となり、ビット線ＤＬ，ＤＬ（反転値）は１
／２Ｖｃｃフローティングとなる。その次に、ワード線
ＷＬとフラッシュライトスイッチ制御信号ＦＷＳＷが高
（Ｈｉｇｈ）となる事により、ビット線ＤＬ，ＤＬ（反
転値）はフラッシュライトデータの影響を受ける。その
時のビット線の信号差をセンスアンプ活性化信号ＳＥ
Ｐ，ＳＥＮを活性化する事により増幅させる。その時点
でワード線ＷＬは、Ｈｉｇｈレベルとなっているので、
メモリセル１５にはビット線上のフラッシュライトデー
タが伝わる事となり、フラッシュライト動作の完了とな
る。
ング図により、従来のフラッシュライト動作について説
明する。図３，図４において、最初ビット線バランス信
号ＰＤＬにより、ビット線ＤＬ，ＤＬ（反転値）は、１
／２Ｖｃｃに保たれている。その次に、ＰＤＬ信号が低
（Ｌｏｗ）となり、ビット線ＤＬ，ＤＬ（反転値）は１
／２Ｖｃｃフローティングとなる。その次に、ワード線
ＷＬとフラッシュライトスイッチ制御信号ＦＷＳＷが高
（Ｈｉｇｈ）となる事により、ビット線ＤＬ，ＤＬ（反
転値）はフラッシュライトデータの影響を受ける。その
時のビット線の信号差をセンスアンプ活性化信号ＳＥ
Ｐ，ＳＥＮを活性化する事により増幅させる。その時点
でワード線ＷＬは、Ｈｉｇｈレベルとなっているので、
メモリセル１５にはビット線上のフラッシュライトデー
タが伝わる事となり、フラッシュライト動作の完了とな
る。
【０００６】
【発明が解決しようとする課題】このような従来のフラ
ッシュライト動作では、フラッシュライトスイッチ制御
信号ＦＷＳＷがＨｉｇｈレベルとなった後センスアンプ
が活性化するまでの期間に（ｔ１〜ｔ２）、ビット線Ｄ
Ｌ，ＤＬ（反転値）がおのおの〔１／２Ｖｃｃ＋ＶＴ以
上〕又は〔１／２Ｖｃｃ−ＶＴ〕以下となるため、セン
スアンプのＰチャネル（ｃｈ）及びＮｃｈトランジスタ
の片側がＯＮする事により、ＤＣ電流が流れてしまうと
いう問題点があった。
ッシュライト動作では、フラッシュライトスイッチ制御
信号ＦＷＳＷがＨｉｇｈレベルとなった後センスアンプ
が活性化するまでの期間に（ｔ１〜ｔ２）、ビット線Ｄ
Ｌ，ＤＬ（反転値）がおのおの〔１／２Ｖｃｃ＋ＶＴ以
上〕又は〔１／２Ｖｃｃ−ＶＴ〕以下となるため、セン
スアンプのＰチャネル（ｃｈ）及びＮｃｈトランジスタ
の片側がＯＮする事により、ＤＣ電流が流れてしまうと
いう問題点があった。
【０００７】本発明の目的は、前記問題点を解決し、Ｄ
Ｃ電流が流れないようにした半導体メモリを提供するこ
とにある。
Ｃ電流が流れないようにした半導体メモリを提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明の構成は、メモリ
セルに導入される第１のフラッシュライトデータバス及
び前記バスの反転信号となる第２のフラッシュライトデ
ータバスに各々接続された第１，第２の出力バッファを
備えた半導体メモリにおいて、定電圧源間に、第１の抵
抗、第１，第２のＭＯＳトランジスタ，第２の抵抗をこ
の順に接続した直列体を設け、前記第１の抵抗と前記第
１のＭＯＳトランジスタとの共通接続点、及び前記第２
のＭＯＳトランジスタと第２の抵抗との共通接続点を前
記第１，第２の出力バッファの主電極に各々接続したこ
とを特徴とする。
セルに導入される第１のフラッシュライトデータバス及
び前記バスの反転信号となる第２のフラッシュライトデ
ータバスに各々接続された第１，第２の出力バッファを
備えた半導体メモリにおいて、定電圧源間に、第１の抵
抗、第１，第２のＭＯＳトランジスタ，第２の抵抗をこ
の順に接続した直列体を設け、前記第１の抵抗と前記第
１のＭＯＳトランジスタとの共通接続点、及び前記第２
のＭＯＳトランジスタと第２の抵抗との共通接続点を前
記第１，第２の出力バッファの主電極に各々接続したこ
とを特徴とする。
【０００９】
【実施例】図１は本発明の一実施例のフラッシュライト
機能を有した半導体メモリの回路図である。
機能を有した半導体メモリの回路図である。
【００１０】図２はその回路がフラッシュライト動作を
行った時の動作信号波形を示すタイミング図である。
行った時の動作信号波形を示すタイミング図である。
【００１１】図１，図２において、本実施例の半導体メ
モリが、図３と異なる部分は、フラッシュライトデータ
出力バッファ１のドレイン又はソースに接続される回路
部であり、その他の部分は図３と同様である。
モリが、図３と異なる部分は、フラッシュライトデータ
出力バッファ１のドレイン又はソースに接続される回路
部であり、その他の部分は図３と同様である。
【００１２】本回路部は、２個の抵抗Ｒ，Ｎチャネル型
ＭＯＳトランジスタ２１，Ｐチャネル型ＭＯＳトランジ
スタ２２の直列体である。この直列体の節点４０，４１
が前記出力バッファに接続される。さらに、この直列体
の節点４３は、図３の抵抗Ｒの直列体の節点４２に接続
される。
ＭＯＳトランジスタ２１，Ｐチャネル型ＭＯＳトランジ
スタ２２の直列体である。この直列体の節点４０，４１
が前記出力バッファに接続される。さらに、この直列体
の節点４３は、図３の抵抗Ｒの直列体の節点４２に接続
される。
【００１３】また、図２のビット線の電圧レベルの（ｔ
１−ｔ２）期間が、図４と大きく相違する点の一つであ
る。
１−ｔ２）期間が、図４と大きく相違する点の一つであ
る。
【００１４】ビット線バランス信号ＰＤＬ，ワード線Ｗ
Ｌ，フラッシュライトスイッチ制御信号ＦＷＳＷ，セン
スアンプ活性化信号ＳＥＰ，ＳＥＮは、従来回路と同じ
動きを行う。
Ｌ，フラッシュライトスイッチ制御信号ＦＷＳＷ，セン
スアンプ活性化信号ＳＥＰ，ＳＥＮは、従来回路と同じ
動きを行う。
【００１５】しかし、本実施例の回路では、フラッシュ
ライトデータを供給する出力バッファ１のＨｉｇｈレベ
ルが〔１／２Ｖｃｃ＋ＶＴ〕レベル，Ｌｏｗレベルが
〔１／２Ｖｃｃ−ＶＴ〕レベルまでしか供給されないの
で、フラッシュライトスイッチ制御信号ＦＷＳＷがＨｉ
ｇｈレベルになっつから、センスアンプが活性化するま
での期間（ｔ１〜ｔ２）にビット線が〔１／２Ｖｃｃ＋
ＶＴ〕レベル以上，〔１／２Ｖｃｃ−ＶＴ〕レベル以下
に変化する事は無い。
ライトデータを供給する出力バッファ１のＨｉｇｈレベ
ルが〔１／２Ｖｃｃ＋ＶＴ〕レベル，Ｌｏｗレベルが
〔１／２Ｖｃｃ−ＶＴ〕レベルまでしか供給されないの
で、フラッシュライトスイッチ制御信号ＦＷＳＷがＨｉ
ｇｈレベルになっつから、センスアンプが活性化するま
での期間（ｔ１〜ｔ２）にビット線が〔１／２Ｖｃｃ＋
ＶＴ〕レベル以上，〔１／２Ｖｃｃ−ＶＴ〕レベル以下
に変化する事は無い。
【００１６】このように、本実施例によれば、抵抗Ｒ分
割による１／２Ｖｃｃレベル接点にＮｃｈＭＯＳトラン
ジスタ２１のソースを接続し、そのドレインにゲートを
接続し、抵抗Ｒを介して電源電圧Ｖｃｃに接続し、前記
接点にＰｃｈトランジスタ２２のソースを接続し、その
ドレインにゲートを接続し、抵抗Ｒを介してＧＮＤに接
続した回路の、前記Ｎｃｈトランジスタ２１のドレイン
を、ビット線にフラッシュライトするデータを供給する
ＣＭＯＳインバータ出力バッファ１のＰｃｈトランジス
タのソースに、また出力バッファ１のＮｃｈトランジス
タのソースに前述回路のＰｃｈトランジスタ２２のドレ
インに接続していることを特徴とする半導体メモリが得
られる。
割による１／２Ｖｃｃレベル接点にＮｃｈＭＯＳトラン
ジスタ２１のソースを接続し、そのドレインにゲートを
接続し、抵抗Ｒを介して電源電圧Ｖｃｃに接続し、前記
接点にＰｃｈトランジスタ２２のソースを接続し、その
ドレインにゲートを接続し、抵抗Ｒを介してＧＮＤに接
続した回路の、前記Ｎｃｈトランジスタ２１のドレイン
を、ビット線にフラッシュライトするデータを供給する
ＣＭＯＳインバータ出力バッファ１のＰｃｈトランジス
タのソースに、また出力バッファ１のＮｃｈトランジス
タのソースに前述回路のＰｃｈトランジスタ２２のドレ
インに接続していることを特徴とする半導体メモリが得
られる。
【００１７】
【発明の効果】以上説明したように、本発明は、フラッ
シュライト動作時フラッシュライトスイッチ制御信号Ｆ
ＷＳＷがＨｉｇｈレベルとなってからセンスアンプ活性
化する期間にビット線が１／２Ｖｃｃ以上１／２Ｖｃｃ
以下となる事がないためセンスアンプのＰｃｈ及びＮｃ
ｈトランジスタの片側がＯＮする事によりＤＣ電流が流
れる事はないという効果を有する。
シュライト動作時フラッシュライトスイッチ制御信号Ｆ
ＷＳＷがＨｉｇｈレベルとなってからセンスアンプ活性
化する期間にビット線が１／２Ｖｃｃ以上１／２Ｖｃｃ
以下となる事がないためセンスアンプのＰｃｈ及びＮｃ
ｈトランジスタの片側がＯＮする事によりＤＣ電流が流
れる事はないという効果を有する。
【図１】本発明の一実施例の半導体メモリの回路図であ
る。
る。
【図２】図１のフラッシュライト動作波形を示すタイミ
ング図である。
ング図である。
【図３】従来の半導体メモリを示す回路図である。
【図４】図３のフラッシュライト動作波形を示すタイミ
ング図である。
ング図である。
１ フラッシュライトデータ出力バッファ ２ フラッシュライトデータバス（反転値） ３ フラッシュライトデータバス ４，１６，１７，２２ Ｐチャネル型ＭＯＳトランジ
スタ ５，１０〜１４，１８，１９，２０，２１ Ｎチャネ
ル型ＭＯＳトランジスタ １５ コンデンサ ４０，４１，４２ 節点 Ｒ 抵抗
スタ ５，１０〜１４，１８，１９，２０，２１ Ｎチャネ
ル型ＭＯＳトランジスタ １５ コンデンサ ４０，４１，４２ 節点 Ｒ 抵抗
Claims (2)
- 【請求項１】 メモリセルに導入される第１のフラッシ
ュライトデータバス及び前記バスの反転信号となる第２
のフラッシュライトデータバスに各々接続された第１，
第２の出力バッファを備えた半導体メモリにおいて、定
電圧源間に、第１の抵抗、第１，第２のＭＯＳトランジ
スタ，第２の抵抗をこの順に接続した直列体を設け、前
記第１の抵抗と前記第１のＭＯＳトランジスタとの共通
接続点、及び前記第２のＭＯＳトランジスタと第２の抵
抗との共通接続点を前記第１，第２の出力バッファの主
電極に各々接続したことを特徴とする半導体メモリ。 - 【請求項２】 出力バッファが、Ｐ，Ｎチャネル型ＭＯ
Ｓトランジスタからなり、主電極は前記トランジスタの
ソース又はドレインである請求項１記載の半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260184A JP2723714B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260184A JP2723714B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101664A JPH05101664A (ja) | 1993-04-23 |
| JP2723714B2 true JP2723714B2 (ja) | 1998-03-09 |
Family
ID=17344501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260184A Expired - Fee Related JP2723714B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723714B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7865420B1 (en) | 2001-01-22 | 2011-01-04 | Voyager Technologies, Inc. | Real time electronic commerce telecommunication system and method |
-
1991
- 1991-10-08 JP JP3260184A patent/JP2723714B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05101664A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971111 |
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| R250 | Receipt of annual fees |
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