KR940008091A - 개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치 - Google Patents

개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치 Download PDF

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Abstract

본 발명의 목적은 대기시 소비전력을 줄일 필요가 있을때 그 소비전력을 줄일 수 있고, 셀에 대한 충분한 소프트 에러저항을 제공할 필요가 있을 때 충분한 소프트 에러 저항이 보장될 수 있는 MOS형 SRAM을 제공하기 위한 것이다.
본 발명의 MOS형 SRAM은 상이한 전압치를 갖는 복수의 전압을 발생시키기 위한 전원회로와, 상기 전원 회로로 부터 출력되는 복수의 전압으로 부터 하나의 전압을 선택하고 상기 선택된 전압을 셀 데이타 유지 전압으로서 셀을 형성하는 플립 플롭에 공급하는 선택회로를 구비한다.

Description

개량된 소프트 에러 저항을 갖는 모스 에스램(MOS SRAM), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1모드에 따른 MOS SRAM의 기본 구성을 도시하는 도면.
제2A도 및 제2B도는 본 발명의 제1실시예의 주요부를 도시하는 블록도.
제3도는 본 발명의 제1실시예에 따른 행 어드레스버퍼, 행 디코더 및 셀어레이부의 세부구성을 도시하는 회로도.
제4도는 본 발명의 제1실시예에 따른 셀의 구성을 도시하는 회로도.
제5도는 본 발명의 제1실시예에 따른 열 어드레스 버퍼, 열 디코더 및 열 선택회로의 세부구성을 도시하는 회로도.

Claims (24)

  1. 외부 전원 전압의 변화에 따라 상이한 전압치를 갖는 복수의 전압을 발생시키기 위한 전원회로와, 상기 전원회로로 부터 출력되는 상기 복수의 전압중 하나의 전압을 선택하여 그 선택된 전압을 셀 데이타 유지 전압으로서 셀을 형성하는 플립플롭에 공급하는 선택회로를 구비하는 것을 특징으로 하는 MOS형 SRAM.
  2. 제1항에 있어서, 상기 전원회로는 상기 외부 전원 전압을 강압시킴으로써 획득되는 강압전압을 출력하는 전압 강압 회로를 포함하고, 상기 복수의 전압으로서 상기 외부 전원 전압과 상기 강압 전압을 출력하며, 상기 선택회로는 상기 외부 전원 전압이 소정치 이상의 경우에는 상기 강압 전압을 선택하고, 상기 외부 전원 전압이 소정치 보다 작을 경우에는 상기 외부 전원 전압을 선택하는 방식으로 제어가 실행되는 것을 특징으로 하는 MOS형 SRAM.
  3. 제1항에 있어서, 상기 전원 회로는 상기 외부 전원 전압을 승압시킴으로써 획득되는 승압 전압을 출력하는 전압 승압 회로를 포함하고, 상기 복수의 전압으로서 상기 외부 전원 전압과 상기 승압 전압을 출력하며, 상기 선택회로는 상기 외부 전원전압이 소정치 이상의 경우에는 상기 외부 전원 전압을 선택하고, 상기 외부 전원 전압이 소정치보다 작을 경우에는 상기 승압 전압을 선택하는 방식으로 제어가 실행되는 것을 특징으로 하는 MOS형 SRAM.
  4. 제1항에 있어서, 상기 외부 전원 전압을 검출하는 외부 전원 전압 검출회로를 추가로 구비하는데, 상기 외부 전원 전압 검출회로로 부터 출력되는 검출신호는 상기 선택회로용 제어신호로 사용되는 것을 특징으로 하는 MOS형 SRAM.
  5. 제2항에 있어서, 상기 외부 전원 전압을 검출하는 외부 전원 전압 검출회로를 추가로 구비하는데, 상기 외부 전원 전압 검출회로로 부터 출력되는 검출신호는 상기 선택회로용 제어신호로서 사용되는 것을 특징으로 하는 MOS형 SRAM.
  6. 제3항에 있어서, 상기 외부 전원 전압을 검출하는 외부 전원 전압 검출회로를 추가로 구비하는데, 상기 외부 전원 전압 검출회로로 부터 출력되는 검출신호는 상기 선택회로용 제어신호로서 사용되는 것을 특징으로 하는 MOS형 SRAM.
  7. 제1항에 있어서, 상기 외부 전원 전압외에 상기 외부 전원 전압의 전압치를 변경함으로써 발생된 전압을 검출하는 전압 검출회로를 추가로 구비하는데, 상기 전압 검출회로로 부터 출력되는 검출신호는 상기 선택회로용 제어신호로서 사용된 것을 특징으로 하는 MOS형 SRAM.
  8. 제2항에 있어서, 상기 외부 전원 전압외에 상기 외부 전원 전압의 전압치를 변경함으로써 발생된 전압을 검출하는 전원 검출회로를 추가로 구비하는데, 상기 전압 검출회로로 부터 출력되는 검출신호는 상기 선택회로용 제어신호로서 사용된 것을 특징으로 하는 MOS형 SRAM.
  9. 제3항에 있어서, 상기 외부 전원 전압외에 상기 외부 전원 전압의 전압치를 변경함으로써 발생된 전압을 검출하는 전원 검출회로를 추가로 구비하는데, 상기 전압 검출회로로 부터 출력되는 검출신호는 상기 선택회로용 제어신호로서 사용된 것을 특징으로 하는 MOS형 SRAM.
  10. 제2항에 있어서, 상기 외부 전원 전압의 고전위 전압을 검출하고, 고전위 전원 전압 강하 검출신호를 출력하는 고전위 전원 전압 강하 검출회로를 추가로 구비하는데, 상기 전압 검출회로는 상기 외부 전원의 고전위 전압이 강하될 때 상기 검출회로의 출력신호가 증가하도록 고전위 전원 전압 강하 검출신호에 의해 제어되는 것을 특징으로 하는 MOS형 SRAM.
  11. 제3항에 있어서, 상기 외부 전원 전압의 고전위 전압을 검출하고, 고전위 전원 전압 강하 검출신호를 출력하는 고전위 전원 전압 강하 검출회로를 추가로 구비하는데, 상기 전압 검출회로는 상기 외부 전원의 고전위 전압이 강하될 때 상기 검출회로의 출력신호가 증가하도록 고전위 전원 전압 강하 검출신호에 의해 제어되는 것을 특징으로 하는 MOS형 SRAM.
  12. 드레인 및 게이트를 고전위 전원 전압이 인가되는 고전위 전원 전압 입력 단자에 접속하는 nMOS트랜지스터와, 일단부를 상기 nMOS트랜지스터의 소스에 접속하고, 다른 단부를 저전위 전원 전압이 인가되는 저전위 전원 전압 입력 단자에 접속하는 커패시터와, 소스를 상기 커패시터에 접속하고, 게이트를 상기 고전위 전원 전압 입력 단자에 접속하는 pMOS트랜지스터와, 일단부를 상기 pMOS트랜지스터의 드레인에 접속하고, 다른 단부를 상기 저전위 전원 전압 입력 단자에 접속하는 저항을 구비하고, 고전위 전원 전압강하 검출신호는 상기 pMOS트랜지스터의 드레인으로 부터 획득되는 것을 특징으로 하는 고전위 전원 전압 강하 검출회로.
  13. 드레인 및 게이트를 고전위 전원 전압이 인가되는 고전위 전원 전압 입력 단자에 접속하는 제1 및 제2nMOS트랜지스터와, 일단부를 상기 제1nMOS트랜지스터의 소스에 접속하고, 다른 단부를 저전위 전원 전압이 인가되는 저전위 전원 전압 입력 단자에 접속하는 커패시터와, 소스를 상기 커패시터에 접속하고, 게이트를 상기 제2nMOS트랜지스터의 소스에 접속하는 pMOS트랜지스터와, 일단부를 상기 pMOS트랜지스터의 드레인에 접속하고, 다른 단부를 상기 저전위 전원 전압 입력 단자에 접속하는 제1저항과, 일단부를 상기 제2nMOS트랜지스터의 소스에 접속하고, 다른 단부를 상기 저전위 전원 전압 입력 단자에 접속하는 제2저항을 구비하고, 고전위 전원 전압강하 검출신호는 상기 pMOS트랜지스터의 드레인으로 부터 획득되는 것을 특징으로 하는 고전위 전원 전압 강하 검출회로.
  14. 드레인 및 게이트를 고전위 전원 전압이 인가되는 고전위 전원 전압 입력 단자에 접속하는 제1 및 제2nMOS트랜지스터와, 일단부를 상기 제1nMOS트랜지스터의 소스에 접속하고, 다른 단부를 저전위 전원 전압이 인가되는 저전위 전원 전압 입력 단자에 접속하는 커패시터와, 소스를 상기 커패시터에 접속하고, 게이트를 상기 제2nMOS트랜지스터의 소스에 접속하는 pMOS트랜지스터와, 일단부를 pMOS트랜지스터의 드레인에 접속하고, 다른 단부를 상기 저전위 전원 전압 입력 단자에 접속하는 제1저항과, 일단부를 상기 제2nMOS트랜지스터의 소스에 접속하고, 다른 단부를 상기 pMOS트랜지스터의 게이트에 접속하는 제2커패시터를 구비하고, 고전위 전원 전압 강하 검출신호는 상기 pMOS트랜지스터의 드레인으로 부터 획득되는 것을 특징으로 하는 고전위 전원 전압 강하 검출회로.
  15. 입력되는 상보 신호쌍의 변화에 응답하여 소정의 펄스신호를 발생시키는 상보 신호천이 검출회로로서, 상보 신호쌍의 제1신호가 입력되는 제1NAND회로와, 상보 신호쌍의 제2신호가 입력되는 제1NAND회로와, 상기 제1NAND회로와 제2NAND회로의 출력이 입력되고 규정된 펄스신호를 출력하는 제3NAND회로와, 상기 제1NAND회로의 출력을 지연시키고 상기 지연된 출력을 입력신호로서, 상기 제2NAND회로에 공급하는 제1지연회로와, 상기 제2NAND회로의 출력을 지연시키고 상기 지연된 출력을 입력 신호로서 상기 제1NAND회로에 공급하는 제2지연회로를 구비하는 상보 신호천이 검출회로에 있어서, 상기 제1지연회로는 제4NAND회로와, 상기 제4NAND회로의 출력이 입력되는 제1인버터 회로 및 상기 제4NAND회로의 출력과 전원 전압 입력 단자들중 하나의 단자 사이에 접속되는 용량소자를 구비하며, 상기 제4NAND회로에는 그 입력부에 제1NAND회로의 출력과 상보 신호쌍의 제2신호가 공급되고, 상기 제2지연회로는 제5NAND회로와, 상기 제5NAND회로의 출력이 입력되는 제2인버터 회로 및 상기 제5NAND회로의 출력과 전원 전압 입력 단자들중 하나의 단자 사이에 접속된 용량소자를 구비하고, 상기 제5NAND회로에는 그 입력부에 제2NAND회로의 출력과 상보 신호쌍의 제1신호가 공급되는 것을 특징으로 하는 상보 신호천이 검출회로.
  16. 제15항에 있어서, 상기 제4NAND회로 및 제5NAND회로는 각각의 상보 신호쌍의 상기 제1 및 제2신호에 의해 구동되는 p채널 트랜지스터를 각각 포함하며, 상기 P채널 트랜지스터의 구동용량은 그 내부에 구비된 다른 트랜지스터에 비해서 큰 것을 특징으로 하는 상보 신호천이 검출회로.
  17. 입력되는 상보 신호쌍의 변화에 응답하여 소정의 펄스신호를 발생시키는 상보 신호천이 검출회로로서, 상보 신호쌍의 제1신호가 입력되는 제1NOR회로와, 상보 신호쌍의 제2신호가 입력되는 제1NOR회로와, 상기 제1NO 회로와 제2NOR 회로의 출력이 입력되고 규정된 펄스신호를 출력하는 제3NOR회로와, 상기 제1NOR회로의 출력을 지연시키고 상기 지연된 출력을 입력신호로서 상기 제2NOR회로에 공급하는 제1지연회로와, 상기 제2NOR회로의 출력을 지연시키고 상기 지연된 출력을 입력 신호로서 상기 제1NOR회로에 공급하는 제2지연회로를 구비하는 상보신호천이 검출회로에 있어서, 상기 제1지연회로는 제4NOR회로와, 상기 제4NOR회로의 출력이 입력되는 제1인버터 회로 및 상기 제4NOR회로의 출력과 전원 전압 입력 단자들중 하나의 단자 사이에 접속되는 용량소자를 구비하며, 상기 제4NOR회로에는 그 입력부에 제1NOR회로의 출력과 상기 상보 신호쌍의 제2신호가 공급되고, 상기 제2지연회로는 제5NOR회로와, 상기 제5NOR회로의 출력이 입력되는 제2인버터 회로 및 상기 제5NOR회로의 출력과 전원 전압 입력 단자들중 하나의 단자 사이에 접속된 용량소자를 구비하고, 상기 제5NOR회로에는 그 입력부에 제2NOR 회로의 출력과 상보 신호쌍의 제1신호가 공급되는 것을 특징으로 하는 상보 신호천이 검출회로.
  18. 제17항에 있어서, 상기 제4NOR회로 및 제5NOR회로는 각각의 상보 신호쌍의 상기 제1 및 제2신호에 의해 구동되는 n채널 트랜지스터를 각각 포함하며, 상기 n채널 트랜지스터의 구동용량은 그 내부에 구비된 다른 트랜지스터에 비해서 큰 것을 특징으로 하는 상보 신호천이 검출회로.
  19. 어드레스 천이 검출회로로서 제15항에 의한 상보 신호천이 검출회로를 포함하는 것을 특징으로 하는 MOS형 SRAM.
  20. 어드레스 천이 검출회로로서 제17항에 의한 상보 신호천이 검출회로를 포함하는 것을 특징으로 하는 MOS형 SRAM.
  21. 복수의 상이한 신호원과, 상기 신호원으로 부터 발생되는 복수의 신호를 각각 전송하는 복수의 신호선과, 상기 신호선을 통해 상기 다수의 신호가 공급되는 적어도 하나의 회로블록을 구비하고, 상기 복수의 신호선은 동일방향을 향하도록 배열되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서, 상기 복수의 신호선의 배선폭은 각 신호선이 동일한 신호전파 지연시간을 갖도록 동일값으로 설정되는 것을 특징으로 하는 반도체 장치.
  23. 제21항에 있어서, 상기 복수의 신호선의 길이가 상이한 경우 각 신호선이 동일한 신호 전파 지연시간을 갖도록 조절하는 지연회로를 신호선의 도중의 부분에 설치한 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서, 상기 지연회로를 설치하는 대신에 상기 복수의 신호선의 배선폭은 각 신호선이 동일한 전파 지연시간을 갖도록 상이한 값으로 설정되는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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