JPS59151523A - 遷移検出回路 - Google Patents
遷移検出回路Info
- Publication number
- JPS59151523A JPS59151523A JP58022510A JP2251083A JPS59151523A JP S59151523 A JPS59151523 A JP S59151523A JP 58022510 A JP58022510 A JP 58022510A JP 2251083 A JP2251083 A JP 2251083A JP S59151523 A JPS59151523 A JP S59151523A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- output
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデジタル回路における信号の論理レベルの変化
（遷移）を検出する遷移検出回路に関する。
（遷移）を検出する遷移検出回路に関する。
従来の遷移検出回路を第１図と第２図に示す。
第１図に示す遷移検出回路は、直列に接続された４つの
インバータ１，２．’３．４と、ＮチャンネルＭＯ８）
ランジスタ４０．’５０，７０．８０と抵抗６０とで構
成されている。ＮチャンネルＭＯ８）ランジスタ４０
、５０のゲートには、１段目のインノ々−夕１の出力と
４段目のインバータ４の出力とが入力されており、Ｎチ
ャンネルＭＯ８）ランジスタフ０ 、８０のゲートには
入力信号Ａそのものと３段目のイン・々−タ３の出力と
が入力されている。ＮチャンネルＭＯ８）ランジスタフ
０ 、８０とで構成されるＮＡＮＤゲートにより入力信
号Ａの論理レベルが低レベル（Ｌ）から高レベル（６）
に遷移することを検知し、ＮチャンネルＭＯＳトランジ
スタ４０ 、５０で構成されるＮＡＮＤゲートにより、
高レベル（Ｈ）から低レベル（Ｌ）に遷移することを検
知するものである。
インバータ１，２．’３．４と、ＮチャンネルＭＯ８）
ランジスタ４０．’５０，７０．８０と抵抗６０とで構
成されている。ＮチャンネルＭＯ８）ランジスタ４０
、５０のゲートには、１段目のインノ々−夕１の出力と
４段目のインバータ４の出力とが入力されており、Ｎチ
ャンネルＭＯ８）ランジスタフ０ 、８０のゲートには
入力信号Ａそのものと３段目のイン・々−タ３の出力と
が入力されている。ＮチャンネルＭＯ８）ランジスタフ
０ 、８０とで構成されるＮＡＮＤゲートにより入力信
号Ａの論理レベルが低レベル（Ｌ）から高レベル（６）
に遷移することを検知し、ＮチャンネルＭＯＳトランジ
スタ４０ 、５０で構成されるＮＡＮＤゲートにより、
高レベル（Ｈ）から低レベル（Ｌ）に遷移することを検
知するものである。
しかしながら、この遷移検出回路は、素子数が多く、配
線も多いため、広い・ぐタン面積が必要であるという問
題があった。
線も多いため、広い・ぐタン面積が必要であるという問
題があった。
第２図に示す遷移検出回路は、３つのインバータ５，６
．７と、ＮチャンネルＭＯ８）ランジスタ４０ 、５０
と抵抗口とで構成されている。インバータ５のしきい値
ＶＴＨ１とインバータ６のしきい値Ｖ ＴＨ２とが相違
しており、インバータ５の出力とインバータ６の出力を
反転させたものが、ＮＡＮＤゲートを構成するＮチャン
ネルＭＯ８）ランジスタ４０ 、５０のゲートに入力し
ている。しきい値ＶＴＨ１としきい値ＶＴＨ２の相違に
より、入力信号Ａの論理し４ルの遷移を検出することが
できる。
．７と、ＮチャンネルＭＯ８）ランジスタ４０ 、５０
と抵抗口とで構成されている。インバータ５のしきい値
ＶＴＨ１とインバータ６のしきい値Ｖ ＴＨ２とが相違
しており、インバータ５の出力とインバータ６の出力を
反転させたものが、ＮＡＮＤゲートを構成するＮチャン
ネルＭＯ８）ランジスタ４０ 、５０のゲートに入力し
ている。しきい値ＶＴＨ１としきい値ＶＴＨ２の相違に
より、入力信号Ａの論理し４ルの遷移を検出することが
できる。
この遷移検出回路によれば、配線は少なくてすむが、し
きい値ｖＴＨ１、ｖＴＨ２の制御が難かしく入力信号の
変化が速いと検出信号のパルス幅が狭くなりすぎて、安
定した検出ができなくなるという問題があった。
きい値ｖＴＨ１、ｖＴＨ２の制御が難かしく入力信号の
変化が速いと検出信号のパルス幅が狭くなりすぎて、安
定した検出ができなくなるという問題があった。
本発明は上記事情を考慮してなされたもので、配線数が
少なく、比較的簡単な構成で安定して検出できる遷移検
出回路を提供することを目的とする。
少なく、比較的簡単な構成で安定して検出できる遷移検
出回路を提供することを目的とする。
この目的を達成するために、本発明による遷移検出回路
は、入力信号を反転して反転入力信号を出力する反転回
路と、２つの入力端と２つの出力端とを有し、前記入力
端の一方には前記入力信号を入力し、前記入力端の他方
には前記反転入力信号を入力するフリップフロップ回路
と、このフリップフロップ回路の前記出力端からそれぞ
れ出力された出力信号を入力し、これら出力信号が同じ
論理レベルであるときに検出信号を出力する検出回路と
を備え、この検出回路から出力される検出信号により前
記入力信号の論理レベルが遷移したことを検出するよう
構成したものである。
は、入力信号を反転して反転入力信号を出力する反転回
路と、２つの入力端と２つの出力端とを有し、前記入力
端の一方には前記入力信号を入力し、前記入力端の他方
には前記反転入力信号を入力するフリップフロップ回路
と、このフリップフロップ回路の前記出力端からそれぞ
れ出力された出力信号を入力し、これら出力信号が同じ
論理レベルであるときに検出信号を出力する検出回路と
を備え、この検出回路から出力される検出信号により前
記入力信号の論理レベルが遷移したことを検出するよう
構成したものである。
以下、本発明を図示の実施例に基づいて説明する。
本発明の第１の実施例による遷移検出回路は、第３図に
示すように、ＮＡＮＤゲート２１ 、３１により構成さ
れるＳ−Ｒフリップフロップと、ＮチャンネルＭＯ８）
ランジスタ４１ 、５１と抵抗６１とで構成される２人
力ＮＡＮＤゲートとで構成されている。Ｓ−Ｒフリップ
フロップのセット入力端には入力信号人をそのまま入力
し、リセット入力端には入力信号Ａをインバータ１１で
反転した反転入力信号Ａを入力する。ＮチャンネルＭＯ
８）ランジスタ４１゜５１０ゲートにはＳ−Ｒフリップ
フロップの出力信号Ｂ１＋Ｂ２が入力している。
示すように、ＮＡＮＤゲート２１ 、３１により構成さ
れるＳ−Ｒフリップフロップと、ＮチャンネルＭＯ８）
ランジスタ４１ 、５１と抵抗６１とで構成される２人
力ＮＡＮＤゲートとで構成されている。Ｓ−Ｒフリップ
フロップのセット入力端には入力信号人をそのまま入力
し、リセット入力端には入力信号Ａをインバータ１１で
反転した反転入力信号Ａを入力する。ＮチャンネルＭＯ
８）ランジスタ４１゜５１０ゲートにはＳ−Ｒフリップ
フロップの出力信号Ｂ１＋Ｂ２が入力している。
次に動作を第４図を用いて説明する。入力信号Ａの論理
レベルが高レベルから低レベルに遷移すると、ＮＡＮＤ
ゲート３１の出力信号Ｂ１ は少し遅延して低レベルか
ら高レベルに立ち上がる。この出力信号Ｂ１ は、ＮＡ
ＮＤゲート２１に反転入力信号Ａと共に入力し、ＮＡＮ
Ｄゲート２１の出力信号Ｂ２ を高レベルから低レベル
に変化させる。第４図に示すように、出力信号Ｂ２の変
化は出力信号Ｂ１ の変化より少し遅延するため同時に
高レベルになる区間が生ずる。するとＮチャンネルＭＯ
８）ランジスタ４１ 、５１は同時に普通状態となり、
ノクルス状の検出信号Ｃか出力される。
レベルが高レベルから低レベルに遷移すると、ＮＡＮＤ
ゲート３１の出力信号Ｂ１ は少し遅延して低レベルか
ら高レベルに立ち上がる。この出力信号Ｂ１ は、ＮＡ
ＮＤゲート２１に反転入力信号Ａと共に入力し、ＮＡＮ
Ｄゲート２１の出力信号Ｂ２ を高レベルから低レベル
に変化させる。第４図に示すように、出力信号Ｂ２の変
化は出力信号Ｂ１ の変化より少し遅延するため同時に
高レベルになる区間が生ずる。するとＮチャンネルＭＯ
８）ランジスタ４１ 、５１は同時に普通状態となり、
ノクルス状の検出信号Ｃか出力される。
逆に入力信号Ａの論理レベルが低レベルから高レベルに
遷移すると、出力信号Ｂ２の立上がりにより、出力信号
Ｂ１が高レベルから低レベルに少し遅延して変化する。
遷移すると、出力信号Ｂ２の立上がりにより、出力信号
Ｂ１が高レベルから低レベルに少し遅延して変化する。
このため、第４図に示すように出力信号Ｂ１とＢ２とが
同時に高レベルになる区間を生ずる。したがってＮチャ
ンネルＭＯ８）ランジスタ４ｊ、５１は同時に導通状態
となり、パルス状の検出信号が出力される。
同時に高レベルになる区間を生ずる。したがってＮチャ
ンネルＭＯ８）ランジスタ４ｊ、５１は同時に導通状態
となり、パルス状の検出信号が出力される。
このように本実施例によれば簡単な構成で、入力信号の
両方向の遷移を検出できる。
両方向の遷移を検出できる。
次に本発明の第２の実施例による遷移検出回路を説明す
る。第５図に示すように、第３図に示す回路と相対な関
係にあり、Ｓ−Ｒフリップ７０ツブは、ＮＯＲゲートｎ
、３２で構成され、ＭＯＳトランジスタ４２ 、５２は
Ｐチアンネルである。入力信号Ａが高レベルから低レベ
ルに変化すると、第６図に示すように反転入力信号入も
低レベルから高レベルに変化し、Ｓ−Ｒフリップフロッ
プの出力信号Ｂ２が立下がる。この出力信号Ｂ２の立下
がりにより、出力信号Ｂ１が低レベルから高レベルに変
化するが、出力信号Ｂ１の変化が少し遅延するので、出
力信号Ｂ１とＢ２が同時に低レベルになる区間が生ずる
。このためＰチャンネルＭＯ８）ランジスタ４２ 、５
２が同時に導通状態となり、検出信号Ｃ１に正パルスが
発生する。入力信号Ａが低レベルから高レベルに変化し
た場合も同様にして検出信号Ｃに正ノソルスが発生し、
入力信号への反対方向の遷移を検出できる。
る。第５図に示すように、第３図に示す回路と相対な関
係にあり、Ｓ−Ｒフリップ７０ツブは、ＮＯＲゲートｎ
、３２で構成され、ＭＯＳトランジスタ４２ 、５２は
Ｐチアンネルである。入力信号Ａが高レベルから低レベ
ルに変化すると、第６図に示すように反転入力信号入も
低レベルから高レベルに変化し、Ｓ−Ｒフリップフロッ
プの出力信号Ｂ２が立下がる。この出力信号Ｂ２の立下
がりにより、出力信号Ｂ１が低レベルから高レベルに変
化するが、出力信号Ｂ１の変化が少し遅延するので、出
力信号Ｂ１とＢ２が同時に低レベルになる区間が生ずる
。このためＰチャンネルＭＯ８）ランジスタ４２ 、５
２が同時に導通状態となり、検出信号Ｃ１に正パルスが
発生する。入力信号Ａが低レベルから高レベルに変化し
た場合も同様にして検出信号Ｃに正ノソルスが発生し、
入力信号への反対方向の遷移を検出できる。
第４図、第６図に示すように、検出信号Ｃのパルス巾は
、入力信号への立上り、立下り速度すなわち遷移速度に
無関係に一定であるため、第１および第２の実施例によ
る遷移検出回路は安定に動作することがわかる。
、入力信号への立上り、立下り速度すなわち遷移速度に
無関係に一定であるため、第１および第２の実施例によ
る遷移検出回路は安定に動作することがわかる。
次に本発明の第３の実施例による遷移検出回路を説明す
る。本実施例は、第７図に示すように、複数の入力信号
ＡＩ 、 Ａ２・・・・・・の変化をまとめて検出する
ものである。検出信号Ａｉ、Ａ２・・・・・・ごとに、
ＮＡＮＤ 形ｓ −Ｒフリップフロップ２３ 、３３
、・・・−・・・とＮチャンネルＭＯＳトランジスタＱ
、 ５３ 、７３ 、８３・・・・・・を設けている
。入力信号ＡＩ 、 Ａ２・・・・・・のどれかが遷移
すれげ、検出信号Ｃにパルスが発生する。
る。本実施例は、第７図に示すように、複数の入力信号
ＡＩ 、 Ａ２・・・・・・の変化をまとめて検出する
ものである。検出信号Ａｉ、Ａ２・・・・・・ごとに、
ＮＡＮＤ 形ｓ −Ｒフリップフロップ２３ 、３３
、・・・−・・・とＮチャンネルＭＯＳトランジスタＱ
、 ５３ 、７３ 、８３・・・・・・を設けている
。入力信号ＡＩ 、 Ａ２・・・・・・のどれかが遷移
すれげ、検出信号Ｃにパルスが発生する。
第８図に示す遷移検出回路は、第７図の回路と相対な関
係にあるもので、Ｓ−Ｒフリップフロップ２４ 、３４
、・・・・・・カＮＯＲ形であり、ＭＯＳトランジス
タ４４ 、５４ 、７４ 、８４ 、・・・・・・がＰ
チャンネルである。
係にあるもので、Ｓ−Ｒフリップフロップ２４ 、３４
、・・・・・・カＮＯＲ形であり、ＭＯＳトランジス
タ４４ 、５４ 、７４ 、８４ 、・・・・・・がＰ
チャンネルである。
なお、検出回路はＮＡＮＤゲートやＮＯＲゲートに限ら
ず、要はフリップフロップの２つの出力信号の変化の時
間的な相違が検出できるものであればよい。
ず、要はフリップフロップの２つの出力信号の変化の時
間的な相違が検出できるものであればよい。
以上の通り、本発明によれば、簡単な構成で実現でき、
バタン面積が少なくてすむ。また入力信号の変化速度に
無関係に検出信号の・ぐルス巾が決定されるため、動作
が安定である。また入力信号が複数であっても簡単な構
成で遷移検出回路が実現できる。
バタン面積が少なくてすむ。また入力信号の変化速度に
無関係に検出信号の・ぐルス巾が決定されるため、動作
が安定である。また入力信号が複数であっても簡単な構
成で遷移検出回路が実現できる。
第１図、第２図はそれぞれ従来の遷移検出回路の回路図
、第３図は本発明の第１の実施例による遷移検出回路の
回路図、第４図は同回路の動作を示すタイムチャート、
第５図は本発明ゐ第２の実施例による遷移検出回路の回
路図、第６図は同回路の動作を示すタイムチャート、第
７図は本発明の第３の実施例による遷移検出回路の回路
図、第８図は本発明の第４の実施例による遷移検出回路
の回路図である。 １１ 、１２・・・インバータ、２１ 、３１・・・Ｎ
ＡＮＤゲート、２２ 、３２・ＮＯＲゲート、４１ 、
５１ 、４３ 、５３ 、７３ 、８３・・・Ｎチャン
ネルＭＯＳトランジスタ、４２ 、５２ 、 ’４４
、５４・・・ＰチャンネルＭＯ８）ランジスタ、６１
、６２ 、６３ 。 ６４・・・抵抗、２３．３３・・・ＮＡＮＤ形５−Ｒ７
リップフロップ、２４．３４・・・ＮＯＲ形５−Ｒ７リ
ップフロップ。 ＃−７１図 第２図
、第３図は本発明の第１の実施例による遷移検出回路の
回路図、第４図は同回路の動作を示すタイムチャート、
第５図は本発明ゐ第２の実施例による遷移検出回路の回
路図、第６図は同回路の動作を示すタイムチャート、第
７図は本発明の第３の実施例による遷移検出回路の回路
図、第８図は本発明の第４の実施例による遷移検出回路
の回路図である。 １１ 、１２・・・インバータ、２１ 、３１・・・Ｎ
ＡＮＤゲート、２２ 、３２・ＮＯＲゲート、４１ 、
５１ 、４３ 、５３ 、７３ 、８３・・・Ｎチャン
ネルＭＯＳトランジスタ、４２ 、５２ 、 ’４４
、５４・・・ＰチャンネルＭＯ８）ランジスタ、６１
、６２ 、６３ 。 ６４・・・抵抗、２３．３３・・・ＮＡＮＤ形５−Ｒ７
リップフロップ、２４．３４・・・ＮＯＲ形５−Ｒ７リ
ップフロップ。 ＃−７１図 第２図
Claims (1)
- 【特許請求の範囲】 １、入力信号を反転して反転入力信号を出力する□ 反
転回路と、２つの入力端と２つの出力端とを有し、前記
入力端の一方には前記入力信号を入力し、前記入力端の
他方には前記反転入力信号を入力するフリップフロップ
回路と、このフリップフロップ回路の前記出力端からそ
れぞれ出力された出力信号を入力し、これら出力信号が
同じ論理レベルであるときに検出信号を出力する検出回
路とを備え、この検出回路から出力される検出信号によ
り前記入力信号の論理レベルが遷移したことを検出する
遷移検出回路。 ２、特許請求の範囲第１項記載の回路において、前記入
力信号が複数であり、この複数の入力信号に対して前記
反転回路と前記フリップフロップ回路とをそれぞれ設け
たことを特徴とする遷移検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022510A JPS59151523A (ja) | 1983-02-14 | 1983-02-14 | 遷移検出回路 |
| US06/577,763 US4591744A (en) | 1983-02-14 | 1984-02-07 | Transition detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022510A JPS59151523A (ja) | 1983-02-14 | 1983-02-14 | 遷移検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151523A true JPS59151523A (ja) | 1984-08-30 |
Family
ID=12084750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022510A Pending JPS59151523A (ja) | 1983-02-14 | 1983-02-14 | 遷移検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4591744A (ja) |
| JP (1) | JPS59151523A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257436U (ja) * | 1985-09-28 | 1987-04-09 | ||
| JPH02131010A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | アドレス変化検出回路 |
| JPH06177728A (ja) * | 1992-12-09 | 1994-06-24 | Nec Corp | 出力バッファ回路 |
| US5619151A (en) * | 1989-03-09 | 1997-04-08 | Hitachi, Ltd. | Semiconductor device |
| US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60139015A (ja) * | 1983-12-27 | 1985-07-23 | Fujitsu Ltd | パルス発生回路 |
| US4710648A (en) * | 1984-05-09 | 1987-12-01 | Hitachi, Ltd. | Semiconductor including signal processor and transient detector for low temperature operation |
| US5374894A (en) * | 1992-08-19 | 1994-12-20 | Hyundai Electronics America | Transition detection circuit |
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| US6111436A (en) * | 1997-04-30 | 2000-08-29 | Sun Microsystems, Inc. | Measurement of signal propagation delay using arbiters |
| US6137318A (en) * | 1997-12-09 | 2000-10-24 | Oki Electric Industry Co., Ltd. | Logic circuit having dummy MOS transistor |
| KR100272672B1 (ko) * | 1997-12-31 | 2000-11-15 | 윤종용 | 다이나믹 씨모오스 회로 |
| US6340901B1 (en) | 1999-02-12 | 2002-01-22 | Sun Microsystems, Inc. | Measurement of signal propagation delay using arbiters |
| JP4416789B2 (ja) * | 2004-05-28 | 2010-02-17 | パナソニック株式会社 | 信号受信回路及び信号入力検知回路 |
| US7915933B2 (en) * | 2006-11-30 | 2011-03-29 | Mosaid Technologies Incorporated | Circuit for clamping current in a charge pump |
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| US4039858A (en) * | 1976-04-05 | 1977-08-02 | Rca Corporation | Transition detector |
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| EP0088135B1 (de) * | 1982-03-04 | 1986-12-10 | Deutsche ITT Industries GmbH | Integrierte Isolierschicht-Feldeffekttransistor-Schaltung für ein Eins-aus-n-System |
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-
1983
- 1983-02-14 JP JP58022510A patent/JPS59151523A/ja active Pending
-
1984
- 1984-02-07 US US06/577,763 patent/US4591744A/en not_active Expired - Lifetime
Patent Citations (1)
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| JPS5037332A (ja) * | 1973-08-06 | 1975-04-08 |
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| JPS6257436U (ja) * | 1985-09-28 | 1987-04-09 | ||
| JPH02131010A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | アドレス変化検出回路 |
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| US5734622A (en) * | 1992-09-11 | 1998-03-31 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| JPH06177728A (ja) * | 1992-12-09 | 1994-06-24 | Nec Corp | 出力バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4591744A (en) | 1986-05-27 |
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