JPS588169B2

JPS588169B2 - ハケイヘンカンソウチ

Info

Publication number: JPS588169B2
Application number: JP48045432A
Authority: JP
Inventors: 重松朋久; 鈴木八十二
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1973-04-21
Filing date: 1973-04-21
Publication date: 1983-02-15
Also published as: JPS49131668A

Description

【発明の詳細な説明】本発明はデジタル回路の波形変換装置に係わり特に入力
信号をその立上り及びまたは立下りに応答するパルスに
変換する装置に関するものである。

従来、検出回路や制御回路などのデジタル回路において
ある特定の信号の変動を検出するには、微分回路、また
は出力信号が入力信号よりも遅れて反転するように出力
端子に遅延用コンデンサを接続したインバータと、論理
ゲートよりなる例えば第１図に示すような波形変換装置
を使用している。

第１図に示す装置は入力信号Ｓのレベル変動後にそのレ
ベル変動方向とは逆方向に出力レベルが変動するように
した遅延用コンデンサＣ付きインバータイと、入力信号
Ｓの変動後のレベルと入力信号Ｓが変動する前のコンデ
ンサＳに記憶されている反転レベルとの一致により、入
力信号をその立上り及び立下りに応答するパルスにそれ
ぞれ変換するナンド回路ロ及びノア回路ニと、必要に応
じてこれら回路ロ，ニにそれぞれ接続されるインバータ
ハ、ホより構成されている。

このような従来の装置においては、インバータイに加わ
っている入力信号Ｓが第２図に示すように立上っても、
インバータイの出力信号Ｓ′は遅延用コンデンサＣによ
り立下がらず、遅延時間ｔＱの間だけ入力信号Ｓの変動
前の反転レベルが保持され、遅延時間ｔＣ経過後に立下
る。

よって変動時の遅延時間ｔＣの間だけ入力信号Ｓとイン
バータイの出力信号に共通のレベルが存在し、即ち入力
信号Ｓの変動後のレベル゛１”と、入力信号Ｓが変動す
る前のインバータイの出力レベル”１”がｔＣ区間だけ
一致するため、ナンド回路ロの出力Ｐ２が第２図に示す
ようにｔＣ区間だけ”０”レベルとなり、即ちナンド回
路ロより入力信号Ｓの立上りに応答する負パルスＰ２が
得られることになる。

またインバータイに加わっている入力信号Ｓが第２図に
示すように立下っても、インバータイの出力信号Ｓ′は
遅延用コンデンサＣによって直ちに立上がらず、第２図
に示すようにｔｃなる遅延時間経過後に立上る。

従って遅延時間ｔＣの間だけ入力信号Ｓとインバータイ
の出力に共通のレベルが存在し、即ち入力信号Ｓの変動
後のレベル“０”と入力信号Ｓが変動する前のインバー
タイの出力レベル“０”とが遅延時間ｔＣの区間だけ一
致するため、ノア回路ニの出力はｔｃ区間だけ″１”レ
ベルとなり、ノア回路ニの出力部より入力信号Ｓの立下
りに応答する正パルスＰ３が得られることになる。

更にナンド回路ロの出力信号Ｐ２及びノア回路ニの出力
信号Ｐ３はインバータハ及びホによってそれぞれ反転さ
れ、パルスＰ１及びＰ４が得られるから、この装置によ
って入力信号Ｓの立上りに応答する正パルスＰ１及び負
パルスＰ２、立下りに応答する正パルスＰ３及び負パル
スＰ４が得られることになる。

以上のように第１図に示す従来の装置は、入力信号Ｓを
その立上り及び立下りに応答するパルスＰ１，Ｐ２及び
Ｐ３，Ｐ４に変換するもので、入力信号Ｓの変動を瞬時
パルスとして検出できるものであるが、パルス発生に必
要な遅延のためのある程度の容量をもつコンデンサＣを
用いているため、装置を集積回路化した場合にコンデン
サＣの占める割合が大きく大形化される欠点があり、こ
れを避けるため従来はコンデンサＣを集積回路基盤外に
設けてこれらの間を結線する必要があった。

本発明は、前記遅延用コンデンサ付のインバータを使用
せず、入力信号に対して充分周期の短いクロツクパルス
に同期してスイッチ動作するＭＯＳトランジスタによっ
て構成されるクロツクドインバータを使用することによ
って、遅延用コンデンサを使用することなく、装置を小
形集積回路化できるようにしたもので、上記欠点を解決
したものである。

以下図面を参照して本発明の実施例を説明する。

まず第３図によって本発明装置の基本回路となる遅延回
路（クロツクドインバータ）について説明する。

第３図ａはクロツクドインバータのシンボル図、同図ｂ
及びＣは同図ａのそれぞれ異なる具体的回路図であり、
Ｎチャンネル型ＭＯＳトランジスタとＰチャンネルＭＯ
Ｓトランジスタによって構成したものである。

ここで第３図ｂはクロックパルスＣＰをゲート入力する
Ｎチャンネル型ＭＯＳトランジスタ１と入力Ｉｎをゲー
ト入力するＮチャンネル型ＭＯＳトランジスタ２のそれ
らのソース端子及びドレイン端子を低レベル電源ＧＮＤ
と出力節点Ｏｕｔとの間で直列に接続し、クロツクパル
スＣＰの逆極性パルスＣＰをゲート入力とするＰチャン
ネル型ＭＯＳトランジスタ４とＮチャンネル型ＭＯＳト
ランジスタ２にゲート入力されている入力と同じ入力Ｉ
ｎをゲート入力とするＰチャンネル型ＭＯＳトランジス
タ３を高レベル電源Ｖｃｃと、出力節点Ｏｕｔとの間で
それらのソース端子及びドレイン端子を直列に接続して
構成したものである。

この回路の動作を説明すると、クロツクパルスＣＰが高
レベル電源■ｃｃのレベル（以後これを“１”レベルと
いう）の時、その逆極性パルスＣＰは低レベル電源ＧＮ
Ｄのレベル（以下このレベルを″０”レベルという）で
あるからそれらがゲート入力されたＮチャンネル型ＭＯ
Ｓトランジスタ１及びＰチャンネル型ＭＯＳトランジス
タ４のソース端子とドレイン端子がそれぞれ導通される
から、入力信号Ｉｎがゲート入力されているＮチャンネ
ル型ＭＯＳトランジスタ２及びＰチャンネル型ＭＯＳト
ランジスタ３が入力信号Ｉｎのレベルに対して相補的な
スイッチ動作をすることにより、もしこの時入力Ｉｎが
“ｌ”レベルならばＮチャンネル型ＭＯＳトランジスタ
２のソース・ドレイン間が導通し、Ｐチャンネル型ＭＯ
Ｓトランジスタのソース間は遮断されるので、出力節点
Ｏｕｔには導通したＮチャンネル型ＭＯＳトランジスタ
１，２のインピーダンスがＰチャンネル側のそれに比し
て著しく減少するので、ＧＮＤレベルが得られる。

逆に入力Ｉｎが“０”レベルならば、Ｐチャンネル型Ｍ
ＯＳトランジスタ３が導通してＮチャンネル型ＭＯＳ２
は遮断されるので、Ｐチャンネル型トランジスタ３，４
のインピーダンスがＮチャンネル側に比して著しく減少
することによりＶｃｃレベルが得られることになる。

即ち第３図ｂに示されるクロツクドインバータはＮチャ
ンネルＭＯＳトランジスタ１にゲート入力されたクロッ
クパルスＣＰが“ｌ”レベルになったとき（この時Ｐチ
ャンネルＭＯＳトランジスタ４にゲート入力されている
クロツクパルスＣＰは゛０”レベルである）入力信号Ｉ
ｎの反転動作を行なうものである。

一方、パルスＣＰが“０”レベル、パルスＣＰが“１”
レベルになると、それらがそれぞれゲート入力されてい
るＮチャンネル型ＭＯＳトランジスタ１及びＰチャンネ
ル型ＭＯＳトランジスタ４は同時に遮断されているので
、出力節点Ｏｕｔは電源■ｃｃ及び電源ＧＮＤからは絶
縁されており、そのレベルは以前のレベルを保持し、時
間の経過と共に減衰していく（漏れのため）。

第３図Ｃにおけるクロツクドインバータはクロツクパル
スＣＰ，ＣＰをゲート入力するトランジスタ６，７を出
力節点Ｏｕｔ側に配置したもので、Ｎチャンネル型トラ
ンジスタ５、Ｐチャンネル型トランジスタ８の配置構成
及び動作は第３図ｂと全く同様である。

また第３図ｂ，ｃに示されるクロツクドインバータは、
クロツクパルスによってゲート入力されているトランジ
スタのソース、ドレイン端子間が導通した時のみ反転動
作を行なえばよいのであるから、電源Ｖｃｃが供給され
る端子にクロックパルスＣＰ、電源ＧＮＤに接続される
端子にクロツクパルスＣＰを供給し、これらトランジス
タ１，４及び６，７のソース・ドレイン端子間が導通す
るときクロツクパルスＣＰがＶｃｃレベル、クロックパ
ルスＣＰがＧＮＤレベルになるようにしてインバータ動
作をさせることもできる。

また第３図ａのシンボル図において、シンボル方向に向
いた矢印に名記されるクロツクパルスがＮチャンネルＭ
ＯＳトランジスタ側にゲート入力されたクロツクパルス
を意味し、シンボルの外方向に向いた矢印に名記される
クロックパルスはＰチャンネルＭＯＳトランジスタ側に
ゲート入力されたクロツクパルスを意味するものとする
。

以上説明したクロツクドインバータは入力信号の遅延動
作を可能とするものであるが、この反転動作をさらに論
理動作に応用した２入力クロツクド論理ゲートも本発明
の実施例で使用するので、これを第４図及び第５図で説
明し、合わせて本発明の実施例に用いるインバータ、ナ
ンドゲート、ノアゲートの具体例を第６図ないし第８図
により説明する。

まず第４図は２つの入力Ｉｎ１，Ｉｎ２をもつクロツク
ドナンドゲートを示し、同図ａはシンボル図、同図ｂ，
ｃは同図ａのそれぞれ異なる具体的回路図である。

まず第４図ｂについて説明すると、この相補対称型回路
のＮチャンネル側で、一方の入力■ｎ１をゲート入力と
するトランジスタ１０と他方の入力Ｉｎ２をゲート入力
とするトランジスタ１１とを、そのソース端子及びドレ
イン端子を直列に接続し、Ｐチャンネル側では、上記入
力Ｉｎ１，Ｉｎ２をそれぞれゲート入力とするトランジ
スタ１３と１２とをそのソース端子及びドレイン端子を
並列に接続し、Ｎチャンネル型ＭＯＳトランジスタ１１
のドレイン端子とＰチャンネルＭＯＳトランジスタ１２
と１３のドレイン端子の接続点を出力節点Ｏｕｔで接続
させ、Ｎチャンネル型ＭＯＳトランジスタ１０のソース
端子と電源ＧＮＤもしくはクロツクパルスＣＰとの間に
クロツクパルスＣＰをゲート入力とするＮチャンネル型
ＭＯＳトランジスタ９のソース端子、ドレイン端子を接
続し、更にＰチャンネル側では、トランジスタ１２と１
３のソース端子の接続点と、電源■ｃｃもしくはクロッ
クパルスＣＰとの間にクロツクパルスＣＰをゲート入力
とするＰチャンネル型ＭＯＳトランジスタ１４のソース
端子、ドレイン端子を接続して構成したものである。

上記回路の動作は、クロックパルスＣＰが”１”レベル
、ＣＰが″０”レベルになったとき、Ｎチャンネル型Ｍ
ＯＳトランジスタ９及びＰチャンネル型ＭＯＳトランジ
スタ１４が同時にそのソースドレイン端子間が導通し、
トランジスタ１０，１１，１２，１３によって構成され
る論理ゲートが動作をし、入力Ｉｎ１が“１”レベル、
入力Ｉｎ２が“１”レベルのときのみその出力節点Ｏｕ
ｔは電源■ｃｃとは遮断され、Ｎチャンネル型トランジ
スタ９，１０，１１が導通することにより電源ＧＮＤと
導通され、ＧＮＤレベル即ち゛０”レベルが得られる。

入力Ｉｎ１，Ｉｎ２が他の組合わせの時は、必ず直列に
接続されたＮチャンネル型ＭＯＳトランジスタ１０，１
１のいずれかが遮断され、並列に接続されたＰチャンネ
ル型ＭＯＳトランジスタ１２，１３のいずれかが導通状
態にあるので、その出力節点Ｏｕｔには■ｃｃレベル即
ち”１”Ｌ／ヘ，Ｉｔ／カ表われる。

クロックパルスＣＰが″０”レベル、ＣＰ力ｉ”１”レ
ベルの場合は、前記のクロツクドインバータと同様にし
てこの回路の出力節点Ｏｕｔは電源■ｃｃ及びＣＮＤと
は切離されるため、そのレベルは以前のレベルを保持し
、時間の経過とともに減衰していく。

第４図ＣはクロックパルスＣＰ，ＣＰによってそれぞれ
ゲート入力されたＮチャンネル型トランジスタ１７、Ｐ
チャンネル型トランジスタ１８を両チャンネル側の論理
構成に対して出力側に直列に接続したもので、Ｎチャン
ネル型トランジスタ１５，１６、及びＰチャンネル型ト
ランジスタ１９，２０の配置構成及び動作は第４図ｂと
全く同様である。

第５図は２入力■ｎ１，■ｎ２をもつクロツクドノアゲ
ートであり、同図ａはそのシンボル図、同図ｂ，ｃはそ
の具体的回路図である。

まず同図ｂについて説明すると、Ｎチャンネル側で、一
方の入力Ｉｎ１をゲ一ト入力とするトランジスタ２２と
、他方のＩｎ２をゲ一ト入力とするトランジスタ２３を
そのソース端子及びドレイン端子を並列に接続し、Ｐチ
ャンネル側では、上記の入力Ｉｎ１，Ｉｎ２をそれぞれ
ゲート入力とするトランジスタ２４，２５を直列に接続
し、Ｎチャンネル型ＭＯＳトランジスタ２２，２３のド
レイン端子の接接点と、Ｐチャンネル型ＭＯＳトランジ
スタ２４のドレイン端子を出力節点Ｏｕｔで接続させ、
Ｎチャンネル型ＭＯＳトランジスタ２２，２３のソース
端子の接続点と電源ＧＮＤもしくはクロックパルスＣＰ
の供給端子間に、クロツクパルスＣＰをゲート入力とす
るＮチャンネル型ＭＯＳトランジスタ２１を接続し、更
にＰチャンネル側では、トランジスタ２５のソース端子
と電源■ｃｃもしくはクロツクパルスＣＰの供給端子間
に、クロツクパルスＣＰをゲート入力とするＰチャンネ
ル型ＭＯＳトランジスタ２６を接続して構成したもので
ある。

この回路の動作は、クロツクパルスＣＰが″１″レベル
、ＣＰが”０”レベルになった時、Ｎチャンネル型ＭＯ
Ｓトランジスタ２１及びＰチャンネル型ＭＯＳトランジ
スタ２６が同時にそのソース・ドレイン間が導通し、ト
ランジスタ２２，２３，２４，２５ａよって構成される
論理ゲートが動作をし、入力Ｉｎ１が゛０”レベル、入
力Ｉｎ２が゛０”レベルの時のみその出力点Ｏｕｔは電
源ＧＮＤとは遮断され、Ｐチャンネル型ＭＯＳトランジ
スタ２４，２５，２６が同時に導通することにより、電
源■ｃｃと導通され、Ｖｃｃレベル即ち”１”レベルが
得られる。

入力Ｉｎ１，Ｉｎ２が他の組合わせの時は、必ず直列に
接続されたＰチャンネル型ＭＯＳトランジスタ２４，２
５のいずれかが遮断され、並列に接続されたＮチャンネ
ル型トランジスタ２２，２３のいずれかが導通するの
で、出力節点ＯｕｔにはＧＮＤレベル即ち゛０”レベル
が表ワれる。

クロックパルスＣＰが゛０″レベル、ＣＰが“１″レベ
ルの場合は、前記の２例と同様にして出力節点Ｏｕｔは
電源■ＣＣ及び電源ＧＮＤとは切離されるため、そのレ
ベルは以前のレベルを保持し、時間の経過と共に減少し
ていく。

第５図ＣはクロツクパルスＣＰ，ＣＰがそれぞれゲート
入力されたＮチャンネル型ＭＯＳトランジスタ２９とＰ
チャンネル型ＭＯＳトランジスタ３０を両チャンネル側
の論理構成に対して出力側に接続したもので、Ｎチャン
ネル型トランジスタ２７，２８及びＰチャンネル型トラ
ンジスタ３１，３２の配置構成及び動作は第５図ｂと全
く同様である。

第６図は第３図の場合と同様に相補対称型回路とした場
合のインバータ回路であり、同図ａはシンボル図、ｂは
その具体的回路図である。

この回路は図からも明らかなように第３図ａ，ｂまたは
ｃに対応し、回路からクロックパルスＣＰをゲート入力
とするＮチャンネル型ＭＯＳトランジスタ及びクロツク
パルスＣＰをゲート入力とするＰチャンネル型トランジ
スタの条件を除去し、クロツクパルスＣＰ，ＣＰとは無
関係に動作する点が相異するインバータ回路である。

また同様に第１図は第４図に対応するナンド回路、第８
図は第５図に対応するノア回路であり、これら第７図及
び第８図において、ａはシンボル図、ｂは具体的回路図
である。

これらの回路も第６図の場合と同様にクロツクパルスＣ
Ｐ，ＣＰとは無関係である。

次に、以上説明した各回路を使用することによって構成
された波形変換装置を図面に従って説明する。

第９図に示すものは、クロツクパルスＣＰの立上りに同
期して変動する入力信号Ｓｉに対してその変動に応答す
るパルスを発生させる波形変換装置であり、入力信号Ｓ
ｉの変動時には反転動作をせず、変動前の入力信号の逆
のレベルをクロツクパルスＣＰのパルス巾だけ保持させ
るように、Ｎチャンネル側のクロツクパルスをゲート入
力とするトランジスタ１または６に反転クロックパルス
ＣＰをゲート入力とし、Ｐチャンネル型トランジスタ４
または７側にクロツクパルスＣＰをゲート入力としたク
ロツクドインバータ３３（第３図に相当するがクロツク
パルスが逆）と、その出力信号Ｓ’ｉと入力信号Ｓｉを
入力とした第７図に相当するナンドゲート３４、及び同
じ＜Ｓ’ｉとＳｉを入力とした第８図に相当するノアゲ
ート３５と、ナンドゲ゛一ト３４の出力Ｐ２を入力とし
た第６図に相当するインバータ３６、及び／アゲート３
５の出力Ｐ３を入力とした第６図に相当するインバータ
３７から構成され、必要に応じて具備される信号Ｓ′ｉ
を入力とした第６図に相当するインバータ３８とその出
力を入力とする、クロツクインバータ３３とは逆のクロ
ツクパルスをそれぞれＮチャンネルトランジスタ側にク
ロツクパルスＣＰ、Ｐチャンネルトランジスタ側にクロ
ックパルスＣＰをゲート入力した第３図に相当するクロ
ツクドインバータ３９をクロツクドインバータ３３の出
力に接続した安定回路８１よりなる。

上記構成よりなる回路の動作は、いま入力信号Ｓｉが第
１０図の動作波形図に示すようにクロックパルスＣＰの
立上りに同期して”０”レベルから“１”レベルに変動
すると、このときクロックドインバータ３３は、Ｎチャ
ンネル側のクロツクパルスＣＰは″０”レベルであり、
Ｐチャンネル側のクロツクパルスＣＰは″１”レベルで
あるため、反転動作は行なわず、その出力Ｓ’ｉは入力
信号Ｓｉの変動前の逆レベル即ち”１”レベルを保持し
、次にクロツクパルスＣＰが”１”レベル、ＣＰ力げ０
”レベルになった時に反転動作を行ない、クロックパル
スＣＰのパルス巾だけ遅れて出力Ｓ’ｉは゛１″レベル
から゛０”レベルと立下る。

よって入力信号が変動した時のクロツクパルスＣＰのパ
ルス巾の区間だけ入力信号Ｓｉとクロツクドインバータ
３３の出力Ｓ′ｉに共通のレベルが存在し、即ち入力信
号Ｓｉの変動後のレベル“１”と入力信号Ｓｉが変動す
る前のクロツクドインバータ３３の出力レベル“１”が
ＣＰのパルス巾区間だけ一致するため、それらが入力さ
れているナンドゲート３４の出力Ｐ２が第１０図に示す
ように”０″レベルとなり、即ちナンドゲート３４の出
力から入力信号Ｓ１の立上りに応答する負パルスＰ２が
得られることになる。

またクロツクドインバータ３３の入力信号Ｓｉがクロツ
クパルスＣＰの立上りに同期して″１′゛レベルから“
０″レベルに変動すると、この時クロツクドインバータ
３３はクロツクパルスＣＰが″０″レベル、ＣＰが“１
”レベルの間反転動作を行なわず、その出力Ｓ’ｉは入
力信号Ｓｉの変動前の逆レベル即ち”０″レベルを保持
し、次にクロツクハルスＣＰが″１”レベル、ＣＰが”
０”レベルになった時に反転動作を行ない、ＣＰのパル
ス巾分だけ遅れて″０”レベルから″１”レベルに立上
る。

よって立下り変動時のＣＰのパルス巾の区間だけ入力信
号Ｓｉとクロツクドインバータ３３の出力Ｓ′ｉに共通
のレベルが存在し、即ち入力信号Ｓｉの変動後のレベル
”０”と入力信号Ｓｉが変動する前のクロツクドインバ
ータ３３の出力Ｓ’ｉのレベル”０”がＣＰのパルス巾
区間だけ一致するため、それらが入力されているノアゲ
ート３５の出力Ｐ３が第１０図に示すように“１”レベ
ルとなり、即ちノアゲート３５の出力から入力信号Ｓｉ
の立下りに応答する正パルスＰ３が得られることになる
。

更にナンドゲート３４の出力信号Ｐ２及びノアゲート３
５の出力信号Ｐ，はインバータ３６及び３７によってそ
れぞれ反転され、パルスＰ１及びＰ４が得られるから、
この装置によって入力信号Ｓｉの立上りに応答する正パ
ルスＰ１及び負パルスＰ２、立下りに応答する正パルス
Ｐ３及び負パルスＰ４が得られることになる。

なお、インバータ３８、クロツクドインバータ３９によ
って構成された安定回路８１は、クロツクドインバータ
３３が反転動作していないとき、即ちクロックパルスＣ
Ｐが゛０″レベル、ＣＰが゛１″レベルの時に反転動作
を行なうクロツクドインバータ３９によってクロツクド
インバーク３３の出力Ｓ′ｉのレベルの減衰を防ぐため
にＳ’ｌのレベルをクロツクドインバータ３９の出力に
帰還させるもので、特にクロツクパルスの周期が長い場
合に使用されるものである。

第１１図に示す波形変換装置は、入力信号Ｓｉがクロツ
クパルスＣＰとは非同期で変動する場合のそれに応答す
るパルスを発生させる波形変換装置である。

第９図、第１０図において示した装置は、入力信号Ｓｉ
がクロツクパルスＣＰまたはＣＰに同期されて変動する
から、クロツクドインバータ３３による遅延が可能であ
ったが入力信号ＳｉがクロツクパルスＣＰの周期には無
関係に変動する場合は、クロツクドインバー夕が反転動
作を行っている区間で入力信号Ｓｉが変動すると遅延動
作は行なわれないので、この対策として第１０図に示さ
れる装置の入力端子に入力信号ＳｉのクロックパルスＣ
Ｐとの同期性をとるための遅延回路を接続したものであ
る。

入力信号ＳｉはＮチャンネル側にクロツクパルスＣＰ、
Ｐチャンネル側にクロツクパルスＣＰをゲート入力とし
た構成のクロツクドインバータ３８の入力となり、その
出力Ｓ’ｉ−１ク田ンクドインバータ３８とは逆極性の
クロックパルス、即ちＮチャンネル側にクロツクパルス
ＣＰ，Ｐチャンネル側にＣＰをゲート入力とするクロツ
クドインバーク３９の入力となっている。

クロツクドインバータ３８，３９の出力点には、保持し
た信号レベルの減衰を防ぐために必要に応じて具備され
るクロツクドインバータ４５とインバータ４６及びクロ
ツクドインバータ４７とインバータ４８からなる二組の
安定回路８２，８３の出力点がそれぞれ接続されている
。

クロツクドインバータ３９の出力Ｓ″ｉ−１は、Ｎチャ
ンネル側のクロツクとしてＣ千、Ｐチャンネル側のクロ
ツクとしてＣＰをゲート入力とするクロックドインバー
タ４０とナンドゲート４１、ノアゲート４２、インバー
タ４３及び４４、更にインバータ４９とクロツクドイン
バータ５０からなる安定回路８４から構成される、第９
図において説明した回路装置と全く同一の波形変換装置
の入力となっている。

上記構成の動作は、第１２図の動作波形図に示すように
入力信号ＳｉがクロックパルスＣＰとは無関係に“０”
レベルから“１”レベルに変動すると、クロツクドイン
バータ３８の出力Ｓ’ｉ−ｔはクロツクパルスＣＰが“
０”レベル、ＣＰ”１”レベルの区間でのみ反転動作を
し、この区間で初めて”１”レベルから“０”レベルに
立上がる。

出力Ｓ’ｉ−ｔを入力とするクロツクドインバーク３９
はクロツクドインバータ３８とは逆のＣＰ＝”１”レベ
ル、ＣＰ＝”０’”レベルの区間でのみ反転動作をする
ので、すてに“１”レベルから”０”レベルに変動して
いる入力Ｓ’ｉ−１に対してクロツクパルスＣＰが”ｌ
”レベルに立上るのに同期してその出力Ｓ″ｉ−１は”
０”レベルから“１”レベルに立上る。

また入力信号ＳｉがクロツクパルスＣＰとは無関係に“
１”レベルから”０”レベルに変動すると、クロツクド
インバータ３８の出力Ｓ′ｉ−ｌはｃｐ＝”０”レベル
、ＣＰ＝“１”レヘルの区間で初めて”０”レベルから
”１”レベルに立上る。

出力Ｓ′ｉを入力とするクロツクドインバータ３９は次
のＣＰ＝“１”レベル、ＣＰ＝”０”レベルの区間で反
転動作を行ない、すでに“０”レベルから“１”レベル
に立上っている入力Ｓ’ｉ−１に対してクロツクパルス
ＣＰが”１”レベルニ立上るのに同期してその出力Ｓ”
ｉ−１は”１”レベルから”０”レベルに立下る。

従って入力信号Ｓｉの変動はクロックパルスＣＰに同期
した出力Ｓ″ｉ−１の変動に置換えられるものである。

以下第９図の揚合と同様にして入力信号Ｓｉの立上りに
応答する正パルスＰ１、負パルスＰ２がインバータ４３
の出力及びナンドゲート４１の出力点から、また立下り
に応答する正パルスＰ３、負パルスＰ４がノアゲート４
２の出力及びインバータ４４の出力点から得られること
になる。

第１３図に示す本発明の一実施例は、入力信号Ｓｉの変
動に対し、前記第９図及び第１１図に示すものの場合よ
りも２倍のパルス巾をもつ応答パルスを発生させるため
に、クロツクパルスＣＰに同期して変動する入力信号Ｓ
ｉの変動前のレベルを、２つのクロツクドインバータを
使用することによってクロックパルスＣＰの１周期区間
その変動後も記憶させるようにしたものである。

即ち入力信号Ｓｉは、その変動時に反転動作をしないよ
うに、クロツクパルスとしてＮチャンネル側にＣＰ，Ｐ
チャンネル側にＣＰをゲート入力とするクロツクドイン
バータ５１の入力となり、クロツクドインバータ５１の
出力Ｓ′ｉ−２はインバータ５９と、Ｎチャンネル側に
クロツクパルスＣＰ、Ｐチャンネル側に反転パルスＣＰ
をクロツク入力とするクロツクドインバータ６０よりな
る安定回路８５と接続され、更にＮチャンネル側にクロ
ツクパルスＣＰ，Ｐチャンネル側に反転パルスＣＰをク
ロツク入力とするクロツクドインバータ５２の入力とな
っている。

クロツクドインバーク５２の出力Ｓ”ｉ−２はインバー
タ５３の入力となり、その出力は安定回路８６として動
作する、Ｎチャンネル側にＣＰ，Ｐチャンネル側にＣＰ
をクロツク入力とするクロツクドインバータ６１の入力
となり、このインバータ６１の出力はクロツクドインバ
ータ５２の出力点と接続されている。

入力信号Ｓｉとインバータ５３の出力Ｓ″′ｉ−１はナ
イドゲート５４及びノアゲート５５の入力となり、それ
らの出力Ｐ２及びＰ３はインバータ５６及び５Ｔによっ
て反転されて応答パルスＰ１，Ｐ４が得られるようにな
っている。

上記装置の動作は、いま入力信号Ｓｉがクロックパルス
ＣＰの立上りに同期して、第１４図に示すように”０”
レベルから“１”レベルに変動すると、このときクロツ
クドインバータ５１は反転動作を行なわずに、入力信号
Ｓｉの変動前の逆レベルを保持している。

一方、この時クロツクドインバータ５２は反転動作をす
るが、その入力Ｓ′ｉ−２が入力信号Ｓｉの変動前の逆
レベルであり、そのレベルを次段のインバータ５３の出
力点に伝えるのであるから、出力Ｓ″′ｉ−２は変動し
ない。

次にクロックパルスＣＰ＝”１”レベル、ＣＰ＝”０”
レベルになるとクロツクドインバータ５１は反転動作を
し、その出力Ｓ′ｉ−２は”１”レベルから“０”レベ
ルに立下るが、一方クロツクドインバータ５２は反転動
作を行なわないから、この区間では出力Ｓ’ｉ−２の変
動は伝達されない。

次にクロツクパルスがＣＰ＝”１”レベル、ＣＰ＝”０
”になると、クロツクドインバーク５２が反転動作する
のでその変動が伝達され、結局入力信号Ｓｉの立上りに
対して信号Ｓ″′ｉ−２はクロツクパルスＣＰの１周期
分遅れて立下ることになる。

よってこれらを入力するナンドゲート５４の出力点から
は、入力信号Ｓｉの変動後に存在する信号ＳｉとＳ”ｉ
−２の共通の“１”レベルの区間でのみ゛０”レベルと
なるクロツクパルスＣＰの一周期分の応答パルスＰ２が
得られることになる。

また入力信号Ｓｉが”１”レベルから゛０”レベルに立
下る変動に対しても、信号Ｓ′ｉ−２は同様にしてクロ
ックパルスＣＰの一周期分遅れて゛０”レベルから“１
”レベルに立上るので、この区間に存在する信号Ｓｉと
Ｓ“′ｉ−２の共通の“０”レベルに対して、これらを
入力とするノアゲート５５からクロツクパルスＣＰの１
周期分の正の変動応答ハルスＰ３が得られることになる
。

応答パルスＰ２Ｐ３，は更にインバータ５６及び５７に
よって反転され、結局入力信号Ｓｉの立上りに応答する
クロックパルスＣＰの一周期分のパルス巾をもつ正パル
スＰ１及び負パルスＰ２、立下りに応答する正パルスＰ
３及び負パルスＰ４が得られることになる。

以上の第１３図の実施例は、２段の遅延用クロツクドイ
ンバータによってクロツクパルスＣＰの一周期分の応答
パルスを発生させる装置であるが、遅延用クロツクドイ
ンバータを更に３段、４段と接続することによって３／
２周期、２周期分の応答パルスを発生させることは可能
である。

第１５図ないし第２０図は第３図ないし第５図に示すク
ロツクド論理回路の変形例である。

これらの回路の特徴は、回路構成素子として単一導電型
ＭＯＳトランジスタのみを用いたもので、スイッチング
ＭＯＳトランジスタと負荷ＭＯＳトランジスタの組合わ
せ回路を電源Ｖｓｓと電源ＶＤＤとの間に接続し（Ｐチ
ャンネル型ＭＯＳトランジスタのみの場合はＶＤＤがＶ
ｓｓに対して低レベルであり、Ｎチャンネル型ＭＯＳト
ランジスタのみの場合はＶＤＤがＶｓｓに対して高レベ
ルである）スイッチングＭＯＳトランジスタのゲートに
、クロックパルスＣＰまたはＣＰでオンまたはオフする
ＭＯＳトランジスタのソース・ドレインを介して入力信
号を伝達し、負荷ＭＯＳトランジスタのゲートにバイア
ス電ｉＶｏｏ（クロツクパルスＣＰまたはＣＰでもよい
）を印加し、このゲートバイアス■ＧＧの値を適当に選
定して負荷ＭＯＳトランジスタのとるソース・ドレイン
間のインピーダンスを選定せしめる構成としたものであ
る。

第１５図ないし第２０図においてはａはシンボル図、ｂ
はａに対応する具体的回路図であり、第１５図は構成素
子をＰチャンネル型ＭＯＳトランジスタのみで構成した
クロツクドインバータ、第１８図は構成素子をＮチャン
ネル型ＭＯＳトランジスタのみで構成したクロツクドイ
ンバータ、第１６図は構成素子がＰチャンネル型のクロ
ツクドナンドゲート、第１９図はＮチャンネル型のクロ
ツクドナンドゲート、第１７図はＰチャンネル型のクロ
ツクドノアゲート、第２０図はＮチャンネル型のクロツ
クドノアーゲートである。

なお、以上図示した実施例では本発明装置を正論理回路
で実現した場合を説明したが、負論理回路で実現できる
ことは明らかである。

また実施例では、入力信号をその立上り及び立下りに応
答するパルスに変換する場合を説明したが、入力信号を
その立上りまたは立下りのうちのいずれか一方に応答す
るパルスに変換することもできる。

この場合例えば立上りに応答するパルスのみを得ればよ
いならば、立下りに応答するパルスを得る回路は省略で
きる。

その他本発明は実施例に限られることなく、本発明の要
旨を逸脱しない範囲で種々応用可能であること勿論であ
る。

以上説明した如く本発明によれば、遅延用コンデンサを
用いることなく、入力信号の立上り及びまたは立下りに
同期した応答パルス、またはそれに近接した応答パルス
を、ＭＯＳトランジスタによって構成されたクロツクド
インバータ及びクロツクド論理ゲートによって得ること
ができ、装置を集積回路化した場合その小型化が図れる
。

またクロツクパルスを用いた遅延によって上記の応答パ
ルスを発生させるので、応答パルスの発生位置をクロツ
クパルスに同期して発生させることができ、かつそのパ
ルス中を任意に設定できる。

また入力信号の変動（立上りまたは立下り）がクロツク
パルスに同期しない場合は、一度クロツクパルスとの同
期をとってからクロツクドインバータの入力と出力との
レベル一致を行なわせるから、得られる応答パルスの巾
がクロツクパルスの半周期よりも狭くなるのが防止でき
、従って所期のパルス巾を有する応答パルスを得ること
ができる。

また一般に、デジタル回路内においてはその中で用いて
いる最も周期の長いパルスに対して内部のカウンタ等の
同期をとる必要があるが、このために最も周期の長いパ
ルスの立上りまたは立下りを同期点としてそれに近接す
る最も短いパルス巾をもツ同期パルスを得たい場合があ
るが、本発明装置によれば、そのパルスを得、その同期
点で全回路の各部分のレベルを設定し、同期をとること
が可能である。

また本発明は相補ＭＯＳ型クロツクドインバータの出力
端に、インバータ及びクロツクドインバータをループ化
した安定回路を設けたから、クロツク周波数が非常に低
い場合でも使用できる利点がある。

【図面の簡単な説明】

第１図は従来の波形変換装置を示すブロック図第２図は
同装置の動作を説明するための信号波形図、第３図ない
し第２０図は本発明の実施例を説明するために使用する
もので、第３図は同実施例で用いるクロツクドインバー
タの構成図、第４図は同実施例で用いるクロツクドナン
ドゲートの構成図、第５図は同実施例で用いるクロツク
ドノアゲートの構成図、第６図は同実施例で用いるイン
バータの構成図、第７図は同実施例で用いるナンドゲー
トの構成図、第８図は同実施例で用いるノアゲートの構
成図、第９図は波形変換装置を示すブロック図、第１０
図はその動作を説明するための信号波形図、第１１図は
波形変換装置を示すブロック図、第１２図はその動作を
説明するための信号波形図、第１３図は本発明の一実施
例を示すブロック図、第１４図はその動作を説明するた
めの信号波形図、第１５図及び１８図はそれぞれクロツ
クドインバータの変形例を示す回路構成図、第１６図及
び第１９図はそれぞれクロツクドナンドゲートの変形例
を示す回路構成図、第１７図及び第２０図はそれぞれク
ロツクドノアゲートの変形例を示す回路構成図である。３３，３８，３９，４０，５１，５２・・・・・・クロ
ツクドインバータ、３４，４１，５４・・・・・・クロ
ツクドナンドゲート、３５，４２，５５・・・−・・ク
田ンクドノアゲート。

Claims

【特許請求の範囲】

１第１の相補ＭＯＳ型クロツクドインバータを設けそ
の出力端を第１のインバータ及び第２の相補ＭＯＳ型ク
ロツクドインバータを介して前記第１の相補ＭＯＳ型ク
ロツクドインバータの出力端に接続してなる第１の遅延
回路と、第３の相補ＭＯＳ型クロツクドインバータを設
けその出力端を第２のインバータ及び第４の相補ＭＯＳ
型クロツクドインバータを介して箭記第３の相補ＭＯＳ
型クロツクドインバータの出力端に接続してなる第２の
遅延回路とを、入力信号供給端とナンドゲート及びノア
ゲートの各一方の入力端との間に、前記第１、第３の相
補ＭＯＳ型クロツクドインバータ及び第２のインバータ
が縦続接続されるように配置し、前記入力信号供給端を
前記ナンドゲート及びノアーゲートの各他方の入力端に
接続したことを特徴とする波形変換装置。