JPH04123520A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH04123520A JPH04123520A JP2244528A JP24452890A JPH04123520A JP H04123520 A JPH04123520 A JP H04123520A JP 2244528 A JP2244528 A JP 2244528A JP 24452890 A JP24452890 A JP 24452890A JP H04123520 A JPH04123520 A JP H04123520A
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- 230000001934 delay Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101100460146 Arabidopsis thaliana NEET gene Proteins 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 210000000689 upper leg Anatomy 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＭＯ８トランジスタにより構成される出
力バッファ回路に関する。
力バッファ回路に関する。
第３図は従来の出力バッファ回路の結線図を示し、以下
に説明する。
に説明する。
同図に示すように、信号入力端子１への入力信号はイン
バータ２によって反転されたのち、ドレインが互いに接
続され電源Ｖｃｃと接地（Ｖ ｓｓ）との間に設けられ
たＰＭＯ］トランジスタ３およびＮＭＯＳトランジスタ
４のゲートに入力され、両トランジスタ３．４の共通ト
レインに接続された出力端子５から入力信号のレベルに
応じた信号が出力される。
バータ２によって反転されたのち、ドレインが互いに接
続され電源Ｖｃｃと接地（Ｖ ｓｓ）との間に設けられ
たＰＭＯ］トランジスタ３およびＮＭＯＳトランジスタ
４のゲートに入力され、両トランジスタ３．４の共通ト
レインに接続された出力端子５から入力信号のレベルに
応じた信号が出力される。
つぎに、動作について説明する。
いま、第４図に示すような信号入力端子１への入力信号
ａがインバータ２により反転され、インバータ２の反転
出力信号すが両トランジスタ３゜４のゲートに入力され
ると、反転出力信号すがノ１イレベル（以下ハイという
）のときには両トランジスタ３，４がそれぞれオフ、オ
ンし、反転出力信号すがローレベル（以下ローという）
のときには両トランジスタ３，４がそれぞれオン、オフ
する。
ａがインバータ２により反転され、インバータ２の反転
出力信号すが両トランジスタ３゜４のゲートに入力され
ると、反転出力信号すがノ１イレベル（以下ハイという
）のときには両トランジスタ３，４がそれぞれオフ、オ
ンし、反転出力信号すがローレベル（以下ローという）
のときには両トランジスタ３，４がそれぞれオン、オフ
する。
従って、第４図に示すように入力信号ａがハイのときに
は両トランジスタ３，４がそれぞれオンオフし、出力端
子５への出力信号Ｃはハイとなり、入力信号ａがローの
ときには両トランジスタ３４かそれぞれオフ、オンし、
出力信号Ｃはローとなる。
は両トランジスタ３，４がそれぞれオンオフし、出力端
子５への出力信号Ｃはハイとなり、入力信号ａがローの
ときには両トランジスタ３４かそれぞれオフ、オンし、
出力信号Ｃはローとなる。
従来の出力バッファ回路は上記のような構成であるため
、入力信号がローからＩ＼イに変化する時及びハイから
ローに変化する時に、両トランジスタ３４が同時にオン
する状態が生し、両トランジスタ３．４の同時オンによ
って、電源Ｖｃｃから両トランジスタ３，４を介して接
地に貫通電流か流れ、電源電圧のふらつきが生じて他の
回路に悪影響を及はすという問題点があった。
、入力信号がローからＩ＼イに変化する時及びハイから
ローに変化する時に、両トランジスタ３４が同時にオン
する状態が生し、両トランジスタ３．４の同時オンによ
って、電源Ｖｃｃから両トランジスタ３，４を介して接
地に貫通電流か流れ、電源電圧のふらつきが生じて他の
回路に悪影響を及はすという問題点があった。
また、両トランジスタ３．４のトランジスタ幅が大きい
場合、両トランジスタ３．４のオン抵抗が小さくなって
大きな電流が瞬間的に流れるため、両トランジスタ３，
４それぞれがオフ状態からオン状態に変化する時、即ち
第４図に示すような出力信号Ｃの立上がり、立下がり時
に、大電流によるオーバーシュート、アンダーシュート
が生じ、ノイズ発生の原因になる。
場合、両トランジスタ３．４のオン抵抗が小さくなって
大きな電流が瞬間的に流れるため、両トランジスタ３，
４それぞれがオフ状態からオン状態に変化する時、即ち
第４図に示すような出力信号Ｃの立上がり、立下がり時
に、大電流によるオーバーシュート、アンダーシュート
が生じ、ノイズ発生の原因になる。
この発明は、上記のような問題点を解消するためになさ
れたもので、従来のような貫通電流及びノイズの発生を
防止できるようにすることを目的とする。
れたもので、従来のような貫通電流及びノイズの発生を
防止できるようにすることを目的とする。
この発明に係る出力バッフ７回路は、電源と出力端子と
の間に並列に設けられた２個のＰＭＯＳトランジスタと
、前記出力端子と接地との間に並列に設けられた２個の
ＮＭＯ８Ｉ−ランジスタと、入力信号を遅延して出力す
る第１の遅延回路と、前記入力信号と前記第１の遅延回
路の遅延出力信号とが入力され、前記入力信号、前記遅
延出力信号が共にハイレベルとなる状態、及び共にロー
レベルとなる状態のいずれか一方の状態時に、一方の前
記ＰＭＯＳトランジスタのゲートにローレベルの論理信
号を出力し、他方の状態時に、一方の前記ＮＭＯＳトラ
ンジスタのゲートにハイレベルの論理信号を出力する論
理回路と、前記ローレベルの論理信号を遅延して他方の
前記ＰＭＯ８Ｉ−ランジスタのゲートに出力する第２の
遅延回路と、前記ハイレベルの論理信号を遅延して他方
の前記ＮＭＯ３Ｉ−ランジスタのゲートに出力する第３
の遅延回路とを備え、他方の前記ＮＭＯＳトランジスタ
のオフ後に一方の前記ＰＭＯＳトランジスタがオンし、
他方の前記ＰＭＯＳトランジスタのオフ後に一方の前記
ＮＭＯＳトランジスタがオンするように、前記各遅延回
路の遅延時間を設定したことを特徴としている。
の間に並列に設けられた２個のＰＭＯＳトランジスタと
、前記出力端子と接地との間に並列に設けられた２個の
ＮＭＯ８Ｉ−ランジスタと、入力信号を遅延して出力す
る第１の遅延回路と、前記入力信号と前記第１の遅延回
路の遅延出力信号とが入力され、前記入力信号、前記遅
延出力信号が共にハイレベルとなる状態、及び共にロー
レベルとなる状態のいずれか一方の状態時に、一方の前
記ＰＭＯＳトランジスタのゲートにローレベルの論理信
号を出力し、他方の状態時に、一方の前記ＮＭＯＳトラ
ンジスタのゲートにハイレベルの論理信号を出力する論
理回路と、前記ローレベルの論理信号を遅延して他方の
前記ＰＭＯ８Ｉ−ランジスタのゲートに出力する第２の
遅延回路と、前記ハイレベルの論理信号を遅延して他方
の前記ＮＭＯ３Ｉ−ランジスタのゲートに出力する第３
の遅延回路とを備え、他方の前記ＮＭＯＳトランジスタ
のオフ後に一方の前記ＰＭＯＳトランジスタがオンし、
他方の前記ＰＭＯＳトランジスタのオフ後に一方の前記
ＮＭＯＳトランジスタがオンするように、前記各遅延回
路の遅延時間を設定したことを特徴としている。
この発明においては、２個のＰＭＯＳトランジスタと、
２個のＮＭＯＳトランジスタとを備え、従来のＰＭＯ５
，ＮＭＯ３トランジスタをそれぞれ分割した構成を有し
、しかも第２の遅延回路によって両ＰＭＯＳトランジス
タのオンのタイミングがずれ、第３の遅延回路によって
両ＮＭＯ８Ｉ−ランジスタのオンのタイミングがずれる
ため、トランジスタのオン時の電流が緩和されて従来の
ようなオーバシュートやアンダーシュートの発生が防止
される。
２個のＮＭＯＳトランジスタとを備え、従来のＰＭＯ５
，ＮＭＯ３トランジスタをそれぞれ分割した構成を有し
、しかも第２の遅延回路によって両ＰＭＯＳトランジス
タのオンのタイミングがずれ、第３の遅延回路によって
両ＮＭＯ８Ｉ−ランジスタのオンのタイミングがずれる
ため、トランジスタのオン時の電流が緩和されて従来の
ようなオーバシュートやアンダーシュートの発生が防止
される。
また、遅延回路の遅延時間の設定によって、他方のＮＭ
Ｏ８トランジスタのオフ後に一方のＰＭＯＳトランジス
タがオンし、他方のＰＭＯ８Ｉ−ランジスタのオフ後に
一方のＮＭＯＳトランジスタがオフするため、いずれか
のＰＭＯＳトランジスタとＮＭＯＳトランジスタか同時
にオンすることかなく、電源と接地との間に貫通電流が
流れることかない。
Ｏ８トランジスタのオフ後に一方のＰＭＯＳトランジス
タがオンし、他方のＰＭＯ８Ｉ−ランジスタのオフ後に
一方のＮＭＯＳトランジスタがオフするため、いずれか
のＰＭＯＳトランジスタとＮＭＯＳトランジスタか同時
にオンすることかなく、電源と接地との間に貫通電流が
流れることかない。
第１図はこの発明の出力バッフ７回路の一実施例の結線
図である。
図である。
同図に示すように、電源■。０と出力端子１１との間に
第１．第２．第３ＰＭＯ８トランジスタ１２ａ、１２ｂ
、１２ｃが並列に設けられ、出力端子１１と接地（Ｖ
ｓｓ）との間に第１．第２．第３ＮＭＯＳトランジスタ
１３ａ、１３ｂ、１３ｃが並列に設けられている。
第１．第２．第３ＰＭＯ８トランジスタ１２ａ、１２ｂ
、１２ｃが並列に設けられ、出力端子１１と接地（Ｖ
ｓｓ）との間に第１．第２．第３ＮＭＯＳトランジスタ
１３ａ、１３ｂ、１３ｃが並列に設けられている。
さらに、信号入力端子１４への入力信号Ａが第１の遅延
回路１５により所定時間遅延されて出力され、論理回路
を構成するＮＡＮＤゲート１６により、入力信号Ａと第
１の遅延回路１５の遅延出力信号Ｂとの論理積信号Ｃが
第１ＰＭＯＳトランジスタ１２ｇのゲートに出力され、
ＮＡＮＤゲート１６と共に論理回路を構成するＮＯＲゲ
ート１７により、入力信号Ａと第１の遅延回路］５の遅
延出力信号Ｂとの論理和信号Ｆが第１ＮＭＯＳトランジ
スタ１３ａのゲ゛−トに出力される。
回路１５により所定時間遅延されて出力され、論理回路
を構成するＮＡＮＤゲート１６により、入力信号Ａと第
１の遅延回路１５の遅延出力信号Ｂとの論理積信号Ｃが
第１ＰＭＯＳトランジスタ１２ｇのゲートに出力され、
ＮＡＮＤゲート１６と共に論理回路を構成するＮＯＲゲ
ート１７により、入力信号Ａと第１の遅延回路］５の遅
延出力信号Ｂとの論理和信号Ｆが第１ＮＭＯＳトランジ
スタ１３ａのゲ゛−トに出力される。
ところで、第３ＰＭＯＳトランジスタ］２ｃ。
第３ＮＭＯ３トランジスタ１３ｃのゲートにはそれぞれ
第２．第３の遅延回路１８．１９の出力信号Ｅ、Ｈが入
力されるか、この第２遅延回路１８には、ＮＡＮＤゲー
ト１６の論理積信号Ｃを第４の遅延回路２０により所定
時間遅延した信号りが入力され、この信号りが第２の遅
延回路１８によってさらに遅延されて第３ＰＭＯ３ｌ−
ランジスタ１２Ｃのケートに入力される。
第２．第３の遅延回路１８．１９の出力信号Ｅ、Ｈが入
力されるか、この第２遅延回路１８には、ＮＡＮＤゲー
ト１６の論理積信号Ｃを第４の遅延回路２０により所定
時間遅延した信号りが入力され、この信号りが第２の遅
延回路１８によってさらに遅延されて第３ＰＭＯ３ｌ−
ランジスタ１２Ｃのケートに入力される。
また、第３の遅延回路１９には、ＮＯＲゲート１７の論
理和信号Ｆを第５の遅延回路２１により所定時間遅延し
た信号Ｇが入力され、この信号Ｇが第３の遅延回路１９
によってさらに遅延されて第３ＮＭＯ８Ｌランジメタ１
３ｃのゲートに入力される。
理和信号Ｆを第５の遅延回路２１により所定時間遅延し
た信号Ｇが入力され、この信号Ｇが第３の遅延回路１９
によってさらに遅延されて第３ＮＭＯ８Ｌランジメタ１
３ｃのゲートに入力される。
そして、第４．第５の遅延回路２０．２１の出力信号り
、Ｇは第２ＰＭＯＳトランジスタ１２ｂ。
、Ｇは第２ＰＭＯＳトランジスタ１２ｂ。
第２ＮＭＯＳトランジスタ１３ｂのゲートにそれぞれ入
力されており、第４．第２の遅延回路２０゜１８の遅延
によって第１〜第３ＰＭＯ８トランジスタ１２ａ〜１２
ｃのオン及びオフのタイミングが順次に遅れ、同様に第
５．第３の遅延回路２１゜１９の遅延によって第１〜第
３ＮＭＯ５＋−ランジスタ１３ａ〜１３ｃのオンおよび
オフのタイミングが順次に遅れる。
力されており、第４．第２の遅延回路２０゜１８の遅延
によって第１〜第３ＰＭＯ８トランジスタ１２ａ〜１２
ｃのオン及びオフのタイミングが順次に遅れ、同様に第
５．第３の遅延回路２１゜１９の遅延によって第１〜第
３ＮＭＯ５＋−ランジスタ１３ａ〜１３ｃのオンおよび
オフのタイミングが順次に遅れる。
このとき、第３ＮＭＯＳトランジスタ１３ｃのオフ後に
第１ＰＭＯ８Ｉ−ランジスタ１２ａがオンし、第３ＰＭ
Ｏ８トランジスタ１２ｃのオフ後に第ｌＮＭＯＳトラン
ジスタ１３ａがオンするように、各遅延回路１５．１８
〜２１の遅延時間が設定される。
第１ＰＭＯ８Ｉ−ランジスタ１２ａがオンし、第３ＰＭ
Ｏ８トランジスタ１２ｃのオフ後に第ｌＮＭＯＳトラン
ジスタ１３ａがオンするように、各遅延回路１５．１８
〜２１の遅延時間が設定される。
つぎに、動作について第２図に示すタイミングチャート
を参照して説明する。
を参照して説明する。
いま、第２図に示すように入力信号Ａがハイに立上がる
と、第１の遅延回路１５によりその出力信号Ｂが所定時
間遅れてハイに立上がり、信号Ａ。
と、第１の遅延回路１５によりその出力信号Ｂが所定時
間遅れてハイに立上がり、信号Ａ。
Ｂが共にハイとなる状態時に、ＮＡＮＤゲート１６から
ローの論理積信号Ｃが第１ＰＭＯ８Ｉ−ランジスタ１２
のゲート及びｊ＠４の遅延回路２０に出力され、論理積
信号Ｃのローへの立下がりによって第１ ＰＭＯ８トラ
ンジスタ１２ａがオンする。
ローの論理積信号Ｃが第１ＰＭＯ８Ｉ−ランジスタ１２
のゲート及びｊ＠４の遅延回路２０に出力され、論理積
信号Ｃのローへの立下がりによって第１ ＰＭＯ８トラ
ンジスタ１２ａがオンする。
そして、第４の遅延回路２０の出力信号りのローへの立
下がりによって、第１ ＰＭＯ８トランジスタ１２ａの
オンから第４の遅延回路２０の遅延時間後に第２ＰＭＯ
Ｓトランジスタ１２ｂがオンして、さらに第２の遅延回
路１８の出力信号Ｅのローへの立下がりによって、第２
ＰＭＯ５ｌ＝ランジスタ１２ｂのオンから第２の遅延回
路１８の遅延時間後に第３ＰＭＯＳトランジスタ１２ｃ
がオンし、これら第１〜第３トランジスタ１２ａ〜１２
ｃのオンによってハイの出力信号ｌが出力される。
下がりによって、第１ ＰＭＯ８トランジスタ１２ａの
オンから第４の遅延回路２０の遅延時間後に第２ＰＭＯ
Ｓトランジスタ１２ｂがオンして、さらに第２の遅延回
路１８の出力信号Ｅのローへの立下がりによって、第２
ＰＭＯ５ｌ＝ランジスタ１２ｂのオンから第２の遅延回
路１８の遅延時間後に第３ＰＭＯＳトランジスタ１２ｃ
がオンし、これら第１〜第３トランジスタ１２ａ〜１２
ｃのオンによってハイの出力信号ｌが出力される。
このとき、第１．第２．第３ＰＭＯ８トランジスタ１２
ａ、１２ｂ、１２ｃか順次遅れてオンするため、第２図
に示すように出力端子１１への出力信号夏が徐々にハイ
に立上がり、トランジスタのオン時の電流が緩和されて
従来のような大電流によるオーパーンニートか防止され
る。
ａ、１２ｂ、１２ｃか順次遅れてオンするため、第２図
に示すように出力端子１１への出力信号夏が徐々にハイ
に立上がり、トランジスタのオン時の電流が緩和されて
従来のような大電流によるオーパーンニートか防止され
る。
その後、第２図に示すように、信号Ａ、Ｂが順次にロー
に反転して各信号Ｃ，Ｄ、Ｅ順次にノ＼イに反転し、こ
れによって、第１〜第３ＰＭＯ５ｌ−ランジスタ１２ａ
〜１２ｃが順次にオフし、最後に第３ＰＭＯ３ｌ−ラン
ジスタ１２ｃがフした後、信号Ａ、Ｂが共にローとなる
状態時に、ＮＯＲゲート１７からハイの論理和信号Ｆか
第１ＮＭＯｓトランジスタ１３Ｈのゲート及び第５の遅
延回路２１に出力され、論理和信号Ｆのノ＼イへの立上
がりによって第ｌＮＭＯＳトランジスタ１３ａがオンす
る。
に反転して各信号Ｃ，Ｄ、Ｅ順次にノ＼イに反転し、こ
れによって、第１〜第３ＰＭＯ５ｌ−ランジスタ１２ａ
〜１２ｃが順次にオフし、最後に第３ＰＭＯ３ｌ−ラン
ジスタ１２ｃがフした後、信号Ａ、Ｂが共にローとなる
状態時に、ＮＯＲゲート１７からハイの論理和信号Ｆか
第１ＮＭＯｓトランジスタ１３Ｈのゲート及び第５の遅
延回路２１に出力され、論理和信号Ｆのノ＼イへの立上
がりによって第ｌＮＭＯＳトランジスタ１３ａがオンす
る。
つぎに、第５の遅延回路２１の出力信号Ｇのハイへの立
上がりによって、第１ＮＭＯＳトランジスタ１３Ｂのオ
ンから第５の遅延回路２１の遅延時間後に第２ＮＭＯＳ
トランジスタ１３ｂがオンし、さらに第３の遅延回路１
９の出力信号Ｈのハイへの立上がりによって、第２ＮＭ
Ｏ５ｌ−ランジスタ１３ｂのオンから第３の遅延回路１
９の遅延時間後に第３ＮＭＯＳトランジスタ１３ｃかオ
ンする。
上がりによって、第１ＮＭＯＳトランジスタ１３Ｂのオ
ンから第５の遅延回路２１の遅延時間後に第２ＮＭＯＳ
トランジスタ１３ｂがオンし、さらに第３の遅延回路１
９の出力信号Ｈのハイへの立上がりによって、第２ＮＭ
Ｏ５ｌ−ランジスタ１３ｂのオンから第３の遅延回路１
９の遅延時間後に第３ＮＭＯＳトランジスタ１３ｃかオ
ンする。
このとき、第１．第２．第３ＮＭＯ５ｈランジスタ１３
ａ、１３ｂ、１３ｃか順次遅れてオンするため、第２図
に示すように、出力端子１］への出力信号Ｉは第］ Ｎ
ＭＯ３トランジスタ１．３ ａのオンから徐々にローに
立下がり、トランジスタのオン時の電流が緩和されて従
来のようなアンダーシュートか防止される。
ａ、１３ｂ、１３ｃか順次遅れてオンするため、第２図
に示すように、出力端子１］への出力信号Ｉは第］ Ｎ
ＭＯ３トランジスタ１．３ ａのオンから徐々にローに
立下がり、トランジスタのオン時の電流が緩和されて従
来のようなアンダーシュートか防止される。
その後、第２図に示すように、再び入力信号Ａがハイに
反転して各信号Ｆ、Ｇ、Ｈが順次にローに反転し、これ
によって第１〜第３ＮＭＯ５ｌ−ランジスタ１３ａ〜１
３Ｃか順次にオフし、最後に第３ＮＭＯ５＋−ランジス
タ１３Ｃがオフした後に、前述したようにして第１ＰＭ
ＯＳトランジスタ１２ａがオンし、以後同様の動作を繰
り返す。
反転して各信号Ｆ、Ｇ、Ｈが順次にローに反転し、これ
によって第１〜第３ＮＭＯ５ｌ−ランジスタ１３ａ〜１
３Ｃか順次にオフし、最後に第３ＮＭＯ５＋−ランジス
タ１３Ｃがオフした後に、前述したようにして第１ＰＭ
ＯＳトランジスタ１２ａがオンし、以後同様の動作を繰
り返す。
このように、第３図に示す従来のＰＭＯ５，ＮＭＯＳト
ランジスタ３．４を、それぞれ第１〜第３ＰＭＯＳトラ
ンジスタ１２ａ 〜１２ｃ、第１〜第３ＮＭＯ３トラン
ジスタ１３ａ〜１３ｃに分割した構成にし、これらの各
トランジスタ１２ａ〜１２ｃ、１３ａ〜１３ｃのオン及
びオフのタイミングをずらしたことにより、従来のよう
なトランジスタのオン時に生じるオーバーシュート、ア
ンダーシュートを防止することとができ、ノイズの発生
を確実に防止することが可能となる。
ランジスタ３．４を、それぞれ第１〜第３ＰＭＯＳトラ
ンジスタ１２ａ 〜１２ｃ、第１〜第３ＮＭＯ３トラン
ジスタ１３ａ〜１３ｃに分割した構成にし、これらの各
トランジスタ１２ａ〜１２ｃ、１３ａ〜１３ｃのオン及
びオフのタイミングをずらしたことにより、従来のよう
なトランジスタのオン時に生じるオーバーシュート、ア
ンダーシュートを防止することとができ、ノイズの発生
を確実に防止することが可能となる。
さらに、各遅延回路１５．１８〜２１の遅延時間の設定
により、第３ＮＭＯＳトランジスタ１３Ｃのオフ後に第
１ＰＭＯ８Ｉ−ランジスタ１２ａがオンし、第３ＰＭＯ
Ｓトランジスタ１２ｃのオフ後に第１ＮＭＯＳトランジ
スタ１３ａがオンするようにしたため、いずれかのＰＭ
ＯＳトランジスタといずれかのＮＭＯＳトランジスタが
同時にオンすることがなく、電源Ｖ。０と接地との間に
貫通電流が流れることを防止できる。
により、第３ＮＭＯＳトランジスタ１３Ｃのオフ後に第
１ＰＭＯ８Ｉ−ランジスタ１２ａがオンし、第３ＰＭＯ
Ｓトランジスタ１２ｃのオフ後に第１ＮＭＯＳトランジ
スタ１３ａがオンするようにしたため、いずれかのＰＭ
ＯＳトランジスタといずれかのＮＭＯＳトランジスタが
同時にオンすることがなく、電源Ｖ。０と接地との間に
貫通電流が流れることを防止できる。
なお、上記実施例では、ＰＭＯＳトランジスタ。
ＮＭＯＳトランジスタをそれぞれ３個設けた場合につい
て説明したが、それぞれ２個或いは４個以上設けてもよ
いのは勿論である。
て説明したが、それぞれ２個或いは４個以上設けてもよ
いのは勿論である。
また、論理回路は上記したＮＡＮＤゲート１６゜ＮＯＲ
ゲート１７からなるもものに限定されるものではなく、
入力信号と第１の遅延回路１５の遅延出力信号とが共に
ハイの状態時にハイ又はローの論理信号を、共にローの
状態時にロー又はハイの論理信号を出力でき、しかもロ
ーの論理信号を第１ＰＭＯ８！−ランジスタ１２ａのゲ
ートに、ハイの論理信号を第ｌＮＭＯＳトランジスタ１
３ａのゲートにそれぞれ出力できる構成であればよい。
ゲート１７からなるもものに限定されるものではなく、
入力信号と第１の遅延回路１５の遅延出力信号とが共に
ハイの状態時にハイ又はローの論理信号を、共にローの
状態時にロー又はハイの論理信号を出力でき、しかもロ
ーの論理信号を第１ＰＭＯ８！−ランジスタ１２ａのゲ
ートに、ハイの論理信号を第ｌＮＭＯＳトランジスタ１
３ａのゲートにそれぞれ出力できる構成であればよい。
以上のように、この発明の出力バッフ７回路によれば、
それぞれ２個のＰＭＯＳトランジスタとＮＭＯ３トラン
ジスタとを備え、第２の遅延回路によって両ＰＭＯＳト
ランジスタのオンのタイミングがずれ、第３の遅延回路
によって両ＮＭＯＳトランジスタのオンのタイミングが
ずれるため、トランジスタのオン時の電流を緩和でき、
従来のようなオーバーシュートやアンダーシュートの発
生を防止することかでき、ノイズの発生を確実に防止す
ることが可能となる。
それぞれ２個のＰＭＯＳトランジスタとＮＭＯ３トラン
ジスタとを備え、第２の遅延回路によって両ＰＭＯＳト
ランジスタのオンのタイミングがずれ、第３の遅延回路
によって両ＮＭＯＳトランジスタのオンのタイミングが
ずれるため、トランジスタのオン時の電流を緩和でき、
従来のようなオーバーシュートやアンダーシュートの発
生を防止することかでき、ノイズの発生を確実に防止す
ることが可能となる。
また、他方のＮＭＯＳトランジスタのオフ後に一方のＰ
ＭＯ３トランジスタかオンし、他方のＰＭＯ５Ｉ−ラン
ジスタのオフ後に一方のＮＭＯＳトランジスタかオフす
るため、いずれかのＰＯＳトランジスタとＮＭＯＳトラ
ンジスタか同時にオンすることかなく、電流と接地との
間の貫通電流の発生を防止でき、電源のふらつき等を防
止することか可能となる。
ＭＯ３トランジスタかオンし、他方のＰＭＯ５Ｉ−ラン
ジスタのオフ後に一方のＮＭＯＳトランジスタかオフす
るため、いずれかのＰＯＳトランジスタとＮＭＯＳトラ
ンジスタか同時にオンすることかなく、電流と接地との
間の貫通電流の発生を防止でき、電源のふらつき等を防
止することか可能となる。
第１図はこの発明の出力バッファ回路の一実施例の結線
図、第２図は第１図の動作説明用タイミングチャート、
第３図は従来の出力バッファ回路の結線図、第４図は第
３図の動作説明用タイミングチャートである。 図において、１１は出力端子、１２ａ、１２ｃは第１．
第３ＰＭＯ５ｌ−ランジスタ、１３ａ、１３ｃは第１．
第３ＮＭＯＳトランジスタ、１５１８．１９は第１．第
２．第３の遅延回路、１６はＮＡＮＤゲート、１７はＮ
ＯＲゲートである。 なお、各図中同一符号は同一または相当部分を示す。 第 図 １８．１９：第２．第ろの遅延回路 ■ 第 図 第 図
図、第２図は第１図の動作説明用タイミングチャート、
第３図は従来の出力バッファ回路の結線図、第４図は第
３図の動作説明用タイミングチャートである。 図において、１１は出力端子、１２ａ、１２ｃは第１．
第３ＰＭＯ５ｌ−ランジスタ、１３ａ、１３ｃは第１．
第３ＮＭＯＳトランジスタ、１５１８．１９は第１．第
２．第３の遅延回路、１６はＮＡＮＤゲート、１７はＮ
ＯＲゲートである。 なお、各図中同一符号は同一または相当部分を示す。 第 図 １８．１９：第２．第ろの遅延回路 ■ 第 図 第 図
Claims (1)
- （１）電源と出力端子の間に並列に設けられた２個のＰ
ＭＯＳトランジスタと、 前記出力端子と接地との間に並列に設けられた２個のＮ
ＭＯＳトランジスタと、 入力信号を遅延して出力する第１の遅延回路と、前記入
力信号と前記第１の遅延回路の遅延出力信号とが入力さ
れ、前記入力信号、前記遅延出力信号が共にハイレベル
となる状態、及び共にローレベルとなる状態のいずれか
一方の状態時に、一方の前記ＰＭＯＳトランジスタのゲ
ートにローレベルの論理信号を出力し、他方の状態時に
一方の前記ＮＭＯＳトランジスタのゲートにハイレベル
の論理信号と出力する論理回路と、 前記ローレベルの論理信号を遅延して他方の前記ＰＭＯ
Ｓトランジスタのゲートに出力する第２の遅延回路と、 前記ハイレベル論理信号を遅延して他方の前記ＮＭＯＳ
トランジスタのゲートに出力する第３の遅延回路と を備え、 他方の前記ＮＭＯＳトランジスタのオフ後に一方の前記
ＰＭＯＳトランジスタがオンし、他方の前記ＰＭＯＳト
ランジスタのオフ後に一方の前記ＮＭＯＳトランジスタ
がオンするように、前記各遅延回路の遅延時間を設定し
たことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2244528A JPH04123520A (ja) | 1990-09-14 | 1990-09-14 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2244528A JPH04123520A (ja) | 1990-09-14 | 1990-09-14 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04123520A true JPH04123520A (ja) | 1992-04-23 |
Family
ID=17120035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2244528A Pending JPH04123520A (ja) | 1990-09-14 | 1990-09-14 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04123520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013429A (ja) * | 2005-06-29 | 2007-01-18 | Brother Ind Ltd | 駆動回路、駆動装置及びインクジェットヘッド |
| US8885368B2 (en) | 2010-09-29 | 2014-11-11 | Panasonic Corporation | Power converting apparatus suppressing switching noise by controlling switching operation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283230A (ja) * | 1987-05-14 | 1988-11-21 | Nec Corp | 出力バッファ回路 |
| JPS6429116A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Output driver circuit |
-
1990
- 1990-09-14 JP JP2244528A patent/JPH04123520A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283230A (ja) * | 1987-05-14 | 1988-11-21 | Nec Corp | 出力バッファ回路 |
| JPS6429116A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Output driver circuit |
Cited By (2)
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| JP2007013429A (ja) * | 2005-06-29 | 2007-01-18 | Brother Ind Ltd | 駆動回路、駆動装置及びインクジェットヘッド |
| US8885368B2 (en) | 2010-09-29 | 2014-11-11 | Panasonic Corporation | Power converting apparatus suppressing switching noise by controlling switching operation |
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