KR950014550B1 - 반도체집적회로 - Google Patents

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KR950014550B1
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히로시 시게하라
마사노리 기누가사
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체집적회로
제1도는 본 발명의 반도체집적회로에서의 출력회로의 기본 구성을 나타낸 블럭도
제2도는 제1도에 나타낸 출력회로의 구체적인 예를 나타낸 회로도,
제3도는 제1도에 나타낸 출력회로의 다른 구체예를 나타낸 회로도
제4도 및 제5도는 종래의 출력회로를 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력단 회로 2 : 중간단 회로
3 : 출력단 회로 4 : 제 1 래치회로
5 : 제 2 래치회로 6 : 래치제어회로
7,7' : 지연회로 20 : 출력버퍼회로
24 : 등가용량 P1,P2 : P 채널 트랜지스터
N1,N2 : N채널 트랜지스터 IV1,IV6 : 인버터회로
[산업상의 이용분야]
본 발명은 반도체집적회로에 관한 것으로, 특히 출력신호의 변화시에 전원 변동이 끝날 때까지 입력신호를 일시적으로 래치하기 위한 래치회로를 갖춘 CMOS(상보성 절연게이트형) 구성의 출력회로에 관한 것이다.
[종래의 기술 및 그 문제점]
근래, 집적회로의 고속화 및 고(高) 구동능력화에 수반하여, 그 출력이 변화했을 때에 일어나는 집적회로의 전원ㆍ집지선의 전위변동이 입력회로의 임계치전압에 미치는 영향이 커지고 있다. 즉, 집적회로의 동작속도가 향상되면 출력신호의 상승 및 하강시에 출력전류가 급격히 천이됨에 따라 전원배선이나 접지배선의 인덕턴스의 양단간에 급격한 전압변화가 생기고, 이 전원ㆍ집지선의 전위변동(이하, 전원변동이라 한다)으로 인해 집적회로내에서 회로의 오동작이나 발진이 발생되게 된다.
이에 대한 대책으로서, 상기한 바와 같은 전원변동에 의해 입력신호가 영향을 받을 것이 예상되는 경우에는, 히스테리시스특성을 갖는 쉬미트회로를 사용하고 그 히스테리시스전압의 폭을 넓게 설정하는 등의 연구가 이루어지고 있다. 또 한편으로는, 예컨대 제4도 또는 제5도에 나타낸 회로와 같이, 상기한 바와 같은 전원변동이 끝날 때까지 입력신호를 래치하는 기술이 제안되어 있다(일본국 특개소 63-132523호「집적회로」).
제4도에 나타낸 출력회로에 있어서, 참조부호 14는 입력신호를 반전시키는 제1인버터회로이고, 참조부호16은 상기 제1인버터회로(14)의 출력신호를 반전시키는 제2인버터회로이며, 18은 상기 제2인버터회로(16)의 출력신호를 반전시키는 제3인버터회로, 20은 상기 제3인버터회로(18)의 출력신호를 버퍼증폭하여 출력단자(22)로 출력하는 출력버퍼회로, 24는 출력단자측의 등가용량이다. 또, 참조부호 27은 상기 출력버퍼회로(20)의 출력신호를 소정시간동안 지연시키는 귀환제어용 지연회로로서, 이는 3단으로 접속된 인버터(28,30,32)로 구성되어 있다. 그리고, 상기 각 회로에는 동작전원으로서 전원전위(Vcc전위)와 접지전위(Vss전위)가 각각 인가된다.
또한, 제4도에서 참조부호 40은 상기 Vcc전위와 제1인버터회로(14)의 출력단간에 접속된 P채널 트랜지스터이고, 38은 상기 Vcc전위와 상기 P채널 트랜지스터(40)간에 접속된 P채널 트랜지스터이며, 34는 상기 P채널 트랜지스터(40)의 게이트와 제2인버터회로(16)의 출력단간에 접속된 P채널 트랜지스터, 44는 상기 제1인버터회로(14)의 출력단과 상기 Vss전위간에 접속된 N채널 트랜지스터, 42는 상기 N채널 트랜지스터(44)의 게이트와 상기 Vss전위간에 접속된 N채널 트랜지스터, 36은 상기 N채널 트랜지스터(44)의 게이트와 제2인버터회로(16)의 출력단간에 접속된 N채널 트랜지스터이다. 그리고, 상기 P채널 트랜지스터(38)및 N채널 트랜지스터(42)의 각 게이트에는 상기 지연회로(27)의 출력이 인가되고, 상기 P채널 트랜지스터(34) 및 N채널 트랜지스터(36)의 각 게이트에는 상기 지연회로(27)의 출력과 역상관계에 있는 2단째의 인버터(30)의 출력이 인가된다.
이 출력회로의 동작원리는, 상기 일본국 특개소 63-132523호의 공보에 상세하게 설명되어 있다. 이하, 그에 대해 간단히 설명한다.
별개의 집적회로 또는 동일한 집적회로의 내부회로로부터 입력되는 입력신호(IN)가 예컨대 낮은 레벨 "L"로부터 높은 레벨 "H"로 천이되는 경우, 제1인버터회로(14)의 출력은 "H"레벨로부터 "L"레벨로 반전되고, 제 2 인버터회로(16)의 출력은 "L"레벨로부터 "H"레벨로 반전되며, 제 3 인버터회로((18)의 출력은 "H"레벨로부터 "L"레벨로 반전되고, 출력버퍼회로(20)의 출력[출력단자(22)]도 "H"레벨로부터 "L"레벨로 반전되어 입력신호(IN)의 반전레일인 "L"레벨이 나타나게 된다. 이처럼 출력신호가 "H"레벨에서 "L"레벨로 변화할 때, 상기 용량(24)의 전하가 급격히 Vss전위로 유입되어 전원변동이 생기게 되는데, 이 경우에 예컨대 복수비트의 데이터에 대응하여 복수의 출력신호가 동시에 변화하게 되면 전원변동이 커지게 된다.
한편, 상기 출력신호가 "H"레벨로부터 "L"레벨로 변화하는 시간으로부터 상기 지연회로(27)에 의한 지연동작의 시간만큼 지연되어 지연회로(27)의 2단째 인버터(30)의 출력이 "H"레벨로부터 "L"레벨로 변화하고, 3단째 인버터(32)의 출력이 "L"레벨로부터 "H"레벨로 변화한다. 이 경우에, 2단째 인버터(30)의 출력이 "H"레벨이고 3단째 인버터(32)의 출력이 "L"레벨인 동안에는, 2단째 인버터(30)의 출력 "H"레벨에 의해 P채널 트랜지스터(34)와 N채널 트랜지스터(36)가 각각 오프, 온상태로 되고, 3단째 인버터(32)의 출력 "L"레벨에 의해 P채널 트랜지스터(38)와 N채널 트랜지스터(42)는 각각 온, 오프상태로 된다.
따라서, 상기 제2인버터회로(16)의 출력이 "L"레벨상태(반전되기 전)일 때는 P채널 트랜지스터(38)를 통하여 P채널 트랜지스터(40)의 게이트에 Vcc전위가 인가되므로 P채널 트랜지스터(40)는 오프상태로 되고, N채널 트랜지스터(36)를 통하여 N채널 트랜지스터(44)의 게이트에 제2인버터회로(16)의 출력 "L"레벨이 인가되므로 N채널 트랜지스터(44)도 오프상태로 된다. 이에 대해, 상기 지연동작이 진행되는 동안에 제2인버터회로(16)의 출력반전이 종료되어 "H"레벨로 된 때에는 N채널 트랜지스터(44)의 게이트에 N채널 트랜지스터(36)을 통하여 제2인버터회로(16)의 출력 "H"레벨이 인가되므로 N체널 트랜지스터(44)는 온상태로 반전되어, 이때 반전과정이 이미 종료된 제1인버터회로(14)의 출력 "L"레벨을 래치하게 된다.
또한, 상기 지연회로(27)의 지연동작이 종료됨에 따라 2단째 인버터(30)의 출력이 "H"레벨로부터 "L"레벨로 반전되는 과정과 3단째 인버터(32)의 출력이 "L"레벨로부터 "H"레벨로 반전되는 과정이 종료되면 2단째 인버터(30)의 출력 ''L"레벨에 의해 P채널 트랜지스터(34)와 N채널 트랜지스터(36)가 각각 온, 오프상태로 반전되고; 3단째 인버터(32)의 출력 "H"레벨에 의해 P채널 트랜지스터(38)와 N채널 트랜지스터(42)가 각각 오프, 온상태로 반전되기 때문에, P채널 트랜지스터(40)의 게이트에 P채널 트랜지스터(34)를 통하여 제2인버터회로(16)의 출력 "H"레벨이 인가되므로 P채널 트랜지스터(40)는 오프상태를 유지하게 되고, N채널 트랜지스터(44)의 게이트에 N채널 트랜지스터(42)를 통하여 Vss전위가 인가되므로 N채널 트랜지스터(44)는 오프상태로 복귀하게 된다.
입력신호가(IN)가 "H"레벨로부터 "L"레벨로 천이되는 경우에도 상기한 동작에 준하여 동작이 행해진다. 그 요점을 설명하면, 지연회로(27)의 지연동작이 진행되는, 동안에 제2인버터회로(16)의 출력반전이 종료되어 "L"레벨로 되었을 때에는 P채널 트랜지스터(40)의 게이트에 P채널 트랜지스터(34)를 통하여 제2인버터회로(16)의 출력 "L"레벨이 인가되므로 P채널 트랜지스터(40)는 온상태로 반전되어, 이때 반전이 종료된 제1인버터회로(14)의 출력 "H"레벨을 래치하게 된다. 그리고 상기 지연동작이 끝난 뒤에는 P채널 트랜지스터(38)을 통하여 P채널 트랜지스터(40)의 게이트에 Vcc전위가 인가되므로 P채널 트랜지스터(40)는 오프상태로 복귀하게 된다.
제5도의 출력회로는 제4도의 회로와 비교했을 때, 제3인버터회로(18)가 생략되고, 지연회로(27')는 4단으로 접속된 인버터(50,28,30,32)로 구성되며, P채널 트랜지스터(34) 및 N채널 트랜지스터(36)의 각 게이트에는 이 지연회로(27')의 출력과는 역상인 3단째 인버터(30)의 출력이 인가되고 있는 점이 다르고, 그외에는 동일하므로 제4도에서와 동일한 참조부호를 붙였다.
그런데, 제4도 및 제5도에 나타낸 출력회로에서는 출력신호의 변화시에 전원변동이 끝날 때까지 입력신호를 일시적으로 래치하기 위한 P채널 트랜지스터(40) 또는 N채널 트랜지스터(44)를 온상태로 하기 위한 전위를 전송하는 전송 게이트로서 편(片) 채널형 MOS 트랜지스터 [P채널 트랜지스터(34) 또는 N채널 트랜지스터(36)]가 사용되고 있다. 이에 따라 동작전원의 전압이 저하(전원전위 Vcc가 저하)하면 백게이트(back gate) 바이어스효과에 의해 전송게이트의 온저항이 커져서 그 전송지연이 커지게 됨으로써, 상기한 바와 같은 소정 타이밍에서 래치동작이 행해지지 않게 되고, 최악의 경우에는 전송게이트가 오프상태로 되어 소망하는 전위를 전송할 수 없게 된다.
즉, N채널 트랜지스터(36)를 통하여 낮은 레벨의 신호뿐만 아니라 높은 레벨의 신호를 전송하고, P채널 트랜지스터(34)를 통하여 높은 레벨의 신호뿐만 아니라 낮은 레벨의 신호를 전송하게 되는데, 이 경우 N채널 트랜지스터(36)를 통하여 높은 레벨의 신호를 전송하게 되면 그것의 임계치전압만큼 저하한 신호 밖에 전송할 수 없게 되고, 더욱이 백게이트 바이어스 효과를 고려하면 상기 임계치전압이 증대하여 전송레벨의 저하량은 커지게 된다. 또한, P채널 트랜지스터(34)를 통하여 낮은 레벨의 신호를 전송하는 경우에도, 상기한 바와같이 본래 전송하고자 했던 레벨로부터 많이 벗어난 신호레벨밖에 전송할 수 없게 된다. 이들 N채널 트랜지스터(36)에 의한 전송레벨 혹은 P채널 트랜지스터(34)에 의한 전송레벨을 N채널 트랜지스터(44) 혹은 P채널 트랜지스터(40)의 게이트입력으로 되고 있으므로, 동작전원의 전압이 저하(전원전위 Vcc가 저하)하면 N채널 트랜지스터(44) 혹은 P채널 트랜지스터(40)는 턴온(turn-on)되기 어렵게 되어 결국에는 턴온되지 않게 된다. 다시 말해서, 최소동작전압이 제한되는 것과 같은 전원전압 의존성이 생기게 된다.
상기한 바와 같이 종래의 출력회로는, 출력신호의 변화시에 전원변동이 끝날 때까지 입력신호를 일시적으로 래치하기 위한 트랜지스터를 온상태로 하기 위한 전위를 전송하는 전송게이트로서 편채널형 MOS 트랜지스터를 사용하도록 되어 있기 때문에, 동작전원의 전압이 저하되면 백게이트 바이어스효과에 의해 전송게이트의 온저항이 커져서 그 전송지연이 커지게 되고, 이에 따라 래치동작이 원하는 타이밍에서 행해지지 않으며, 최악의 경우에는 전송게이트가 오프상태로 되어 소정의 전위를 전송할 수 없게 된다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 출력신호의 변화시에 전원변동이 끝날 때까지 입력신호를 일시적으로 다이나믹하게 래치하기 위한 래치회로를 사용함으로써, 낮은 전원전압하에서도 상기 래치회로의 게이트에 충분한 바이어스를 인가할 수 있게 되어 양호한 동작특성을 얻을 수 있는 출력회로를 갖춘 반도체집적회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명의 반도체집적회로는, 입력신호가 입력되는 입력단 회로와, 이 입력단 회로의 출력신호를 반전시키는 중간단 회로, 이 중간단 회로의 출력신호를 반전시키거나 혹은 반전시키지 않고 출력단자로 출력하는 출력단 회로, 이들 각 회로에 동작전원을 공급하는 전원배선중 제1전원배선과 상기 입력단 회로의 출력단간에 2개의 P채널 트랜지스터가 직렬로 접속되어 이루어진 제1래치회로, 상기 동작전원을 공급하는 전원배선중 제2전원배선과 상기 입력단 회로의 출력단간에 2개의 N채널 트랜지스터가 직렬로 접속되어 이루어진 제 2 래치회로 및, 상기 2개의 래치회로에서의 각각 2개의 트랜지스터의 각 게이트에 대응하여 상기 중간단 회로의 출력신호 및 이 출력신호로부터 생성되어 지연된 신호를 공급하는 래치제어회로를 구비하여 구성되어 있다.
(작용)
상기한 구성의 본 발명에 의하면, 출력신호의 변화시에 전원변동이 끝날때까지 입력신호를 일시적으로 래치하기 위한 래치회로로서 2개의 P채널 트랜지스터의 직렬회로 및 2개의 N채널 트랜지스터의 직렬회로가 사용되고, 이 2개의 직렬회로의 각 트랜지스터의 게이트에는 중간단 회로의 출력신호 및 이 신호로부터 생성되어 지연된 신호가 공급됨으로써, 출력신호의 변화시에 전원변동이 끝날 때까지 상기 2개의 직렬회로중 하나가 온상태로 되도록 제어되어 입력신호를 일시적으로 다이나믹하게 래치할 수 있게 된다. 또한, 이 경우에 2개의 직렬회로의 각 트랜지스터의 게이트신호는 편채널형 전송게이트를 통하지 않고 직접 공급되므로 낮은 전원전압하에서도 상기 래치회로의 게이트에 충분한 바이어스를 인가할 수 있게 된다. 따라서, 낮은 전원전압하에서도 양호한 동작특성을 얻을 수 있는 출력회로를 실현할 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 출력회로의 기본구성을 나타낸 것으로, 도면에서 참조부호 1은 입력신호가 입력되는 입력단 회로이고, 2는 이 입력단 회로(1)의 출력신호를 반전시키는 중간단 회로이며, 3은 이 중간단회로(2)의 출력신호를 반전시키거나 혹은 반전시키지 않고 출력단자로 출력하는 출력단 회로이다.
그리고, 이들 각 회로의 동작전원으로서 제1전원전위(Vcc전위) 및 제2전원전위(Vss전위)가 제1전원배선(Vcc배선) 및 제2전원배선(Vss배선)으로부터 공급된다. 또한, 참조부호 4는 상기 Vcc배선과 상기 입력단 회로(1)의 출력단간에 2개의 P채널 트랜지스터(P1,P2)가 직렬로 접속되어 이루어진 제1레치회로이고, 5는 상기 Vss배선과 상기 입력단 회로(1)의 출력단간에 2개의 N채널 트랜지스터(N1,N2)가 직렬로 접속되어 이루어진 제2래치회로이며, 6은 상기 2개의 래치회로(4,5)에 있는 각각 2개의 트랜지스터의 각 게이트에 대응하여 상기 중간단 회로(2)의 출력신호 및 이 출력신호로부터 생성되어 지연된 신호를 공급하는 래치제어회로이다.
또한, 제1도의 출력회로에서 입력단 회로(1)로서는 인버터회로나 NAND 회로 또는 NOR 회로 등, 요컨대 입력신호를 반전시키거나 혹은 반전시키지 않고 출력하는 회로를 사용할 수 있고, 또 제1래치회로(4)에서의 2개의 P채널 트랜지스터의 접속위치를 바꾸거나 제2래치회로(5)에서의 2개의 N채널 트랜지스터의 접속위치를 바꾸어도 된다.
제2도는 제1도에 도시된 출력회로의 구체적인 일례를 나타낸 것으로, 제2도에 제1인버터회로(IV1)는 입력단 회로(1)를 형성하고, 제 2인버터회로(IV2)는 중간단 회로(2)를 형성하며, 제 3인버터회로(IV3)와 출력버퍼회로(20)가 종속(cascade) 접속되어 출력단 회로(3)를 형성하고 있다. 또한, 지연회로(7)는 상기 출력버퍼회로(20)의 출력신호를 소정의 시간동안 지연시키는 래치제어회로(6)의 일부를 형성하는 것으로서, 예컨대 짝수단(예컨대 2단)의 인버터회로(IV4,IV5)가 접속되어 있는 바, 이 지연회로(7)의 출력신호는 상기 P채널 트랜지스터(P2) 및 N채널 트랜지스터(N2)의 각 게이트에 공급되고, 상기 P채널 트랜지스터(P2) 및 N채널 트랜지스터(N1)의 각 게이트에는 상기 제2인버터회로(IV2)의 출력신호가 공급된다. 그리고, 제2도에서 참조부호 24는 출력단자측의 등가용량이다.
또한, 상기 각 회로는 예컨대 CMOS 구성으로서, 각각 Vcc전위 및 Vss전위가 인가되게 된다. 그리고, 상기 회로에서 출력단 회로의 제3인버터회로(IV3)로서는 홀수단의 인버터회로를 사용해도 좋고, 중간단 회로의 제2인버터회로(IV2)로서도 홀수단의 인버터회로를 사용해도 좋다.
이하, 제2도에 나타낸 출력회로의 동작을 설명한다.
별개의 집적회로 혹은 동일한 집적회로의 내부회로로부터 입력되는 입력신호(IN)가 예컨대 "L"레벨상태일 때, 제1인버터회로(IV1)의 출력은 "H"레벨로 되고, 제2인버터회로(IV2)의 출력은 "L"레벨로 되며, 제 3인버터회로(IV3)의 출력은 "H"레벨로 되어, 출력버퍼회로(20)의 출력[출력단자(22)의 출력]은 입력신호(IN)의 반전레벨인 "H"레벨이 나타나게 되고, 지연회로(7)의 출력은 "H"레벨로 되게 된다. 그리고, 제2인버터회로(IV2)의 출력 "L"레벨에 의해 P채널 트랜지스터(P1)와 N채널 트랜지스터(N1)가 각각 온, 오프 상태로 되고, 지연회로(7)의 출력 "H"레벨에 의해 P채널 트랜지스터(P2)와 N채널 트랜지스터(N2)가 각각 오프, 온상태로 된다.
상기 입력신호(IN)가 "L"레벨로부터 "H"레벨로 천이되는 경우, 제1인버터회로(IV1)의 출력은 "H"레벨로부터 "L"레벨로 반전되고, 제 2 인버터회로(IV2)의 출력은 "L"레벨로부터 "H"레벨로 반전되며, 제 3 인버터회로(IV3)의 출력은 "H"레벨로부터 "L"레벨로 반전됨으로써 출력버퍼회로(20)의 출력도 "H"레벨로부터 "L"레벨로 반전되어 입력신회로(IN)의 반전레벨인 "L"레벨이 나타나게 된다. 그리고, 이와 같이 출력신호가 "H"레벨로부터 "L"레벨로 변화할 때 상기 용량(24)의 전하가 급격히 Vss전위로 유입되어 전원변동이 생기게 된다.
그러나, 상기 출력신호의 "H"레벨로부터 "L"레벨로의 변화시로부터 상기 지연회로(7)에 의한 지연동작시간(전원변동이 끝날 때까지의 시간보다 약간 길게 설정된다)만큼 늦게 지연회로(7)의 출력이 "H"레벨로부터 ''L"레벨로 변화하므로, 지연회로(7)의 출력이 "H"레벨인 동안에는 P채널 트랜지스터(P2)와 N채널트랜지스터(N2)가 각각 오프, 온상태로 된다. 그리고 상기 지연동작중에 제2인버터회로(IV2)의 출력이 반전되는 과정이 끝나서 "H"레벨로 되었을 때에는, P채널 트랜지스터(P1)와 N채널 트랜지스터(N1)가 각각 오프, 온상태로 반전되어 제2래치회로[5 ; N채널 트랜지스터(N2,N1)]가 온상태로 되므로, 이때 이미 반전과정이 종료된 제1인버터회로(IV1)의 출력 "L"레벨을 다이나믹하게 래치하게 된다.
그리고 상기 지연회로(7)의 지연동작이 종료됨에 따라 지연회로[7}의 출력이 "H"레벨로부터 "L"레벨로 반전되는 과정이 끝나면, 그 출력 "L"레벨에 의해 P채널 트랜지스터(P2)와 N채널 트랜지스터(N2)가 각각 온, 오프상태로 반전되므로 제2래치회로(5)는 오프상태로 복귀하게 된다.
또, 상기한 동작에 준하여 입력신호(IN)가 "H"레벨로부터 "L"레벨로 천이되는 경우의 동작이 행해지게 된다. 그 요점을 설명하면, 입력신호(IN)가 "H"레벨인 때 P채널 트랜지스터(P2)는 온상태로 되어 있고, 지연회로(7)의 지연동작중에 제2인버터회로(IV2)의 출력반전이 종료되어 "L"레벨로 되었을 때에는 P채널 트랜지스터(P1)가 온상태로 반전되어 제1래치회로[4 : P채널 트랜지스터(P1,P2)]가 온상태로 되므로, 이때 이미 반전이 종료된 제1인버터회로(IV1)의 출력 "H"레벨를 다이나믹하게 래치하게 된다. 그리고, 상기 지연동작이 끝난 뒤에 지연회로(7)의 출력 "H"레벨에 의해 P채널 트랜지스터(P2)가 오프상태로 반전되므로 제1래치회로(4)는 오프상태로 복귀하게 된다.
즉, 상기한 바와 같은 제2도의 출력회로에 있어서는, 출력신호의 변화시에 전원변동이 끝날 때까지 입력신호를 일시적으로 래치하기 위한 래치회로(4,5)로서 2개의 P채널 트랜지스터의 직렬회로 및 2개의 N채널 트랜지스터의 직렬회로가 사용되고, 이 2개의 직렬회로에서의 각각의 2개의 트랜지스터의 각 게이트에는 중간단 회로(2)의 출력신호 및 그 신호로부터 생성되어 지연된 신호가 공급됨으로써, 출력신호의 변화시에 전원변동이 끝날 때까지 상기 2개의 직렬 회로중 하나가 온상태로 되도록 제어되어 입력신호를 일시적으로 다이나믹하게 래치할 수 있게 된다. 그리고, 이 경우에 2개의 직렬회로의 각 트랜지스터의 게이트신호는 편채널형 전송게이트를 통하지 않고 직접 공급되므로, 낮은 전원전압하에서도 상기 래치회로의 게이트에 충분한 바이어스를 인가할 수 있게 되어 양호한 동작특성을 얻을 수 있게 된다.
제3도는 제1도에 나타낸 출력회로의 다른 구체적 예를 나타낸 것으로, 제2도의 출력회로와 비교했을때 출력단 회로 및 래치제어회로의 지연회로(7')만이 다르고 그 외는 동일하므로, 제2도에서와 동일한 참조부호를 붙였다. 즉, 상기 출력단 회로는 출력버퍼회로(20)만으로 이루어지고, 래치제어회로의 지연회로(7')는 상기 출력버퍼회로(20)의 출력신호를 반전시킴과 더불어 소정 시간만큼 지연시키는 홀수단(예컨대 3단)으로 접속된 인버터(IV4-IV6)로 구성되어 있다.
제3도의 출력회로의 동작은 상술한 제2도의 출력회로의 동작고 비교했을 때, 출력버퍼회로(20)의 출력에 입력신호(IN)와 동일한 레벨이 나타나는 점이 다르나, 그 외의 동작은 마찬가지로 행해져서 상술한 바와 같은 효과가 얻어지게 된다.
또, 출력신호의 변화시에 전원변동이 끝날 때까지 입력신호를 일시적으로 래치하는 경우에는, 입력신호의 변화후에 지연회로의 출력이 확정되어야만 그 다음의 입력신호를 인가받을 수 있게 되는 바, 제2도 또는 제3도의 출력회로에 의하면 제4도 또는 제5도에 나타낸 종래의 출력회로보다도 지연회로의 게이트 단수가 1단 적으므로 그 다음의 입력신호를 받을 수 있게 되기까지 걸리는 시간이 단축되게 된다. 따라서, 최대동작주파수가 종래의 경우보다도 높아져서 동작의 고속화가 가능해지게 된다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
상술한 바와 같이 본 발명에 의하면, 출력신호의 변화시에 전원변동이 끝날 때까지 입력신호를 일시적으로 다이나믹하게 래치하기 위한 래치회로를 사용함으로써, 낮은 전원전압하에서도 상기 래치회로의 게이트에 충분한 바이어스를 인가할 수 있게 되어 양호한 동작특성을 얻을 수 있는 출력회로를 갖춘 반도체집적회로를 실현할 수 있게 된다. 또, 래치제어회로에서의 지연회로의 게이트단수를 종래의 경우보다도 1단 적게할 수 있으므로, 그 다음의 입력신호를 받을 수 있게 되기까지 걸리는 시간을 단축하여 최대동작주파수를 종래의 경우보다도 높게 할 수 있게 됨으로써 동작을 고속화할 수 있게 된다.

Claims (3)

  1. 입력신호가 입력되는 입력단 회로(1)와, 상기 입력단 회로(1)의 출력신호를 반전시키는 중간단 회로(2), 상기 중간단 회로(2)의 출력신호를 반전시키거나 혹은 반전시키지 않고 출력단자로 출력하는 출력단회로(3), 상기 각 회로로 동작전원을 공급하는 전원배선중 제1전원배선(Vcc)과 상기 입력단 회로(1)의 출력단간에 2개의 P채널 트랜지스터(P1,P2)가 직렬로 접속되어 이루어진 제1래치회로(4), 상기 동작전원을 공급하는 전원배선중 제2전원배선(Vss)과 입력단회로(1)의 출력단간에 2개의 N채널 트랜지스터(Nl,N2)가 직렬로 접속되어 이루어진 제2래치회로(5) 및, 상기 2개의 래치회로(4,5)에서의 각각의 2개의 트랜지스터의 각 게이트에 대응하여 상기 중간단 회로(2)의 출력신호 및 이 출력신호로부터 생성되어 지연된 신호를 공급하는 래치제어회로(6)를 구비하여 구성되어 있는 것을 특징으로 하는 반도체집적회로.
  2. 제1항에 있어서, 상기 출력단 회로(3)는 상기 중간단 회로(2)의 출력신호를 반전시키는 홀수단의 인버터(IV3) 및 그 홀수단의 인버터회로의 출력신호를 버퍼증폭시켜 출력단자로 출력하는 출력버퍼회로(20)로 구성되고, 상기 래치제어회로(6)는 상기 출력단 회로(3)의 출력신호를 소정의 시간동안 지연시키는 지연회로(7)를 갖추어 구성되어 상기 중간단 회로(2)의 출력신호 및 상기 지연회로(7)의 출력신호를 공급하는것을 특징으로 하는 반도체집적회로.
  3. 제1항에 있어서, 상기 출력단 회로(3)는 상기 중간단 회로(2)의 출력신호를 버퍼증폭시켜 출력단자로 출력하는 출력버퍼회로(20)로 구성되고, 상기 래치제어회로(6)는 상기 출력단 회로(3)의 출력신호를 반전시킴과 더불어 소정의 시간동안 지연시키는 지연회로(7')를 갖추어 구성되어 상기 중간단 회로(2)의 출력신호 및 상기 지연회로(7')의 출력신호를 공급하는 것을 특징으로 하는 반도체집적회로.
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