JPH04219012A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04219012A JPH04219012A JP2403936A JP40393690A JPH04219012A JP H04219012 A JPH04219012 A JP H04219012A JP 2403936 A JP2403936 A JP 2403936A JP 40393690 A JP40393690 A JP 40393690A JP H04219012 A JPH04219012 A JP H04219012A
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
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- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係り
、特に出力信号変化時に電源変動が収まるまで入力信号
を一時的にラッチするためのラッチ回路を有するＣＭＯ
Ｓ（相補性絶縁ゲート型）構成の出力回路に関する。
、特に出力信号変化時に電源変動が収まるまで入力信号
を一時的にラッチするためのラッチ回路を有するＣＭＯ
Ｓ（相補性絶縁ゲート型）構成の出力回路に関する。
【０００２】
【従来の技術】近年、集積回路の高速化、高駆動能力化
に伴い、その出力が変化した際に起こる集積回路の電源
・接地線の電位変動が入力回路の閾値電圧に与える影響
が大きくなってきている。即ち、集積回路の動作速度が
向上すると、出力信号の立上り、立下り時における急激
な出力電流の遷移に伴い、電源配線や接地配線のインダ
クタンスの両端間に急激な電圧変化が生じ、この電源・
接地線の電位変動（以下、電源変動という。）はこの集
積回路内の回路の誤動作や発振を引き起こすことになる
。
に伴い、その出力が変化した際に起こる集積回路の電源
・接地線の電位変動が入力回路の閾値電圧に与える影響
が大きくなってきている。即ち、集積回路の動作速度が
向上すると、出力信号の立上り、立下り時における急激
な出力電流の遷移に伴い、電源配線や接地配線のインダ
クタンスの両端間に急激な電圧変化が生じ、この電源・
接地線の電位変動（以下、電源変動という。）はこの集
積回路内の回路の誤動作や発振を引き起こすことになる
。
【０００３】この対策として、上記したような電源変動
により入力信号が影響を受けることが想定される場合に
は、ヒステリシス特性を有するシュミット回路を用い、
そのヒステリシス電圧幅を広く設定するような工夫がな
されている。一方では、例えば図４あるいは図５に示す
ような回路のように、前記したような電源変動が収まる
まで入力信号をラッチする技術が提案されている（特開
昭６３−１３２５２３号「集積回路」）。
により入力信号が影響を受けることが想定される場合に
は、ヒステリシス特性を有するシュミット回路を用い、
そのヒステリシス電圧幅を広く設定するような工夫がな
されている。一方では、例えば図４あるいは図５に示す
ような回路のように、前記したような電源変動が収まる
まで入力信号をラッチする技術が提案されている（特開
昭６３−１３２５２３号「集積回路」）。
【０００４】図４に示す出力回路において、１４は入力
信号を反転させる第１のインバータ回路、１６は上記第
１のインバータ回路１４の出力信号を反転させる第２の
インバータ回路、１８は上記第２のインバータ回路１６
の出力信号を反転させる第３のインバータ回路、２０は
上記第３のインバータ回路１８の出力信号をバッファ増
幅して出力端子２２に出力する出力バッファ回路、２４
は出力端子側の等価容量、２７はこの出力バッファ回路
２０の出力信号を所定時間遅延させる帰還制御用の遅延
回路であり、三段接続されたインバータ２８、３０、３
２からなる。上記各回路は、それぞれ動作電源として、
電源電位（ＶＣＣ電位）と接地電位（ＶＳＳ電位）とが
与えられる。
信号を反転させる第１のインバータ回路、１６は上記第
１のインバータ回路１４の出力信号を反転させる第２の
インバータ回路、１８は上記第２のインバータ回路１６
の出力信号を反転させる第３のインバータ回路、２０は
上記第３のインバータ回路１８の出力信号をバッファ増
幅して出力端子２２に出力する出力バッファ回路、２４
は出力端子側の等価容量、２７はこの出力バッファ回路
２０の出力信号を所定時間遅延させる帰還制御用の遅延
回路であり、三段接続されたインバータ２８、３０、３
２からなる。上記各回路は、それぞれ動作電源として、
電源電位（ＶＣＣ電位）と接地電位（ＶＳＳ電位）とが
与えられる。
【０００５】さらに、４０は前記ＶＣＣ電位と第１のイ
ンバータ回路１４の出力端との間に接続されたＰチャネ
ルトランジスタ、３８は前記ＶＣＣ電位とＰチャネルト
ランジスタ４０との間に接続されたＰチャネルトランジ
スタ、３４はＰチャネルトランジスタ４０のゲートと第
２のインバータ回路１６の出力端との間に接続された第
３のＰチャネルトランジスタ、４４は上記第１のインバ
ータ回路１４の出力端と前記ＶＳＳ電位との間に接続さ
れたＮチャネルトランジスタ、４２は上記Ｎチャネルト
ランジスタ４４のゲートと前記ＶＳＳ電位との間に接続
されたＮチャネルトランジスタ、３６はＮチャネルトラ
ンジスタ４４のゲートと第２のインバータ回路１６の出
力端との間に接続されたＮチャネルトランジスタである
。上記Ｐチャネルトランジスタ３８およびＮチャネルト
ランジスタ４２の各ゲートには前記遅延回路２７の出力
が与えられ、前記Ｐチャネルトランジスタ３４およびＮ
チャネルトランジスタ３６の各ゲートには前記遅延回路
２７の出力とは逆相信号である二段目のインバータ３０
の出力が与えられる。この出力回路の動作原理は、前記
特開昭６３−１３２５２３号公報に詳述されているが、
ここで、簡単に説明しておく。
ンバータ回路１４の出力端との間に接続されたＰチャネ
ルトランジスタ、３８は前記ＶＣＣ電位とＰチャネルト
ランジスタ４０との間に接続されたＰチャネルトランジ
スタ、３４はＰチャネルトランジスタ４０のゲートと第
２のインバータ回路１６の出力端との間に接続された第
３のＰチャネルトランジスタ、４４は上記第１のインバ
ータ回路１４の出力端と前記ＶＳＳ電位との間に接続さ
れたＮチャネルトランジスタ、４２は上記Ｎチャネルト
ランジスタ４４のゲートと前記ＶＳＳ電位との間に接続
されたＮチャネルトランジスタ、３６はＮチャネルトラ
ンジスタ４４のゲートと第２のインバータ回路１６の出
力端との間に接続されたＮチャネルトランジスタである
。上記Ｐチャネルトランジスタ３８およびＮチャネルト
ランジスタ４２の各ゲートには前記遅延回路２７の出力
が与えられ、前記Ｐチャネルトランジスタ３４およびＮ
チャネルトランジスタ３６の各ゲートには前記遅延回路
２７の出力とは逆相信号である二段目のインバータ３０
の出力が与えられる。この出力回路の動作原理は、前記
特開昭６３−１３２５２３号公報に詳述されているが、
ここで、簡単に説明しておく。
【０００６】いま、別の集積回路または同一集積回路の
内部回路から入力する入力信号ＩＮが例えば低レベル“
Ｌ”から高レベル“Ｈ”へ遷移した場合、第１のインバ
ータ回路１４の出力は“Ｈ”から“Ｌ”へ反転し、第２
のインバータ回路１６の出力は“Ｌ”から“Ｈ”へと反
転し、第３のインバータ回路１８の出力は“Ｈ”から“
Ｌ”へと反転し、出力バッファ回路２０の出力（出力端
子２２）も“Ｈ”から“Ｌ”へと反転して入力信号ＩＮ
の反転レベル“Ｌ”が現れる。この出力信号の“Ｈ”か
ら“Ｌ”への変化時に、前記容量２４の電荷が急激にＶ
ＳＳ電位に流れ込み、電源変動が生じる。この場合、例
えば複数ビットのデータに対応して複数の出力信号が同
時に変化すると、電源変動が大きなものとなる。
内部回路から入力する入力信号ＩＮが例えば低レベル“
Ｌ”から高レベル“Ｈ”へ遷移した場合、第１のインバ
ータ回路１４の出力は“Ｈ”から“Ｌ”へ反転し、第２
のインバータ回路１６の出力は“Ｌ”から“Ｈ”へと反
転し、第３のインバータ回路１８の出力は“Ｈ”から“
Ｌ”へと反転し、出力バッファ回路２０の出力（出力端
子２２）も“Ｈ”から“Ｌ”へと反転して入力信号ＩＮ
の反転レベル“Ｌ”が現れる。この出力信号の“Ｈ”か
ら“Ｌ”への変化時に、前記容量２４の電荷が急激にＶ
ＳＳ電位に流れ込み、電源変動が生じる。この場合、例
えば複数ビットのデータに対応して複数の出力信号が同
時に変化すると、電源変動が大きなものとなる。
【０００７】一方、上記出力信号の“Ｈ”から“Ｌ”へ
の変化時より前記遅延回路２７による遅延動作の時間だ
け遅れて、遅延回路２７の二段目のインバータ３０の出
力が“Ｈ”から“Ｌ”へ変化し、三段目のインバータ３
２の出力が“Ｌ”から“Ｈ”へ変化する。この場合、二
段目のインバータ３０の出力が“Ｈ”、三段目のインバ
ータ３２の出力が“Ｌ”の期間は、二段目のインバータ
３０の出力“Ｈ”によりＰチャネルトランジスタ３４／
Ｎチャネルトランジスタ３６が対応してオフ／オン状態
を保ち、三段目のインバータ３２の出力“Ｌ”によりＰ
チャネルトランジスタ３８／Ｎチャネルトランジスタ４
２がオン／オフ状態を保つ。従って、前記第２のインバ
ータ回路１６の出力が“Ｌ”状態（反転前）の時には、
Ｐチャネルトランジスタ４０は、ゲートにＰチャネルト
ランジスタ３８を通してＶＣＣ電位が与えられるのでオ
フ状態を保ち、Ｎチャネルトランジスタ４４は、ゲート
にＮチャネルトランジスタ３６を通して第２のインバー
タ回路１６の出力“Ｌ”が与えられるのでオフ状態を保
つ。これに対して、上記遅延動作の間に、第２のインバ
ータ回路１６の出力の反転が終了して“Ｈ”になった時
には、Ｎチャネルトランジスタ４４は、ゲートにＮチャ
ネルトランジスタ３６を通して第２のインバータ回路１
６の出力“Ｈ”が与えられるのでオン状態に反転し、こ
の時に反転が終了している第１のインバータ回路１４の
出力“Ｌ”をラッチする。
の変化時より前記遅延回路２７による遅延動作の時間だ
け遅れて、遅延回路２７の二段目のインバータ３０の出
力が“Ｈ”から“Ｌ”へ変化し、三段目のインバータ３
２の出力が“Ｌ”から“Ｈ”へ変化する。この場合、二
段目のインバータ３０の出力が“Ｈ”、三段目のインバ
ータ３２の出力が“Ｌ”の期間は、二段目のインバータ
３０の出力“Ｈ”によりＰチャネルトランジスタ３４／
Ｎチャネルトランジスタ３６が対応してオフ／オン状態
を保ち、三段目のインバータ３２の出力“Ｌ”によりＰ
チャネルトランジスタ３８／Ｎチャネルトランジスタ４
２がオン／オフ状態を保つ。従って、前記第２のインバ
ータ回路１６の出力が“Ｌ”状態（反転前）の時には、
Ｐチャネルトランジスタ４０は、ゲートにＰチャネルト
ランジスタ３８を通してＶＣＣ電位が与えられるのでオ
フ状態を保ち、Ｎチャネルトランジスタ４４は、ゲート
にＮチャネルトランジスタ３６を通して第２のインバー
タ回路１６の出力“Ｌ”が与えられるのでオフ状態を保
つ。これに対して、上記遅延動作の間に、第２のインバ
ータ回路１６の出力の反転が終了して“Ｈ”になった時
には、Ｎチャネルトランジスタ４４は、ゲートにＮチャ
ネルトランジスタ３６を通して第２のインバータ回路１
６の出力“Ｈ”が与えられるのでオン状態に反転し、こ
の時に反転が終了している第１のインバータ回路１４の
出力“Ｌ”をラッチする。
【０００８】さらに、上記遅延回路２７の遅延動作の終
了により、二段目のインバータ３０の出力の“Ｈ”から
“Ｌ”への反転および三段目のインバータ３２の出力の
“Ｌ”から“Ｈ”への反転が終了すると、二段目のイン
バータ３０の出力“Ｌ”によりＰチャネルトランジスタ
３４／Ｎチャネルトランジスタ３６が対応してオン／オ
フ状態に反転し、三段目のインバータ３２の出力“Ｈ”
によりＰチャネルトランジスタ３８／Ｎチャネルトラン
ジスタ４２がオフ／オン状態に反転するので、Ｐチャネ
ルトランジスタ４０は、ゲートにＰチャネルトランジス
タ３４を通して第２のインバータ回路１６の出力“Ｈ”
が与えられるのでオフ状態を保ち、Ｎチャネルトランジ
スタ４４は、ゲートにＮチャネルトランジスタ４２を通
してＶＳＳ電位が与えられるのでオフ状態に復帰する。
了により、二段目のインバータ３０の出力の“Ｈ”から
“Ｌ”への反転および三段目のインバータ３２の出力の
“Ｌ”から“Ｈ”への反転が終了すると、二段目のイン
バータ３０の出力“Ｌ”によりＰチャネルトランジスタ
３４／Ｎチャネルトランジスタ３６が対応してオン／オ
フ状態に反転し、三段目のインバータ３２の出力“Ｈ”
によりＰチャネルトランジスタ３８／Ｎチャネルトラン
ジスタ４２がオフ／オン状態に反転するので、Ｐチャネ
ルトランジスタ４０は、ゲートにＰチャネルトランジス
タ３４を通して第２のインバータ回路１６の出力“Ｈ”
が与えられるのでオフ状態を保ち、Ｎチャネルトランジ
スタ４４は、ゲートにＮチャネルトランジスタ４２を通
してＶＳＳ電位が与えられるのでオフ状態に復帰する。
【０００９】入力信号ＩＮが“Ｈ”から“Ｌ”へ遷移す
る場合には、上記した動作に準じて動作が行われる。そ
の要点を述べると、遅延回路２７の遅延動作の間に、第
２のインバータ回路１６の出力の反転が終了して“Ｌ”
になった時には、Ｐチャネルトランジスタ４０は、ゲー
トにＰチャネルトランジスタ３４を通して第２のインバ
ータ回路１６の出力“Ｌ”が与えられるのでオン状態に
反転し、この時に反転が終了している第１のインバータ
回路１４の出力“Ｈ”をラッチする。そして、上記遅延
動作の終了後には、Ｐチャネルトランジスタ４０は、ゲ
ートにＰチャネルトランジスタ３８を通してＶＣＣ電位
が与えられるのでオフ状態に復帰する。
る場合には、上記した動作に準じて動作が行われる。そ
の要点を述べると、遅延回路２７の遅延動作の間に、第
２のインバータ回路１６の出力の反転が終了して“Ｌ”
になった時には、Ｐチャネルトランジスタ４０は、ゲー
トにＰチャネルトランジスタ３４を通して第２のインバ
ータ回路１６の出力“Ｌ”が与えられるのでオン状態に
反転し、この時に反転が終了している第１のインバータ
回路１４の出力“Ｈ”をラッチする。そして、上記遅延
動作の終了後には、Ｐチャネルトランジスタ４０は、ゲ
ートにＰチャネルトランジスタ３８を通してＶＣＣ電位
が与えられるのでオフ状態に復帰する。
【００１０】図５に示す出力回路は、図４に示した回路
と比べて、第３のインバータ回路１８が省略され、遅延
回路２７’は四段接続されたインバータ５０、２８、３
０、３２からなり、Ｐチャネルトランジスタ３４および
Ｎチャネルトランジスタ３６の各ゲートにはこの遅延回
路２７’の出力とは逆相である三段目３０のインバータ
の出力が与えられる点が異なり、その他は同じであるの
で図４中と同一符号を付している。
と比べて、第３のインバータ回路１８が省略され、遅延
回路２７’は四段接続されたインバータ５０、２８、３
０、３２からなり、Ｐチャネルトランジスタ３４および
Ｎチャネルトランジスタ３６の各ゲートにはこの遅延回
路２７’の出力とは逆相である三段目３０のインバータ
の出力が与えられる点が異なり、その他は同じであるの
で図４中と同一符号を付している。
【００１１】ところで、図４および図５に示した出力回
路では、出力信号変化時に電源変動が収まるまで入力信
号を一時的にラッチするためのＰチャネルトランジスタ
４０あるいはＮチャネルトランジスタ４４をオンするた
めの電位を伝えるための伝送ゲートとして、片チャネル
型のＭＯＳトランジスタ（Ｐチャネルトランジスタ３４
またはＮチャネルトランジスタ３６）を使用している。 これにより、動作電源電圧が低下（電源電位ＶＣＣが低
下）すると、バックゲートバイアス効果により伝送ゲー
トのオン抵抗が大きくなってその伝搬遅延が大きくなり
、前記したような所望のタイミングでのラッチ動作が行
われなくなり、最悪の場合には、伝送ゲートがオフ状態
になってしまい、所望の電位を伝えることができなくな
る。
路では、出力信号変化時に電源変動が収まるまで入力信
号を一時的にラッチするためのＰチャネルトランジスタ
４０あるいはＮチャネルトランジスタ４４をオンするた
めの電位を伝えるための伝送ゲートとして、片チャネル
型のＭＯＳトランジスタ（Ｐチャネルトランジスタ３４
またはＮチャネルトランジスタ３６）を使用している。 これにより、動作電源電圧が低下（電源電位ＶＣＣが低
下）すると、バックゲートバイアス効果により伝送ゲー
トのオン抵抗が大きくなってその伝搬遅延が大きくなり
、前記したような所望のタイミングでのラッチ動作が行
われなくなり、最悪の場合には、伝送ゲートがオフ状態
になってしまい、所望の電位を伝えることができなくな
る。
【００１２】即ち、Ｎチャネルトランジスタ３６により
低レベル信号だけでなく高レベル信号を伝送し、Ｐチャ
ネルトランジスタ３４により高レベル信号だけでなく低
レベル信号を伝送している。Ｎチャネルトランジスタ３
６により高レベル信号を伝送すれば、その閾値電圧だけ
低下した信号しか伝送できない。バックゲートバイアス
効果を考えれば、上記閾値電圧は増大し、伝送レベルの
低下量は大きくなる。Ｐチャネルトランジスタ３４によ
り低レベル信号を伝送する場合にも、上記と同様に、本
来伝送したいレベルから大きくずれた信号レベルしか伝
送できない。これらのＮチャネルトランジスタ３６によ
る伝送レベルまたはＰチャネルトランジスタ３４による
伝送レベルは、Ｎチャネルトランジスタ４４またはＰチ
ャネルトランジスタ４０のゲート入力となっているので
、動作電源電圧が低下（電源電位ＶＣＣが低下）すると
、Ｎチャネルトランジスタ４４またはＰチャネルトラン
ジスタ４０はターンオンし難くなり、ついには、ターン
オンしなくなる。換言すれば、最小動作電圧が制限され
るという電源電圧依存性がある。
低レベル信号だけでなく高レベル信号を伝送し、Ｐチャ
ネルトランジスタ３４により高レベル信号だけでなく低
レベル信号を伝送している。Ｎチャネルトランジスタ３
６により高レベル信号を伝送すれば、その閾値電圧だけ
低下した信号しか伝送できない。バックゲートバイアス
効果を考えれば、上記閾値電圧は増大し、伝送レベルの
低下量は大きくなる。Ｐチャネルトランジスタ３４によ
り低レベル信号を伝送する場合にも、上記と同様に、本
来伝送したいレベルから大きくずれた信号レベルしか伝
送できない。これらのＮチャネルトランジスタ３６によ
る伝送レベルまたはＰチャネルトランジスタ３４による
伝送レベルは、Ｎチャネルトランジスタ４４またはＰチ
ャネルトランジスタ４０のゲート入力となっているので
、動作電源電圧が低下（電源電位ＶＣＣが低下）すると
、Ｎチャネルトランジスタ４４またはＰチャネルトラン
ジスタ４０はターンオンし難くなり、ついには、ターン
オンしなくなる。換言すれば、最小動作電圧が制限され
るという電源電圧依存性がある。
【００１３】
【発明が解決しようとする課題】上記したように従来の
出力回路は、出力信号変化時に電源変動が収まるまで入
力信号を一時的にラッチするためのトランジスタをオン
するための電位を伝えるための伝送ゲートとして片チャ
ネル型のＭＯＳトランジスタを使用しているので、動作
電源電圧が低下すると、バックゲートバイアス効果によ
り伝送ゲートのオン抵抗が大きくなってその伝搬遅延が
大きくなり、所望のタイミングでのラッチ動作が行われ
なくなり、最悪の場合には、伝送ゲートがオフ状態にな
ってしまい、所望の電位を伝えることができなくなると
いう問題がある。
出力回路は、出力信号変化時に電源変動が収まるまで入
力信号を一時的にラッチするためのトランジスタをオン
するための電位を伝えるための伝送ゲートとして片チャ
ネル型のＭＯＳトランジスタを使用しているので、動作
電源電圧が低下すると、バックゲートバイアス効果によ
り伝送ゲートのオン抵抗が大きくなってその伝搬遅延が
大きくなり、所望のタイミングでのラッチ動作が行われ
なくなり、最悪の場合には、伝送ゲートがオフ状態にな
ってしまい、所望の電位を伝えることができなくなると
いう問題がある。
【００１４】本発明は、上記問題点を解決すべくなされ
たもので、その目的は、出力信号変化時に電源変動が収
まるまで入力信号を一時的にダイナミックにラッチする
ためのラッチ回路を用いることにより、低電源電圧下で
も上記ラッチ回路のゲートに十分なバイアスを与えるこ
とができ、低電源電圧下でも良好な動作特性が得られる
出力回路を有する半導体集積回路を提供することにある
。
たもので、その目的は、出力信号変化時に電源変動が収
まるまで入力信号を一時的にダイナミックにラッチする
ためのラッチ回路を用いることにより、低電源電圧下で
も上記ラッチ回路のゲートに十分なバイアスを与えるこ
とができ、低電源電圧下でも良好な動作特性が得られる
出力回路を有する半導体集積回路を提供することにある
。
【００１５】
【課題を解決するための手段】本発明の半導体集積回路
は、入力信号が入力する入力段回路と、この入力段回路
の出力信号を反転させる中間段回路と、この中間段回路
の出力信号を反転させ、あるいは、反転させずに出力端
子に出力する出力段回路と、これらの各回路に動作電源
を供給する電源配線のうちの第１の電源配線と前記入力
段回路の出力端との間に２個のＰチャネルトランジスタ
が直列に接続された第１のラッチ回路と、上記動作電源
を供給する電源配線のうちの第２の電源配線と前記入力
段回路の出力端との間で、２個のＮチャネルトランジス
タが直列に接続された第２のラッチ回路と、上記２つの
ラッチ回路におけるそれぞれ２個のトランジスタの各ゲ
ートに対応して、前記中間段回路の出力信号およびこの
出力信号から生成されると共に遅延された信号を供給す
るラッチ制御回路とを具備することを特徴とする。
は、入力信号が入力する入力段回路と、この入力段回路
の出力信号を反転させる中間段回路と、この中間段回路
の出力信号を反転させ、あるいは、反転させずに出力端
子に出力する出力段回路と、これらの各回路に動作電源
を供給する電源配線のうちの第１の電源配線と前記入力
段回路の出力端との間に２個のＰチャネルトランジスタ
が直列に接続された第１のラッチ回路と、上記動作電源
を供給する電源配線のうちの第２の電源配線と前記入力
段回路の出力端との間で、２個のＮチャネルトランジス
タが直列に接続された第２のラッチ回路と、上記２つの
ラッチ回路におけるそれぞれ２個のトランジスタの各ゲ
ートに対応して、前記中間段回路の出力信号およびこの
出力信号から生成されると共に遅延された信号を供給す
るラッチ制御回路とを具備することを特徴とする。
【００１６】
【作用】出力信号変化時に電源変動が収まるまで入力信
号を一時的にラッチするためのラッチ回路として、２個
のＰチャネルトランジスタの直列回路および２個のＮチ
ャネルトランジスタの直列回路が用いられており、この
２つの直列回路の各トランジスタのゲートには、中間段
回路の出力信号およびこの信号から生成されると共に遅
延された信号が供給されることにより、出力信号変化時
に電源変動が収まるまで上記２つの直列回路のどちらか
がオン状態となるように制御されて入力信号を一時的に
ダイナミックにラッチすることができる。この場合、２
つの直列回路の各トランジスタのゲート信号は、片チャ
ネル型の伝送ゲートを介することなく直接に供給される
ので、低電源電圧下でも上記ラッチ回路のゲートに十分
なバイアスを与えることができ、低電源電圧下でも良好
な動作特性が得られる出力回路を実現できる。
号を一時的にラッチするためのラッチ回路として、２個
のＰチャネルトランジスタの直列回路および２個のＮチ
ャネルトランジスタの直列回路が用いられており、この
２つの直列回路の各トランジスタのゲートには、中間段
回路の出力信号およびこの信号から生成されると共に遅
延された信号が供給されることにより、出力信号変化時
に電源変動が収まるまで上記２つの直列回路のどちらか
がオン状態となるように制御されて入力信号を一時的に
ダイナミックにラッチすることができる。この場合、２
つの直列回路の各トランジスタのゲート信号は、片チャ
ネル型の伝送ゲートを介することなく直接に供給される
ので、低電源電圧下でも上記ラッチ回路のゲートに十分
なバイアスを与えることができ、低電源電圧下でも良好
な動作特性が得られる出力回路を実現できる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１８】図１は、本発明の出力回路の基本構成を示
しており、１は入力信号が入力する入力段回路、２はこ
の入力段回路１の出力信号を反転させる中間段回路、３
はこの中間段回路２の出力信号を反転させ、あるいは、
反転させずに出力端子に出力する出力段回路であり、こ
れらの各回路は動作電源として第１の電源電位（ＶＣＣ
電位）および第２の電源電位（ＶＳＳ電位）が第１の電
源配線（ＶＣＣ配線）および第２の電源配線（ＶＳＳ配
線）から供給される。４は上記ＶＣＣ配線と前記入力段
回路１の出力端との間に２個のＰチャネルトランジスタ
Ｐ１およびＰ２が直列に接続された第１のラッチ回路、
５は前記ＶＳＳ配線と前記入力段回路１の出力端との間
で、２個のＮチャネルトランジスタＮ１およびＮ２が直
列に接続された第２のラッチ回路、６は上記２つのラッ
チ回路４、５におけるそれぞれ２個のトランジスタの各
ゲートに対応して、前記中間段回路２の出力信号および
この出力信号から生成されると共に遅延された信号を供
給するラッチ制御回路である。
しており、１は入力信号が入力する入力段回路、２はこ
の入力段回路１の出力信号を反転させる中間段回路、３
はこの中間段回路２の出力信号を反転させ、あるいは、
反転させずに出力端子に出力する出力段回路であり、こ
れらの各回路は動作電源として第１の電源電位（ＶＣＣ
電位）および第２の電源電位（ＶＳＳ電位）が第１の電
源配線（ＶＣＣ配線）および第２の電源配線（ＶＳＳ配
線）から供給される。４は上記ＶＣＣ配線と前記入力段
回路１の出力端との間に２個のＰチャネルトランジスタ
Ｐ１およびＰ２が直列に接続された第１のラッチ回路、
５は前記ＶＳＳ配線と前記入力段回路１の出力端との間
で、２個のＮチャネルトランジスタＮ１およびＮ２が直
列に接続された第２のラッチ回路、６は上記２つのラッ
チ回路４、５におけるそれぞれ２個のトランジスタの各
ゲートに対応して、前記中間段回路２の出力信号および
この出力信号から生成されると共に遅延された信号を供
給するラッチ制御回路である。
【００１９】なお、図１の出力回路において、入力段回
路１は、インバータ回路、ナンド回路とかノア回路など
、要するに、入力信号を反転させ、あるいは、反転させ
ないで出力する回路を用いることができる。
路１は、インバータ回路、ナンド回路とかノア回路など
、要するに、入力信号を反転させ、あるいは、反転させ
ないで出力する回路を用いることができる。
【００２０】また、第１のラッチ回路４における２個の
Ｐチャネルトランジスタの接続位置を入れ換えてもよく
、第２のラッチ回路５における２個のＮチャネルトラン
ジスタの接続位置を入れ換えてもよい。
Ｐチャネルトランジスタの接続位置を入れ換えてもよく
、第２のラッチ回路５における２個のＮチャネルトラン
ジスタの接続位置を入れ換えてもよい。
【００２１】図２は、図１の出力回路の一具体例を示し
ており、第１のインバータ回路ＩＶ１は入力段回路（図
１の１）を形成し、第２のインバータ回路ＩＶ２は中間
段回路（図１の２）を形成し、第３のインバータ回路Ｉ
Ｖ３および出力バッファ回路２０がカスケード接続され
て出力段回路（図１の３）を形成している。遅延回路７
は、上記出力バッファ回路２０の出力信号を所定時間遅
延させるラッチ制御回路（図１の６）の一部を形成して
おり、例えば偶数段（例えば二段）のインバータ回路Ｉ
Ｖ４、ＩＶ５が接続されている。この遅延回路７の出力
信号は前記ＰチャネルトランジスタＰ２およびＮチャネ
ルトランジスタＮ２の各ゲートに供給され、前記第２の
インバータ回路ＩＶ２の出力信号は前記Ｐチャネルトラ
ンジスタＰ１およびＮチャネルトランジスタＮ１の各ゲ
ートに供給される。２４は出力端子側の等価容量である
。上記各回路は例えばＣＭＯＳ構成であり、それぞれＶ
ＣＣ電位およびＶＳＳ電位が与えられる。
ており、第１のインバータ回路ＩＶ１は入力段回路（図
１の１）を形成し、第２のインバータ回路ＩＶ２は中間
段回路（図１の２）を形成し、第３のインバータ回路Ｉ
Ｖ３および出力バッファ回路２０がカスケード接続され
て出力段回路（図１の３）を形成している。遅延回路７
は、上記出力バッファ回路２０の出力信号を所定時間遅
延させるラッチ制御回路（図１の６）の一部を形成して
おり、例えば偶数段（例えば二段）のインバータ回路Ｉ
Ｖ４、ＩＶ５が接続されている。この遅延回路７の出力
信号は前記ＰチャネルトランジスタＰ２およびＮチャネ
ルトランジスタＮ２の各ゲートに供給され、前記第２の
インバータ回路ＩＶ２の出力信号は前記Ｐチャネルトラ
ンジスタＰ１およびＮチャネルトランジスタＮ１の各ゲ
ートに供給される。２４は出力端子側の等価容量である
。上記各回路は例えばＣＭＯＳ構成であり、それぞれＶ
ＣＣ電位およびＶＳＳ電位が与えられる。
【００２２】なお、出力段回路の第３のインバータ回路
ＩＶ３として、奇数段のインバータ回路を用いてもよく
、中間段回路の第２のインバータ回路ＩＶ２は、奇数段
のインバータ回路を用いてもよい。次に、図２の出力回
路の動作を説明する。
ＩＶ３として、奇数段のインバータ回路を用いてもよく
、中間段回路の第２のインバータ回路ＩＶ２は、奇数段
のインバータ回路を用いてもよい。次に、図２の出力回
路の動作を説明する。
【００２３】いま、別の集積回路または同一集積回路の
内部回路から入力する入力信号ＩＮが例えば“Ｌ”状態
の時、第１のインバータ回路ＩＶ１の出力は“Ｈ”、第
２のインバータ回路ＩＶ２の出力は“Ｌ”、第３のイン
バータ回路ＩＶ３における出力は“Ｈ”、出力バッファ
回路２０の出力（出力端子２２の出力）は入力信号ＩＮ
の反転レベル“Ｈ”が現われ、遅延回路７の出力は“Ｈ
”である。そして、第２のインバータ回路ＩＶ２の出力
“Ｌ”によりＰチャネルトランジスタＰ１／Ｎチャネル
トランジスタＮ１が対応してオン／オフ状態、遅延回路
７の出力“Ｈ”によりＰチャネルトランジスタＰ２／Ｎ
チャネルトランジスタＮ２が対応してオフ／オン状態で
ある。
内部回路から入力する入力信号ＩＮが例えば“Ｌ”状態
の時、第１のインバータ回路ＩＶ１の出力は“Ｈ”、第
２のインバータ回路ＩＶ２の出力は“Ｌ”、第３のイン
バータ回路ＩＶ３における出力は“Ｈ”、出力バッファ
回路２０の出力（出力端子２２の出力）は入力信号ＩＮ
の反転レベル“Ｈ”が現われ、遅延回路７の出力は“Ｈ
”である。そして、第２のインバータ回路ＩＶ２の出力
“Ｌ”によりＰチャネルトランジスタＰ１／Ｎチャネル
トランジスタＮ１が対応してオン／オフ状態、遅延回路
７の出力“Ｈ”によりＰチャネルトランジスタＰ２／Ｎ
チャネルトランジスタＮ２が対応してオフ／オン状態で
ある。
【００２４】上記入力信号ＩＮが“Ｌ”から“Ｈ”へ遷
移した場合、第１のインバータ回路ＩＶ１の出力は“Ｈ
”から“Ｌ”へ反転し、第２のインバータ回路ＩＶ２の
出力は“Ｌ”から“Ｈ”へ反転し、第３のインバータ回
路ＩＶ３の出力は“Ｈ”から“Ｌ”へ反転し、出力バッ
ファ回路２０の出力も“Ｈ”から“Ｌ”へ反転し、入力
信号ＩＮの反転レベル“Ｌ”が現れる。この出力信号の
“Ｈ”から“Ｌ”への変化時に、前記容量２２の電荷が
急激にＶＳＳ電位に流れ込み、電源変動が生じる。
移した場合、第１のインバータ回路ＩＶ１の出力は“Ｈ
”から“Ｌ”へ反転し、第２のインバータ回路ＩＶ２の
出力は“Ｌ”から“Ｈ”へ反転し、第３のインバータ回
路ＩＶ３の出力は“Ｈ”から“Ｌ”へ反転し、出力バッ
ファ回路２０の出力も“Ｈ”から“Ｌ”へ反転し、入力
信号ＩＮの反転レベル“Ｌ”が現れる。この出力信号の
“Ｈ”から“Ｌ”への変化時に、前記容量２２の電荷が
急激にＶＳＳ電位に流れ込み、電源変動が生じる。
【００２５】しかし、上記出力信号の“Ｈ”から“Ｌ”
への変化時より前記遅延回路７による遅延動作の時間（
電源変動が収まるまでの時間よりやや長く設定される。 ）だけ遅れて遅延回路７の出力が“Ｈ”から“Ｌ”へ変
化するので、遅延回路７の出力が“Ｈ”の期間は、Ｐチ
ャネルトランジスタＰ２／ＮチャネルトランジスタＮ２
が対応してオフ／オン状態を保つ。そして、上記遅延動
作の間に、第２のインバータ回路ＩＶ２の出力の反転が
終了して“Ｈ”になった時には、Ｐチャネルトランジス
タＰ１／ＮチャネルトランジスタＮ１が対応してオフ／
オン状態に反転して第２のラッチ回路５（Ｎチャネルト
ランジスタＮ２、Ｎ１）がオン状態になるので、この時
に反転が終了している第１のインバータ回路ＩＶ１の出
力“Ｌ”をダイナミックにラッチする。
への変化時より前記遅延回路７による遅延動作の時間（
電源変動が収まるまでの時間よりやや長く設定される。 ）だけ遅れて遅延回路７の出力が“Ｈ”から“Ｌ”へ変
化するので、遅延回路７の出力が“Ｈ”の期間は、Ｐチ
ャネルトランジスタＰ２／ＮチャネルトランジスタＮ２
が対応してオフ／オン状態を保つ。そして、上記遅延動
作の間に、第２のインバータ回路ＩＶ２の出力の反転が
終了して“Ｈ”になった時には、Ｐチャネルトランジス
タＰ１／ＮチャネルトランジスタＮ１が対応してオフ／
オン状態に反転して第２のラッチ回路５（Ｎチャネルト
ランジスタＮ２、Ｎ１）がオン状態になるので、この時
に反転が終了している第１のインバータ回路ＩＶ１の出
力“Ｌ”をダイナミックにラッチする。
【００２６】さらに、上記遅延回路７の遅延動作の終了
により、遅延回路７の出力の“Ｈ”から“Ｌ”への反転
が終了すると、この出力“Ｌ”によりＰチャネルトラン
ジスタＰ２／ＮチャネルトランジスタＮ２が対応してオ
ン／オフ状態に反転するので、第２のラッチ回路５はオ
フ状態に復帰する。
により、遅延回路７の出力の“Ｈ”から“Ｌ”への反転
が終了すると、この出力“Ｌ”によりＰチャネルトラン
ジスタＰ２／ＮチャネルトランジスタＮ２が対応してオ
ン／オフ状態に反転するので、第２のラッチ回路５はオ
フ状態に復帰する。
【００２７】なお、上記した動作に準じて、入力信号Ｉ
Ｎが“Ｈ”から“Ｌ”へ遷移する場合の動作が行われる
。その要点を述べると、入力信号ＩＮが“Ｈ”の時にＰ
チャネルトランジスタＰ２はオン状態になっており、遅
延回路７の遅延動作の間に第２のインバータ回路ＩＶ２
の出力の反転が終了して“Ｌ”になった時には、Ｐチャ
ネルトランジスタＰ１がオン状態に反転して第１のラッ
チ回路４（ＰチャネルトランジスタＰ１、Ｐ２）がオン
状態になるので、この時に反転が終了している第１のイ
ンバータ回路ＩＶ１の出力“Ｈ”をダイナミックにラッ
チする。そして、上記遅延動作の終了後に、遅延回路７
の出力“Ｈ”によりＰチャネルトランジスタＰ２がオフ
状態に反転するので、第１のラッチ回路４はオフ状態に
復帰する。
Ｎが“Ｈ”から“Ｌ”へ遷移する場合の動作が行われる
。その要点を述べると、入力信号ＩＮが“Ｈ”の時にＰ
チャネルトランジスタＰ２はオン状態になっており、遅
延回路７の遅延動作の間に第２のインバータ回路ＩＶ２
の出力の反転が終了して“Ｌ”になった時には、Ｐチャ
ネルトランジスタＰ１がオン状態に反転して第１のラッ
チ回路４（ＰチャネルトランジスタＰ１、Ｐ２）がオン
状態になるので、この時に反転が終了している第１のイ
ンバータ回路ＩＶ１の出力“Ｈ”をダイナミックにラッ
チする。そして、上記遅延動作の終了後に、遅延回路７
の出力“Ｈ”によりＰチャネルトランジスタＰ２がオフ
状態に反転するので、第１のラッチ回路４はオフ状態に
復帰する。
【００２８】即ち、上記したような図２の出力回路にお
いては、出力信号変化時に電源変動が収まるまで入力信
号を一時的にラッチするためのラッチ回路４、５として
、２個のＰチャネルトランジスタの直列回路および２個
のＮチャネルトランジスタの直列回路が用いられており
、この２つの直列回路におけるそれぞれ２個のトランジ
スタのゲートには、中間段回路２の出力信号およびこの
信号から生成されると共に遅延された信号が供給される
ことにより、出力信号変化時に電源変動が収まるまで上
記２つの直列回路のどちらかがオン状態となるように制
御されて入力信号を一時的にダイナミックにラッチする
ことができる。この場合、２つの直列回路の各トランジ
スタのゲート信号は、片チャネル型の伝送ゲートを介す
ることなく直接に供給されるので、低電源電圧下でも上
記ラッチ回路のゲートに十分なバイアスを与えることが
でき、低電源電圧下でも良好な動作特性が得られる。
いては、出力信号変化時に電源変動が収まるまで入力信
号を一時的にラッチするためのラッチ回路４、５として
、２個のＰチャネルトランジスタの直列回路および２個
のＮチャネルトランジスタの直列回路が用いられており
、この２つの直列回路におけるそれぞれ２個のトランジ
スタのゲートには、中間段回路２の出力信号およびこの
信号から生成されると共に遅延された信号が供給される
ことにより、出力信号変化時に電源変動が収まるまで上
記２つの直列回路のどちらかがオン状態となるように制
御されて入力信号を一時的にダイナミックにラッチする
ことができる。この場合、２つの直列回路の各トランジ
スタのゲート信号は、片チャネル型の伝送ゲートを介す
ることなく直接に供給されるので、低電源電圧下でも上
記ラッチ回路のゲートに十分なバイアスを与えることが
でき、低電源電圧下でも良好な動作特性が得られる。
【００２９】図３は、図１の出力回路の他の具体例を示
しており、図２の出力回路と比べて、出力段回路および
ラッチ制御回路の遅延回路７’が異なり、その他は同じ
であるので図２中と同一符号を付している。即ち、上記
出力段回路は出力バッファ回路２０のみからなり、ラッ
チ制御回路の遅延回路７’は上記バッファ回路２０の出
力信号を反転させると共に所定時間遅延させる奇数段（
例えば三段）接続されたインバータＩＶ４〜ＩＶ６から
なる。
しており、図２の出力回路と比べて、出力段回路および
ラッチ制御回路の遅延回路７’が異なり、その他は同じ
であるので図２中と同一符号を付している。即ち、上記
出力段回路は出力バッファ回路２０のみからなり、ラッ
チ制御回路の遅延回路７’は上記バッファ回路２０の出
力信号を反転させると共に所定時間遅延させる奇数段（
例えば三段）接続されたインバータＩＶ４〜ＩＶ６から
なる。
【００３０】図３の出力回路の動作は、前述した図２の
出力回路の動作と比べて、出力バッファ回路２０の出力
に入力信号ＩＮと同じレベルが現われる点が異なるが、
その他の動作は同様に行われ、前述したような効果が得
られる。
出力回路の動作と比べて、出力バッファ回路２０の出力
に入力信号ＩＮと同じレベルが現われる点が異なるが、
その他の動作は同様に行われ、前述したような効果が得
られる。
【００３１】また、出力信号変化時に電源変動が収まる
まで入力信号を一時的にラッチする場合には、入力信号
の変化後に遅延回路の出力が確定してからでないと次の
入力信号を受け付けることができないが、図２または図
３の出力回路によれば、図４または図５に示した従来の
出力回路よりも遅延回路のゲート段数が１段分少ないの
で、次の入力信号を受け付けることが可能になるまでの
時間が短縮され、最大動作周波数が従来よりも高くなり
、動作の高速化が可能になる。
まで入力信号を一時的にラッチする場合には、入力信号
の変化後に遅延回路の出力が確定してからでないと次の
入力信号を受け付けることができないが、図２または図
３の出力回路によれば、図４または図５に示した従来の
出力回路よりも遅延回路のゲート段数が１段分少ないの
で、次の入力信号を受け付けることが可能になるまでの
時間が短縮され、最大動作周波数が従来よりも高くなり
、動作の高速化が可能になる。
【００３２】
【発明の効果】上述したように本発明によれば、出力信
号変化時に電源変動が収まるまで入力信号を一時的にダ
イナミックにラッチするためのラッチ回路を用いること
により、低電源電圧下でも上記ラッチ回路のゲートに十
分なバイアスを与えることができ、低電源電圧下でも良
好な動作特性が得られる出力回路を有する半導体集積回
路を実現することができる。また、ラッチ制御回路の遅
延回路のゲート段数を従来よりも１段分少なくすること
が可能になり、次の入力信号を受け付けることが可能に
なるまでの時間を短縮し、最大動作周波数を従来よりも
高くし、動作を高速化することができる。
号変化時に電源変動が収まるまで入力信号を一時的にダ
イナミックにラッチするためのラッチ回路を用いること
により、低電源電圧下でも上記ラッチ回路のゲートに十
分なバイアスを与えることができ、低電源電圧下でも良
好な動作特性が得られる出力回路を有する半導体集積回
路を実現することができる。また、ラッチ制御回路の遅
延回路のゲート段数を従来よりも１段分少なくすること
が可能になり、次の入力信号を受け付けることが可能に
なるまでの時間を短縮し、最大動作周波数を従来よりも
高くし、動作を高速化することができる。
【図１】 本発明の半導体集積回路における出力回路
の基本構成を示すブロック図。
の基本構成を示すブロック図。
【図２】 図１の出力回路の一具体例を示す回路図。
【図３】 図１の出力回路の他の具体例を示す回路図
。
。
【図４】 従来の出力回路を示す回路図。
【図５】 従来の出力回路を示す回路図。
１…入力段回路、２…中間段回路、３…出力段回路、４
…第１のラッチ回路、５…第２のラッチ回路、６…ラッ
チ制御回路、７、７’…遅延回路、２０…出力バッファ
回路、２４…等価容量、Ｐ１、Ｐ２…Ｐチャネルトラン
ジスタ、Ｎ１、Ｎ２…Ｎチャネルトランジスタ、ＩＶ１
〜ＩＶ６…インバータ回路。
…第１のラッチ回路、５…第２のラッチ回路、６…ラッ
チ制御回路、７、７’…遅延回路、２０…出力バッファ
回路、２４…等価容量、Ｐ１、Ｐ２…Ｐチャネルトラン
ジスタ、Ｎ１、Ｎ２…Ｎチャネルトランジスタ、ＩＶ１
〜ＩＶ６…インバータ回路。
Claims (3)
- 【請求項１】 入力信号が入力する入力段回路と、こ
の入力段回路の出力信号を反転させる中間段回路と、こ
の中間段回路の出力信号を反転させ、あるいは、反転さ
せずに出力端子に出力する出力段回路と、これらの各回
路に動作電源を供給する電源配線のうちの第１の電源配
線と前記入力段回路の出力端との間に２個のＰチャネル
トランジスタが直列に接続された第１のラッチ回路と、
上記動作電源を供給する電源配線のうちの第２の電源配
線との間で、２個のＮチャネルトランジスタが直列に接
続された第２のラッチ回路と、上記２つのラッチ回路に
おけるそれぞれ２個のトランジスタの各ゲートに対応し
て、前記中間段回路の出力信号およびこの出力信号から
生成されると共に遅延された信号を供給するラッチ制御
回路とを具備することを特徴とする半導体集積回路。 - 【請求項２】 前記出力段回路は、前記中間段回路の
出力信号を反転させる奇数段のインバータおよびこの奇
数段のインバータ回路の出力信号をバッファ増幅して出
力端子に出力する出力バッファ回路からなり、前記ラッ
チ制御回路は、上記出力段回路の出力信号を所定時間遅
延させる遅延回路を有し、前記中間段回路の出力信号お
よび上記遅延回路の出力信号を供給することを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項３】 前記出力段回路は、前記中間段回路の
出力信号をバッファ増幅して出力端子に出力する出力バ
ッファ回路からなり、前記ラッチ制御回路は、上記出力
段回路の出力信号を反転させると共に所定時間遅延させ
る遅延回路を有し、前記中間段回路の出力信号および上
記遅延回路の出力信号を供給することを特徴とする請求
項１記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403936A JPH04219012A (ja) | 1990-12-19 | 1990-12-19 | 半導体集積回路 |
| US07/808,921 US5220205A (en) | 1990-12-19 | 1991-12-18 | Output circuit of an integrated circuit having immunity to power source fluctuations |
| KR1019910023412A KR950014550B1 (ko) | 1990-12-19 | 1991-12-19 | 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403936A JPH04219012A (ja) | 1990-12-19 | 1990-12-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219012A true JPH04219012A (ja) | 1992-08-10 |
Family
ID=18513643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403936A Pending JPH04219012A (ja) | 1990-12-19 | 1990-12-19 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5220205A (ja) |
| JP (1) | JPH04219012A (ja) |
| KR (1) | KR950014550B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3093380B2 (ja) * | 1991-11-15 | 2000-10-03 | 株式会社東芝 | 半導体集積回路における信号出力回路 |
| JP2851211B2 (ja) * | 1992-08-11 | 1999-01-27 | 株式会社東芝 | 入力バッファ回路 |
| US5442304A (en) * | 1993-10-15 | 1995-08-15 | Advanced Micro Devices, Inc. | CMOS logic gate clamping circuit |
| US5532617A (en) * | 1994-03-25 | 1996-07-02 | Philips Electronics North America Corporation | CMOS input with temperature and VCC compensated threshold |
| US5541881A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | High gain feedback latch |
| JPH0974347A (ja) * | 1995-06-26 | 1997-03-18 | Mitsubishi Electric Corp | Ｍｏｓ集積回路 |
| US5703500A (en) * | 1996-05-15 | 1997-12-30 | Micron Technology, Inc. | Threshold voltage scalable buffer with reference level |
| JP3859766B2 (ja) * | 1996-05-24 | 2006-12-20 | 株式会社ルネサステクノロジ | 半導体記憶装置の入力回路 |
| US6856307B2 (en) * | 2000-02-01 | 2005-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and method of driving the same |
| KR100539445B1 (ko) * | 2004-08-11 | 2005-12-27 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 그 구동 방법 |
| TWI309101B (en) * | 2005-08-16 | 2009-04-21 | Realtek Semiconductor Corp | Voltage converting circuit, voltage converting apparatus, and related circuit systems |
| EP1940028B1 (en) * | 2006-12-29 | 2012-02-29 | STMicroelectronics Srl | Asynchronous interconnection system for 3D inter-chip communication |
| US8350612B2 (en) * | 2009-10-30 | 2013-01-08 | Himax Technologies Limited | Circuit for resetting system and delay circuit |
| US8861291B2 (en) * | 2012-12-12 | 2014-10-14 | Nanya Technology Corporation | Memory apparatus and signal delay circuit for generating delayed column select signal |
| JP2019046951A (ja) * | 2017-09-01 | 2019-03-22 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体システム、及び、半導体装置の製造方法 |
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| JPS63132523A (ja) * | 1986-08-29 | 1988-06-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路 |
| JPS63246925A (ja) * | 1987-04-01 | 1988-10-13 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63246925A (ja) * | 1987-04-01 | 1988-10-13 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950014550B1 (ko) | 1995-12-05 |
| KR920013441A (ko) | 1992-07-29 |
| US5220205A (en) | 1993-06-15 |
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