JPH0537305A - ラツチ回路 - Google Patents
ラツチ回路Info
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- JPH0537305A JPH0537305A JP3188619A JP18861991A JPH0537305A JP H0537305 A JPH0537305 A JP H0537305A JP 3188619 A JP3188619 A JP 3188619A JP 18861991 A JP18861991 A JP 18861991A JP H0537305 A JPH0537305 A JP H0537305A
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- inverted
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Abstract
(57)【要約】
【目的】 本発明は、電源電圧の変化に対してデータ伝
達の遅延時間の変化が少なく、出力配線部分の容量の変
化に対しても遅延時間がほとんど影響を受けないという
回路設計の容易化を可能とする高速なラッチ回路を提供
することを目的とする。 【構成】 NチャネルMOSトランジスタ101,102により入
力データとその反転信号の入力を制御し、メモリセル10
7の２つの記憶節点113,114に、入力されたデータとイン
バータ108により生成した反転信号を記憶させると同時
に、出力用インバータ105,106を通して正転、反転の両
方のデータを出力する。メモリセルをフリップフロップ
構成として正転、反転の両方の信号によりデータのラッ
チを行い、出力用インバータ101,102を適当なサイズに
設計することにより、出力配線の容量、電源電圧の変化
に対して遅延時間の変動が少なく、且つ、高速なデータ
の伝達を可能とする。
達の遅延時間の変化が少なく、出力配線部分の容量の変
化に対しても遅延時間がほとんど影響を受けないという
回路設計の容易化を可能とする高速なラッチ回路を提供
することを目的とする。 【構成】 NチャネルMOSトランジスタ101,102により入
力データとその反転信号の入力を制御し、メモリセル10
7の２つの記憶節点113,114に、入力されたデータとイン
バータ108により生成した反転信号を記憶させると同時
に、出力用インバータ105,106を通して正転、反転の両
方のデータを出力する。メモリセルをフリップフロップ
構成として正転、反転の両方の信号によりデータのラッ
チを行い、出力用インバータ101,102を適当なサイズに
設計することにより、出力配線の容量、電源電圧の変化
に対して遅延時間の変動が少なく、且つ、高速なデータ
の伝達を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、高速な信号の伝達手段
として好適なラッチ回路に関するものである。
として好適なラッチ回路に関するものである。
【０００２】
【従来の技術】図３は 従来のラッチ回路の回路構成の
一例を示すものである。図３において、301,302はNチャ
ネルMOSトランジスタ（以下、NMOSTrと言う）、303,304
はインバータ、305はデータを記憶するメモリセル、306
はデータの入力端子、307はイネーブル信号の入力端
子、308はデータの出力端子、309は反転信号の出力端
子、310は反転イネーブル信号の入力端子である。
一例を示すものである。図３において、301,302はNチャ
ネルMOSトランジスタ（以下、NMOSTrと言う）、303,304
はインバータ、305はデータを記憶するメモリセル、306
はデータの入力端子、307はイネーブル信号の入力端
子、308はデータの出力端子、309は反転信号の出力端
子、310は反転イネーブル信号の入力端子である。
【０００３】以下、図３と図４を用いて、このラッチ回
路の動作を説明する。但し、図４は、このラッチ回路の
タイミングチャートである。
路の動作を説明する。但し、図４は、このラッチ回路の
タイミングチャートである。
【０００４】入力端子306からはデータＤが入力され、
入力端子307からはイネーブル信号Ｅ、入力端子310から
はイネーブル信号Ｅの反転信号であるＥ’が入力され
る。いま、データＤが"H"（高レベル）となり、その直
後の時刻Ts3でイネーブル信号Ｅが"L"（低レベル）か
ら"H"に反転すると、NMOSTr301がオンし、"H"のデータ
がNMOSTr301から取り込まれてインバータ303で反転され
る。したがって、インバータ303の出力側のＧ点に"L"に
反転したデータが取り込まれ出力端子309から出力され
る。また、このＧ点のデータがインバータ304で"H"に反
転され出力端子308を通して出力される。
入力端子307からはイネーブル信号Ｅ、入力端子310から
はイネーブル信号Ｅの反転信号であるＥ’が入力され
る。いま、データＤが"H"（高レベル）となり、その直
後の時刻Ts3でイネーブル信号Ｅが"L"（低レベル）か
ら"H"に反転すると、NMOSTr301がオンし、"H"のデータ
がNMOSTr301から取り込まれてインバータ303で反転され
る。したがって、インバータ303の出力側のＧ点に"L"に
反転したデータが取り込まれ出力端子309から出力され
る。また、このＧ点のデータがインバータ304で"H"に反
転され出力端子308を通して出力される。
【０００５】次に、時刻Ts4でイネーブル信号Ｅが"L"に
なると、その反転信号Ｅ’は"H"になるから、NMOSTr301
がオフし、NMOSTr302がオンする。この時、Ｇ点の"L"レ
ベルはインバータ304で反転されてインバータ303の入力
側のＦ点に"H"レベルとして供給されるので、NMOSTr301
がオフしてもＧ点のレベルは"L"に保持される。
なると、その反転信号Ｅ’は"H"になるから、NMOSTr301
がオフし、NMOSTr302がオンする。この時、Ｇ点の"L"レ
ベルはインバータ304で反転されてインバータ303の入力
側のＦ点に"H"レベルとして供給されるので、NMOSTr301
がオフしてもＧ点のレベルは"L"に保持される。
【０００６】また、イネーブル信号Ｅが"H"となり、NMO
STr301がオンしたときにデータＤが"L"である場合に
は、同様な動作によりＧ点には"H"レベルが保持され、
出力端子308には"L"レベルの出力データＱが出力され、
出力端子309には"H"レベルの出力データＮＱが出力され
る。
STr301がオンしたときにデータＤが"L"である場合に
は、同様な動作によりＧ点には"H"レベルが保持され、
出力端子308には"L"レベルの出力データＱが出力され、
出力端子309には"H"レベルの出力データＮＱが出力され
る。
【０００７】以上のように、図３に示したラッチ回路で
は、入力端子306の入力データは、インバータ303で信号
が反転されることによりＧ点に書き込まれ、インバータ
303、304の順に転送され、出力端子308からデータＱと
して、また、出力端子309からは反転されたデータＮＱ
として出力される。
は、入力端子306の入力データは、インバータ303で信号
が反転されることによりＧ点に書き込まれ、インバータ
303、304の順に転送され、出力端子308からデータＱと
して、また、出力端子309からは反転されたデータＮＱ
として出力される。
【０００８】
【発明が解決しようとする課題】図３の従来例のラッチ
回路に於いてラッチへ書き込まれるデータＤが"H"レベ
ル（即ち、ＶDD）だったときには、Ｆ点の電位は最大
（ＶDD-Vt）までしか上昇しない。ここでＶDDは電源電
圧、VtはNMOSトランジスタ301のしきい値電圧である。
一方、データＤが"L"レベルの時には、Ｆ点の電位は速
やかに０Vまで引き下げられる。これは、データＤが"H"
レベルの時には、Ｆ点の電位が（ＶDD-Vt）まで達する
と、NMOSトランジスタ301のゲート-ソース間電圧がしき
い値電圧まで降下し、トランジスタ301が遮断状態にな
るからである。このとき、出力電圧が大きくなるととも
に、等価的なスイッチ抵抗が大きくなるので伝達が遅く
なる。この実施例のようにインバータ304、NMOSTr302に
よりデータの帰還路を設けることにより、Ｇ点の電位を
ＶDDまで引き上げることはできるが、この動作は、NMOS
Tr301がオフし、NMOSTr302がオンした時点で初めて行わ
れる。このため、Ｇ点の電位がＶDDまで上昇するのは遅
れることになる。ここで、NMOSTr301のVtには基板バイ
アス効果によりVt=Vt0+γ(Vsb)1/2の関係があり、電源
電圧が低下した場合にはVtが低下するが、この変化はほ
とんどの場合には電源電圧の変化に比べれば小さいの
で、電源電圧変化の影響の方が顕著に現われる。但し、
Vsbは基板-ソース間の電位差、Vt0はVsb=0の時のしきい
値電圧、γは定数である。即ち、電源電圧が低下すると
ゲート−ソース間にかかる電圧が減少するため電流が減
少し、著しくラッチへデータが取り込まれるのが遅くな
る。このため、低電源電圧系の回路構成を設計する場
合、この構成の回路では高速な回路動作が達成されなか
った。
回路に於いてラッチへ書き込まれるデータＤが"H"レベ
ル（即ち、ＶDD）だったときには、Ｆ点の電位は最大
（ＶDD-Vt）までしか上昇しない。ここでＶDDは電源電
圧、VtはNMOSトランジスタ301のしきい値電圧である。
一方、データＤが"L"レベルの時には、Ｆ点の電位は速
やかに０Vまで引き下げられる。これは、データＤが"H"
レベルの時には、Ｆ点の電位が（ＶDD-Vt）まで達する
と、NMOSトランジスタ301のゲート-ソース間電圧がしき
い値電圧まで降下し、トランジスタ301が遮断状態にな
るからである。このとき、出力電圧が大きくなるととも
に、等価的なスイッチ抵抗が大きくなるので伝達が遅く
なる。この実施例のようにインバータ304、NMOSTr302に
よりデータの帰還路を設けることにより、Ｇ点の電位を
ＶDDまで引き上げることはできるが、この動作は、NMOS
Tr301がオフし、NMOSTr302がオンした時点で初めて行わ
れる。このため、Ｇ点の電位がＶDDまで上昇するのは遅
れることになる。ここで、NMOSTr301のVtには基板バイ
アス効果によりVt=Vt0+γ(Vsb)1/2の関係があり、電源
電圧が低下した場合にはVtが低下するが、この変化はほ
とんどの場合には電源電圧の変化に比べれば小さいの
で、電源電圧変化の影響の方が顕著に現われる。但し、
Vsbは基板-ソース間の電位差、Vt0はVsb=0の時のしきい
値電圧、γは定数である。即ち、電源電圧が低下すると
ゲート−ソース間にかかる電圧が減少するため電流が減
少し、著しくラッチへデータが取り込まれるのが遅くな
る。このため、低電源電圧系の回路構成を設計する場
合、この構成の回路では高速な回路動作が達成されなか
った。
【０００９】また、出力端子308,309に到る出力配線に
は容量が存在し、この容量が大きい場合には、これを充
放電するために大きな遅延が生じていた。このため、デ
ータの書き込みの確定が遅くなると言う問題を有してい
た。
は容量が存在し、この容量が大きい場合には、これを充
放電するために大きな遅延が生じていた。このため、デ
ータの書き込みの確定が遅くなると言う問題を有してい
た。
【００１０】本発明の目的は、かかる問題点を解消し、
電源電圧が低下してもデータの書き込み時間の変動が少
なく、また書き込み時間が配線容量に依存しない、正
転、反転の両方のデータの高速な転送が可能なラッチ回
路を提供することにある。
電源電圧が低下してもデータの書き込み時間の変動が少
なく、また書き込み時間が配線容量に依存しない、正
転、反転の両方のデータの高速な転送が可能なラッチ回
路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるラッチ回路は、入力データの反転信号
を生成するためのインバータと、第１及び第２の２つの
記憶接点を持つフリップフロップ構成のメモリセル部
と、イネーブル信号により入力データと前記インバータ
により生成した反転信号の前記メモリセルへの入力を制
御する第１及び第２のNチャネルMOSトランジスタと、前
記メモリセルに保持したデータを出力するための出力用
インバータを備え、前記第１のNチャネルMOSトランジス
タを通して入力データの正転信号を前記メモリセルの前
記第１の記憶接点へ入力し、前記第２のNチャネルMOSト
ランジスタを通して前記インバータにより生成した反転
信号を前記メモリセルの前記第２の記憶接点へ入力し、
この２つの信号の入力をイネーブル信号により同時に制
御し、前記メモリセルにデータを書き込むと同時に前記
出力出力用インバータを通してデータを出力するもので
ある。
に、本発明によるラッチ回路は、入力データの反転信号
を生成するためのインバータと、第１及び第２の２つの
記憶接点を持つフリップフロップ構成のメモリセル部
と、イネーブル信号により入力データと前記インバータ
により生成した反転信号の前記メモリセルへの入力を制
御する第１及び第２のNチャネルMOSトランジスタと、前
記メモリセルに保持したデータを出力するための出力用
インバータを備え、前記第１のNチャネルMOSトランジス
タを通して入力データの正転信号を前記メモリセルの前
記第１の記憶接点へ入力し、前記第２のNチャネルMOSト
ランジスタを通して前記インバータにより生成した反転
信号を前記メモリセルの前記第２の記憶接点へ入力し、
この２つの信号の入力をイネーブル信号により同時に制
御し、前記メモリセルにデータを書き込むと同時に前記
出力出力用インバータを通してデータを出力するもので
ある。
【００１２】
【作用】本発明に係るラッチ回路は、上記のようにメモ
リセルへの入力に入力データとその反転信号の両方を用
いているため、一方の入力データが"H"レベルの信号の
書き込みであっても他方の入力は"L"レベルの書き込み
となり、電源電圧の変動の影響が少なく書き込み時間が
極端に長くなることがなくなる。
リセルへの入力に入力データとその反転信号の両方を用
いているため、一方の入力データが"H"レベルの信号の
書き込みであっても他方の入力は"L"レベルの書き込み
となり、電源電圧の変動の影響が少なく書き込み時間が
極端に長くなることがなくなる。
【００１３】また、データの書き込み時にデータの確定
時間が出力配線部の容量に影響されにくく、正転、反転
の両方のデータの高速書き込みが可能になる。
時間が出力配線部の容量に影響されにくく、正転、反転
の両方のデータの高速書き込みが可能になる。
【００１４】
【実施例】以下本発明の一実施例のラッチ回路につい
て、図面を参照しながら説明する。まず、図１は本発明
の実施例におけるラッチ回路の回路図を示すものであ
る。図１において、101,102はイネーブル信号によって
データの入力を制御するNMOSTr、108はデータの反転信
号を生成するためのインバータ、107は２つのインバー
タ103,104によりフリップフロップを構成したメモリセ
ル、105,106はデータの出力部に当たる出力用インバー
タである。また、109はイネーブル信号の入力端子、110
はデータの入力端子、111は反転信号の出力端子、112は
データの出力端子、113,114はメモリセル107の記憶節点
である。
て、図面を参照しながら説明する。まず、図１は本発明
の実施例におけるラッチ回路の回路図を示すものであ
る。図１において、101,102はイネーブル信号によって
データの入力を制御するNMOSTr、108はデータの反転信
号を生成するためのインバータ、107は２つのインバー
タ103,104によりフリップフロップを構成したメモリセ
ル、105,106はデータの出力部に当たる出力用インバー
タである。また、109はイネーブル信号の入力端子、110
はデータの入力端子、111は反転信号の出力端子、112は
データの出力端子、113,114はメモリセル107の記憶節点
である。
【００１５】以上のように構成されたラッチ回路につい
て、以下図１及び図２を用いてその動作を説明する。但
し、図２は本発明の実施例のラッチ回路におけるタイミ
ングチャートを示すものである。
て、以下図１及び図２を用いてその動作を説明する。但
し、図２は本発明の実施例のラッチ回路におけるタイミ
ングチャートを示すものである。
【００１６】入力端子110からはデータＤ1が入力され、
入力端子109からはイネーブル信号Ｅが入力される。い
ま、データＤ1が"H"レベルとなっており、時刻Ts1でイ
ネーブル信号Ｅが"L"から"H"に反転すると、NMOSTr101,
102がオンし、NMOSTr101を介して"H"の入力データがＧ
点に取り込まれる。また、Ｈ点には、NMOSTr102を介し
て、インバータ108により"L"に反転された反転データＤ
2が取り込まれる。そして、これと同時に出力用インバ
ータ105を通して"L"に反転した出力データＮＱが出力さ
れ、出力用インバータ106を通して"H"に反転した出力デ
ータＱが出力される。 次に、時刻Ts2でイネーブル信
号Ｅが"L"になると、NMOSTr101、102がオフする。この
とき、Ｇ点の"H"レベルはインバータ103で反転されてイ
ンバータ104の入力側に"H"レベルとして供給され、Ｈ点
の"L"レベルはインバータ103の入力側に"H"レベルとし
て供給されるので、NMOSTr101、102がオフしてもＧ点、
Ｈ点のレベルは保持される。データＤ1が"L"であった場
合でも同様な動作で、Ｇ点、Ｈ点のレベルは保持され
る。
入力端子109からはイネーブル信号Ｅが入力される。い
ま、データＤ1が"H"レベルとなっており、時刻Ts1でイ
ネーブル信号Ｅが"L"から"H"に反転すると、NMOSTr101,
102がオンし、NMOSTr101を介して"H"の入力データがＧ
点に取り込まれる。また、Ｈ点には、NMOSTr102を介し
て、インバータ108により"L"に反転された反転データＤ
2が取り込まれる。そして、これと同時に出力用インバ
ータ105を通して"L"に反転した出力データＮＱが出力さ
れ、出力用インバータ106を通して"H"に反転した出力デ
ータＱが出力される。 次に、時刻Ts2でイネーブル信
号Ｅが"L"になると、NMOSTr101、102がオフする。この
とき、Ｇ点の"H"レベルはインバータ103で反転されてイ
ンバータ104の入力側に"H"レベルとして供給され、Ｈ点
の"L"レベルはインバータ103の入力側に"H"レベルとし
て供給されるので、NMOSTr101、102がオフしてもＧ点、
Ｈ点のレベルは保持される。データＤ1が"L"であった場
合でも同様な動作で、Ｇ点、Ｈ点のレベルは保持され
る。
【００１７】このようにして、入力端子110から入力さ
れた入力データは、インバータ108により生成された反
転信号とともにイネーブル信号Ｅの立ち上がり時刻毎に
ラッチされる。
れた入力データは、インバータ108により生成された反
転信号とともにイネーブル信号Ｅの立ち上がり時刻毎に
ラッチされる。
【００１８】ここで、入力データＤ1が"H"レベルであっ
た場合電源電圧が下がったときには、NMOSTr101を通し
て書き込まれる"H"レベルのデータの書き込みは遅れる
が、NMOSTr102を通して書き込まれるのは"L"レベルの信
号であるため電源電圧が下がっても極端には遅くならな
い。また、逆に、NMOSTr102から書き込まれる信号が"H"
レベルだった場合でもNMOSTr101に対する入力は"L"とな
るから、データの書き込み時間は遅くならない。即ち、
メモリセルへの入力に入力データＤ1とＤ1の反転信号Ｄ
2の両方を用いているため、一方の入力データが"H"レベ
ルの信号の書き込みであっても他方の入力は"L"レベル
の書き込みとなるため、電源電圧ＶDDの変動の影響が少
なく書き込み時間が極端に長くなることがなくなる。
た場合電源電圧が下がったときには、NMOSTr101を通し
て書き込まれる"H"レベルのデータの書き込みは遅れる
が、NMOSTr102を通して書き込まれるのは"L"レベルの信
号であるため電源電圧が下がっても極端には遅くならな
い。また、逆に、NMOSTr102から書き込まれる信号が"H"
レベルだった場合でもNMOSTr101に対する入力は"L"とな
るから、データの書き込み時間は遅くならない。即ち、
メモリセルへの入力に入力データＤ1とＤ1の反転信号Ｄ
2の両方を用いているため、一方の入力データが"H"レベ
ルの信号の書き込みであっても他方の入力は"L"レベル
の書き込みとなるため、電源電圧ＶDDの変動の影響が少
なく書き込み時間が極端に長くなることがなくなる。
【００１９】また、メモリセルからの正転信号、反転信
号の両方の出力部に出力用インバータを備えており、こ
のインバータのサイズを適当な大きさに設計することに
より、出力部の配線容量が大きくなったときにも書き込
み時間の変動を抑えることができる。このため、出力部
の配線容量が変化した場合でもメモリセル部を構成する
インバータのサイズを考慮する必要がなく、出力部のイ
ンバータのサイズを変更するだけでよくなり、回路設計
時に、回路定数の検討課程を簡略化することができる。
配線容量に対してのデータ出力の遅延時間について、本
実施例によるラッチ回路と従来のラッチ回路の特性を図
５に比較して示している。
号の両方の出力部に出力用インバータを備えており、こ
のインバータのサイズを適当な大きさに設計することに
より、出力部の配線容量が大きくなったときにも書き込
み時間の変動を抑えることができる。このため、出力部
の配線容量が変化した場合でもメモリセル部を構成する
インバータのサイズを考慮する必要がなく、出力部のイ
ンバータのサイズを変更するだけでよくなり、回路設計
時に、回路定数の検討課程を簡略化することができる。
配線容量に対してのデータ出力の遅延時間について、本
実施例によるラッチ回路と従来のラッチ回路の特性を図
５に比較して示している。
【００２０】なお本実施例では入力信号の正転、反転の
両方の信号を出力したが、これはどちらか一方の信号の
み出力してもよい。この場合には、回路の構成自体をほ
とんど変更することなくどちらの信号でも選択すること
が可能となり、回路設計の容易化が実現できる。
両方の信号を出力したが、これはどちらか一方の信号の
み出力してもよい。この場合には、回路の構成自体をほ
とんど変更することなくどちらの信号でも選択すること
が可能となり、回路設計の容易化が実現できる。
【００２１】
【発明の効果】以上のように、本発明のラッチ回路によ
れば、電源電圧が変化してもデータの書き込みにかかる
時間（遅延時間）の変化が少なく、又、このデータの書
き込み時間が出力部の負荷容量に依存しないため、今後
のＬＳＩの高速化、低電圧化に容易に対応できる。ま
た、配線容量に関係なくメモリセル部の大きさを設計で
きること、正転、反転の２つのデータをラッチしてその
いずれでも出力できることにより回路設計の自由度を向
上するという効果を有する。
れば、電源電圧が変化してもデータの書き込みにかかる
時間（遅延時間）の変化が少なく、又、このデータの書
き込み時間が出力部の負荷容量に依存しないため、今後
のＬＳＩの高速化、低電圧化に容易に対応できる。ま
た、配線容量に関係なくメモリセル部の大きさを設計で
きること、正転、反転の２つのデータをラッチしてその
いずれでも出力できることにより回路設計の自由度を向
上するという効果を有する。
【図１】本発明の一実施例におけるラッチ回路の回路図
【図２】同実施例における動作説明のためのタイミング
チャート図
チャート図
【図３】従来のラッチ回路の回路図
【図４】従来例における動作説明のためのタイミングチ
ャート図
ャート図
【図５】本発明の実施例と従来のラッチ回路について
の、出力部の配線容量とデータの入力から出力までにか
かる遅延時間のシミュレーションの結果に基づく特性図
の、出力部の配線容量とデータの入力から出力までにか
かる遅延時間のシミュレーションの結果に基づく特性図
101、102 Ｎチャネルトランジスタ 103、104 インバータ 105、106 出力用インバータ 107 メモリセル 108 反転信号を生成するインバータ 109 イネーブル信号の入力端子 110 データの入力端子 111 反転信号の出力端子 112 データの出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】入力データの反転信号を生成するためのイ
ンバータと、第１及び第２の２つの記憶接点を持つフリ
ップフロップ構成のメモリセル部と、イネーブル信号に
より入力データと前記インバータにより生成した反転信
号の前記メモリセルへの入力を制御する第１及び第２の
NチャネルMOSトランジスタと、前記メモリセルに保持し
たデータを出力するための出力用インバータを備え、前
記第１のNチャネルMOSトランジスタを通して入力データ
の正転信号を前記メモリセルの前記第１の記憶接点へ入
力し、前記第２のNチャネルMOSトランジスタを通して前
記インバータにより生成した反転信号を前記メモリセル
の前記第２の記憶接点へ入力し、この２つの信号の入力
をイネーブル信号により同時に制御し、前記メモリセル
にデータを書き込むと同時に前記出力出力用インバータ
を通してデータを出力することを特徴とするラッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188619A JPH0537305A (ja) | 1991-07-29 | 1991-07-29 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188619A JPH0537305A (ja) | 1991-07-29 | 1991-07-29 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537305A true JPH0537305A (ja) | 1993-02-12 |
Family
ID=16226854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188619A Pending JPH0537305A (ja) | 1991-07-29 | 1991-07-29 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537305A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467038A (en) * | 1994-02-15 | 1995-11-14 | Hewlett-Packard Company | Quick resolving latch |
| US7038515B2 (en) * | 2003-12-19 | 2006-05-02 | Intel Corporation | Soft-error rate hardened pulsed latch |
| US7132870B2 (en) * | 2004-04-02 | 2006-11-07 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Differential register slave structure |
-
1991
- 1991-07-29 JP JP3188619A patent/JPH0537305A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467038A (en) * | 1994-02-15 | 1995-11-14 | Hewlett-Packard Company | Quick resolving latch |
| US7038515B2 (en) * | 2003-12-19 | 2006-05-02 | Intel Corporation | Soft-error rate hardened pulsed latch |
| US7132870B2 (en) * | 2004-04-02 | 2006-11-07 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Differential register slave structure |
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