JP3109986B2 - 信号遷移検出回路 - Google Patents
信号遷移検出回路Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Pulse Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばＤＲＡ
Ｍ、ＳＲＡＭ、Ｅ2ＰＲＯＭ等の半導体メモリーにおけ
る入力アドレスなどの入力信号の遷移検出を行う信号遷
移検出回路に関するものである。
Ｍ、ＳＲＡＭ、Ｅ2ＰＲＯＭ等の半導体メモリーにおけ
る入力アドレスなどの入力信号の遷移検出を行う信号遷
移検出回路に関するものである。
【０００２】
【従来の技術】上述した信号遷移検出回路としては、従
来、図１９（ａ）に示すものが知られている。この信号
遷移検出回路は、プルアップ用のＰ型ＭＯＳＦＥＴ（Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１
０５とＧＮＤとの間に、信号Ｎ１と信号Ｎ３とがそれぞ
れのゲートに入力する２つのＮ型ＭＯＳＦＥＴ１０１、
１０３の直列接続したものと、信号Ｎ２と信号Ｎ４とが
それぞれのゲートに入力する２つのＮ型ＭＯＳＦＥＴ１
０２、１０４の直列接続したものとが、並列に設けられ
ている。プルアップ用のＰ型ＭＯＳＦＥＴ１０５のプル
アップノード（信号Ｎ５）は通常Ｈに充電されている。
この信号Ｎ５は、インバータ１０６に与えられ、インバ
ータ１０６は入力信号を反転した出力信号ＯＵＴを出力
するように構成されている。
来、図１９（ａ）に示すものが知られている。この信号
遷移検出回路は、プルアップ用のＰ型ＭＯＳＦＥＴ（Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１
０５とＧＮＤとの間に、信号Ｎ１と信号Ｎ３とがそれぞ
れのゲートに入力する２つのＮ型ＭＯＳＦＥＴ１０１、
１０３の直列接続したものと、信号Ｎ２と信号Ｎ４とが
それぞれのゲートに入力する２つのＮ型ＭＯＳＦＥＴ１
０２、１０４の直列接続したものとが、並列に設けられ
ている。プルアップ用のＰ型ＭＯＳＦＥＴ１０５のプル
アップノード（信号Ｎ５）は通常Ｈに充電されている。
この信号Ｎ５は、インバータ１０６に与えられ、インバ
ータ１０６は入力信号を反転した出力信号ＯＵＴを出力
するように構成されている。
【０００３】この信号遷移検出回路に与えられる信号
は、図１９（ｂ）に示すようになっている。すなわち、
信号Ｎ３は信号Ｎ１よりインバータ３段のディレイを有
し、信号Ｎ４は信号Ｎ２よりインバータ３段のディレイ
を有す。また、信号Ｎ１のインバータの反転出力が信号
Ｎ２である。
は、図１９（ｂ）に示すようになっている。すなわち、
信号Ｎ３は信号Ｎ１よりインバータ３段のディレイを有
し、信号Ｎ４は信号Ｎ２よりインバータ３段のディレイ
を有す。また、信号Ｎ１のインバータの反転出力が信号
Ｎ２である。
【０００４】図２０は、この信号遷移検出回路のタイミ
ングチャートを示す。信号Ｎ１は、図に示すように遷移
（Ｌ→Ｈ→Ｌ）し、このＮ１に対し、Ｎ２はインバータ
１段のディレイ後に（Ｈ→Ｌ→Ｈ）となる。また、Ｎ３
はＮ１に対してインバータ３段のディレイ後に（Ｈ→Ｌ
→Ｈ）となり、Ｎ４はＮ１に対しインバータ４段のディ
レイ後に（Ｌ→Ｈ→Ｌ）となる。
ングチャートを示す。信号Ｎ１は、図に示すように遷移
（Ｌ→Ｈ→Ｌ）し、このＮ１に対し、Ｎ２はインバータ
１段のディレイ後に（Ｈ→Ｌ→Ｈ）となる。また、Ｎ３
はＮ１に対してインバータ３段のディレイ後に（Ｈ→Ｌ
→Ｈ）となり、Ｎ４はＮ１に対しインバータ４段のディ
レイ後に（Ｌ→Ｈ→Ｌ）となる。
【０００５】この状態において、Ｎ１がまずＬ→Ｈと遷
移した時、インバータ３段のディレイとなっているＮ３
はＨであるため、Ｎ１とＮ３の電位が共にＨの期間が生
じ、Ｎ１とＮ３を各々ゲートに入力する直列接続された
２個のＮ型ＭＯＳＦＥＴ１０１と１０３とが共にＯＮす
るため、Ｎ５の電荷は放電されて電位はＬになる。その
後、Ｎ３がＨ→Ｌと遷移すると、Ｎ型ＭＯＳＦＥＴ１０
３がＯＦＦして再びＮ５は充電される。このようにＮ５
が一時Ｌになることで、インバータ１０６はＨのパルス
である出力信号ＯＵＴを出力する。
移した時、インバータ３段のディレイとなっているＮ３
はＨであるため、Ｎ１とＮ３の電位が共にＨの期間が生
じ、Ｎ１とＮ３を各々ゲートに入力する直列接続された
２個のＮ型ＭＯＳＦＥＴ１０１と１０３とが共にＯＮす
るため、Ｎ５の電荷は放電されて電位はＬになる。その
後、Ｎ３がＨ→Ｌと遷移すると、Ｎ型ＭＯＳＦＥＴ１０
３がＯＦＦして再びＮ５は充電される。このようにＮ５
が一時Ｌになることで、インバータ１０６はＨのパルス
である出力信号ＯＵＴを出力する。
【０００６】その後、ＮＩがＨ→Ｌに遷移すると、それ
に続いて、Ｎ２はＬ→Ｈに遷移し、Ｎ４はＨ→Ｌに遷移
する。このとき、Ｎ２に対しＮ４はインバータ３段分の
ディレイがあるため、Ｎ２とＮ４の電位が共にＨの期間
が生じ、Ｎ２とＮ４をゲートに入力する直列接続された
２個のＮ型ＭＯＳＦＥＴ１０２、１０４が共にＯＮする
ため、Ｎ５の電荷は放電されて電位はＬになる。その
後、Ｎ４がＨ→Ｌと遷移すると、Ｎ型ＭＯＳＦＥＴ１０
４がＯＦＦして再びＮ５は充電される。このようにＮ５
が一時Ｌになることで、インバータ１０６は同様にＨの
パルスである出力信号ＯＵＴを出力する。
に続いて、Ｎ２はＬ→Ｈに遷移し、Ｎ４はＨ→Ｌに遷移
する。このとき、Ｎ２に対しＮ４はインバータ３段分の
ディレイがあるため、Ｎ２とＮ４の電位が共にＨの期間
が生じ、Ｎ２とＮ４をゲートに入力する直列接続された
２個のＮ型ＭＯＳＦＥＴ１０２、１０４が共にＯＮする
ため、Ｎ５の電荷は放電されて電位はＬになる。その
後、Ｎ４がＨ→Ｌと遷移すると、Ｎ型ＭＯＳＦＥＴ１０
４がＯＦＦして再びＮ５は充電される。このようにＮ５
が一時Ｌになることで、インバータ１０６は同様にＨの
パルスである出力信号ＯＵＴを出力する。
【０００７】図２１は、信号ＮＩがＨ→Ｌ→Ｈに遷移す
る場合において、この信号遷移検出回路のタイミングチ
ャートを示す。この場合にも、同様に、インバータ１０
６は出力信号ＯＵＴを出力する。
る場合において、この信号遷移検出回路のタイミングチ
ャートを示す。この場合にも、同様に、インバータ１０
６は出力信号ＯＵＴを出力する。
【０００８】ところで、上述した信号遷移検出回路をア
ドレス遷移検出回路（Ａｄｄｒｅｓｓ Ｔｒａｎｄｉｔ
ｉｏｎ Ｄｅｔｅｃｔｏｒ）として用い、半導体メモリ
ー（ＤＲＡＭ，ＳＲＡＭ，Ｅ2ＰＲＯＭ等）の入力アド
レス回路に接続すると、入力アドレスの遷移に伴って検
知信号が発生するので、この検知信号を用いることでア
ドレス遷移に従ってデーターをアクセスすることができ
るようになる。
ドレス遷移検出回路（Ａｄｄｒｅｓｓ Ｔｒａｎｄｉｔ
ｉｏｎ Ｄｅｔｅｃｔｏｒ）として用い、半導体メモリ
ー（ＤＲＡＭ，ＳＲＡＭ，Ｅ2ＰＲＯＭ等）の入力アド
レス回路に接続すると、入力アドレスの遷移に伴って検
知信号が発生するので、この検知信号を用いることでア
ドレス遷移に従ってデーターをアクセスすることができ
るようになる。
【０００９】図２２はその場合の接続例を示し、図２３
はそのタイミングチャートを示す。入力アドレスは、ア
ドレスバッファーの制御信号であるφＡとφＡがφＡ＝
Ｌ、φＡ＝Ｈのときに、アドレスバッファーを通過して
ＡＴＤ回路に入力する。このため、入力アドレスの遷移
に伴ってアドレス遷移検出信号であるＡＴＤ信号が出方
する。また、入力アドレスは、アドレスバッファーの制
御信号がφＡ＝Ｈ、φＡ＝Ｌのとき、アドレスバッファ
ーにラッチされる。
はそのタイミングチャートを示す。入力アドレスは、ア
ドレスバッファーの制御信号であるφＡとφＡがφＡ＝
Ｌ、φＡ＝Ｈのときに、アドレスバッファーを通過して
ＡＴＤ回路に入力する。このため、入力アドレスの遷移
に伴ってアドレス遷移検出信号であるＡＴＤ信号が出方
する。また、入力アドレスは、アドレスバッファーの制
御信号がφＡ＝Ｈ、φＡ＝Ｌのとき、アドレスバッファ
ーにラッチされる。
【００１０】
【発明が解決しようとする課題】しかしながら、図２３
において、Ｈの入力アドレスがＮ１にラッチされた後に
Ｌに遷移し、その後アドレスバッファーの制御信号がφ
Ａ＝Ｌ→Ｈ、φＡ＝Ｈ→Ｌとなり、ラッチが再び解除さ
れたその直後に入力アドレスが再びＬ→Ｈに遷移した場
合には、Ｎ１の信号波形はＬの細いパルス信号と化す。
このようなパルス幅が充分でないパルスを従来の信号遷
移検出回路が入力すると、検出信号（ＡＴＤ信号）のパ
ルス幅が通常に比べて細い不充分な状態となり、ＡＴＤ
信号で制御される他回路において誤動作が招来されると
いう問題がある。この問題は、ＡＴＤ回路の前段で、パ
ルス幅の伸長や波形整形を行えば解決できるが、回路構
成やタイミング調整が複雑になる虞れある。
において、Ｈの入力アドレスがＮ１にラッチされた後に
Ｌに遷移し、その後アドレスバッファーの制御信号がφ
Ａ＝Ｌ→Ｈ、φＡ＝Ｈ→Ｌとなり、ラッチが再び解除さ
れたその直後に入力アドレスが再びＬ→Ｈに遷移した場
合には、Ｎ１の信号波形はＬの細いパルス信号と化す。
このようなパルス幅が充分でないパルスを従来の信号遷
移検出回路が入力すると、検出信号（ＡＴＤ信号）のパ
ルス幅が通常に比べて細い不充分な状態となり、ＡＴＤ
信号で制御される他回路において誤動作が招来されると
いう問題がある。この問題は、ＡＴＤ回路の前段で、パ
ルス幅の伸長や波形整形を行えば解決できるが、回路構
成やタイミング調整が複雑になる虞れある。
【００１１】また、この信号遷移検出回路は、上述した
ように半導体メモリーの入力アドレスに接続してアドレ
ス遷移に伴ってデータを読み出すことができるので、ス
タティックカラムモード等に用いられる。図２４および
図２５に、１例としてＤＲＡＭのスタティクカラムモー
ドでのメモリーセルデータの読み出し方法を示す。図２
４は、メモリーセルと、それを選択するローアドレスデ
コーダーと、カラムアドレスデコーダーと、センスアン
プと、２ｎｄセンスアンプとの構成を示す。図２５はス
タティクカラムモードのタイミングチャートを示す。
ように半導体メモリーの入力アドレスに接続してアドレ
ス遷移に伴ってデータを読み出すことができるので、ス
タティックカラムモード等に用いられる。図２４および
図２５に、１例としてＤＲＡＭのスタティクカラムモー
ドでのメモリーセルデータの読み出し方法を示す。図２
４は、メモリーセルと、それを選択するローアドレスデ
コーダーと、カラムアドレスデコーダーと、センスアン
プと、２ｎｄセンスアンプとの構成を示す。図２５はス
タティクカラムモードのタイミングチャートを示す。
【００１２】ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）でローアドレスを入力し、ローアドレス“Ｒｉ
ＲｊＲｋ”がローアドレスデコーダーに入力されると、
ワード線Ｗ１が立ち上がり、ワード線Ｗ１と接続するメ
モリーセルのデーターがビット線に読み出される。その
後、ビット線データーのセンスが行われる（ＳＥ信号＝
Ｌ，ＲＳＴＯＬ信号：Ｈ）。
ｏｂｅ）でローアドレスを入力し、ローアドレス“Ｒｉ
ＲｊＲｋ”がローアドレスデコーダーに入力されると、
ワード線Ｗ１が立ち上がり、ワード線Ｗ１と接続するメ
モリーセルのデーターがビット線に読み出される。その
後、ビット線データーのセンスが行われる（ＳＥ信号＝
Ｌ，ＲＳＴＯＬ信号：Ｈ）。
【００１３】入力アドレスが遷移し、カラムアドレス
“ＣｉＣｊ”が入力されると、アドレス遷移検出回路が
アドレス遷移を検出してＡＴＤ信号を発生する。このＡ
ＴＤ信号とカラムアドレス“ＣｉＣｊ”との組み合わせ
により、ＣＳＴ１がＨとなり、ビット線（Ｂ１，ＢＩ
＃）とデータ線（ｄａｔａ，ｄａｔａ＃）が接続されて
データ線にデーターが読み出される。続いて、ＡＴＤ信
号（パルス）を受けてＭＡＥ信号が出力し、２ｎｄセン
スアンプが動作し、Ｒｄａｔａ線にデーターが読み出さ
れる。
“ＣｉＣｊ”が入力されると、アドレス遷移検出回路が
アドレス遷移を検出してＡＴＤ信号を発生する。このＡ
ＴＤ信号とカラムアドレス“ＣｉＣｊ”との組み合わせ
により、ＣＳＴ１がＨとなり、ビット線（Ｂ１，ＢＩ
＃）とデータ線（ｄａｔａ，ｄａｔａ＃）が接続されて
データ線にデーターが読み出される。続いて、ＡＴＤ信
号（パルス）を受けてＭＡＥ信号が出力し、２ｎｄセン
スアンプが動作し、Ｒｄａｔａ線にデーターが読み出さ
れる。
【００１４】しかしながら、このＡＴＤ回路では、イン
バータ３段分のディレイより短い幅の入力パルスに対し
充分な幅の出力パルス信号（検知信号）が得られない。
例えば、図２６および図２７に示すように、インバータ
１段分のディレイ幅ｔの入力パルスに対するＯＵＴは、
インバータ１段分のディレイ幅ｔのパルスしか得られ
ず、パルス幅が不充分である。このようにＡＴＤ回路の
パルス幅が不充分であると、ＡＴＤ回路にて制御される
回路の誤動作を招くことになる。たとえば、図２４に示
す回路構成においては、ＣＳＴ１のパルス幅が不充分と
なり、ビット線とデーター線の接続が不充分となる。ま
た、ＭＡＥのパルス幅が不充分となり、２ｎｄセンスア
ンプの誤動作を招くことになる。
バータ３段分のディレイより短い幅の入力パルスに対し
充分な幅の出力パルス信号（検知信号）が得られない。
例えば、図２６および図２７に示すように、インバータ
１段分のディレイ幅ｔの入力パルスに対するＯＵＴは、
インバータ１段分のディレイ幅ｔのパルスしか得られ
ず、パルス幅が不充分である。このようにＡＴＤ回路の
パルス幅が不充分であると、ＡＴＤ回路にて制御される
回路の誤動作を招くことになる。たとえば、図２４に示
す回路構成においては、ＣＳＴ１のパルス幅が不充分と
なり、ビット線とデーター線の接続が不充分となる。ま
た、ＭＡＥのパルス幅が不充分となり、２ｎｄセンスア
ンプの誤動作を招くことになる。
【００１５】本発明は、このような従来技術の課題を解
決すべくなされたものであり、前段でパルス幅の伸長や
波形整形を行うことなく、細いパルスの入力に対して充
分なパルス幅の信号を発生させることのできる信号遷移
検出回路を提供することを目的とする。
決すべくなされたものであり、前段でパルス幅の伸長や
波形整形を行うことなく、細いパルスの入力に対して充
分なパルス幅の信号を発生させることのできる信号遷移
検出回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の請求項１の信号
遷移検出回路は、信号ａ１と該信号ａ１よりインバータ
３段分のディレイを有する信号ｃ１とを各々入力する第
１ＡＮＤゲートおよび第１ＯＲゲートと、該信号ａ１よ
りインバータ１段分のディレイを有する信号ｂ１と該信
号ｂ１よりインバータ３段分のディレイを有する信号ｄ
１とを各々入力する第２ＡＮＤゲートおよび第２ＯＲゲ
ートと、該第１ＡＮＤゲートの出力と第２ＡＮＤゲート
の出力とを入力するＮＯＲゲートと、該第１ＯＲゲート
の出力と第２ＯＲゲートの出力とを入力するＮＡＮＤゲ
ートと、該ＮＡＮＤゲートの出力端子に接続されたゲー
ト端子を有するＮ型トランジスタと、該Ｎ型トランジス
タのドレイン端子および該ＮＯＲゲートの出力端子がプ
ルアップノードを介して接続された入力ゲートを有する
インバータとを具備し、そのことにより上記目的が達成
される。
遷移検出回路は、信号ａ１と該信号ａ１よりインバータ
３段分のディレイを有する信号ｃ１とを各々入力する第
１ＡＮＤゲートおよび第１ＯＲゲートと、該信号ａ１よ
りインバータ１段分のディレイを有する信号ｂ１と該信
号ｂ１よりインバータ３段分のディレイを有する信号ｄ
１とを各々入力する第２ＡＮＤゲートおよび第２ＯＲゲ
ートと、該第１ＡＮＤゲートの出力と第２ＡＮＤゲート
の出力とを入力するＮＯＲゲートと、該第１ＯＲゲート
の出力と第２ＯＲゲートの出力とを入力するＮＡＮＤゲ
ートと、該ＮＡＮＤゲートの出力端子に接続されたゲー
ト端子を有するＮ型トランジスタと、該Ｎ型トランジス
タのドレイン端子および該ＮＯＲゲートの出力端子がプ
ルアップノードを介して接続された入力ゲートを有する
インバータとを具備し、そのことにより上記目的が達成
される。
【００１７】本発明の請求項１の信号遷移検出回路は、
請求項２の構成とすることができる。すなわち、プルア
ップ用Ｐ型トランジスタのプルアップノードがインバー
タの入力ゲートに接続され、該プルアップノードとＧＮ
Ｄとの間に、２つのＮ型トランジスタを直列接続した素
子を１組目、２組目とした２組が並列接続され、１組目
の素子においてソースがＧＮＤであるＮ型トランジスタ
のゲート信号ｃ１が、プルアップノードがドレインとな
ったＮ型トランジスタのゲート信号ａ１に対しインバー
タ３段分のディレイを有し、２組目の素子においてプル
アップノードがドレインとなったＮ型トランジスタのゲ
ート信号ｂ１が、１組目の素子におけるプルアップノー
ドがドレインとなったＮ型トランジスタのゲート信号ａ
１に対してインバータ１段分のディレイを有し、またソ
ースがＧＮＤであるＮ型トランジスタのゲート信号ｄ１
が、プルアップ用ノードがドレインとなったＮ型トラン
ジスタのゲート信号ａ１に対しインバータ３段分のディ
レイを有しており、さらに、該インバータの入力ゲート
にドレインが接続され、かつ、ソースがＧＮＤとなった
Ｎ型トランジスタを有し、該Ｎ型トランジスタのゲート
にプルダウン用のＮ型トランジスタのプルダウンノード
が接続され、該プルダウンノードとＶＤＤとの間に、２
つのＰ型トランジスタを直列接続した素子を３組目、４
組目とした２組が並列接続され、３組目の素子において
ソースがＶＤＤであるＰ型トランジスタのゲート信号ａ
１が、該１組目の素子におけるプルアップノードがドレ
インとなったＮ型トランジスタのゲート信号ａ１と同一
であり、同３組目の素子においてプルダウンノードがド
レインとなったＰ型トランジスタのゲート信号ｃ１が、
該ゲート信号ａ１に対しインバータ３段分のディレイを
有し、４組目の素子においてＶＤＤがソースとなったＰ
型トランジスタのゲート信号ｂ１が、該３組目の素子に
おいてＶＤＤがソースとなったＰ型トランジスタのゲー
ト信号ａ１に対してインバータ１段分のディレイを有
し、同４組目の素子においてドレインがプルダウンノー
ドであるＰ型トランジスタのゲート信号ｄ１が、ＶＤＤ
がソースとなったＰ型トランジスタのゲート信号ｂ１に
対してインバータ３段分のディレイを有している構成と
することができる。
請求項２の構成とすることができる。すなわち、プルア
ップ用Ｐ型トランジスタのプルアップノードがインバー
タの入力ゲートに接続され、該プルアップノードとＧＮ
Ｄとの間に、２つのＮ型トランジスタを直列接続した素
子を１組目、２組目とした２組が並列接続され、１組目
の素子においてソースがＧＮＤであるＮ型トランジスタ
のゲート信号ｃ１が、プルアップノードがドレインとな
ったＮ型トランジスタのゲート信号ａ１に対しインバー
タ３段分のディレイを有し、２組目の素子においてプル
アップノードがドレインとなったＮ型トランジスタのゲ
ート信号ｂ１が、１組目の素子におけるプルアップノー
ドがドレインとなったＮ型トランジスタのゲート信号ａ
１に対してインバータ１段分のディレイを有し、またソ
ースがＧＮＤであるＮ型トランジスタのゲート信号ｄ１
が、プルアップ用ノードがドレインとなったＮ型トラン
ジスタのゲート信号ａ１に対しインバータ３段分のディ
レイを有しており、さらに、該インバータの入力ゲート
にドレインが接続され、かつ、ソースがＧＮＤとなった
Ｎ型トランジスタを有し、該Ｎ型トランジスタのゲート
にプルダウン用のＮ型トランジスタのプルダウンノード
が接続され、該プルダウンノードとＶＤＤとの間に、２
つのＰ型トランジスタを直列接続した素子を３組目、４
組目とした２組が並列接続され、３組目の素子において
ソースがＶＤＤであるＰ型トランジスタのゲート信号ａ
１が、該１組目の素子におけるプルアップノードがドレ
インとなったＮ型トランジスタのゲート信号ａ１と同一
であり、同３組目の素子においてプルダウンノードがド
レインとなったＰ型トランジスタのゲート信号ｃ１が、
該ゲート信号ａ１に対しインバータ３段分のディレイを
有し、４組目の素子においてＶＤＤがソースとなったＰ
型トランジスタのゲート信号ｂ１が、該３組目の素子に
おいてＶＤＤがソースとなったＰ型トランジスタのゲー
ト信号ａ１に対してインバータ１段分のディレイを有
し、同４組目の素子においてドレインがプルダウンノー
ドであるＰ型トランジスタのゲート信号ｄ１が、ＶＤＤ
がソースとなったＰ型トランジスタのゲート信号ｂ１に
対してインバータ３段分のディレイを有している構成と
することができる。
【００１８】本発明の請求項３の信号遷移検出回路は、
信号ａ２と該信号ａ２よりインバータ２段分のディレイ
を有する信号ｃ２とを入力する第１ＸＯＲゲートと、該
信号ａ２よりインバータ１段分のディレイを有する信号
ｃ２と該信号ａ２よりインバータ３段分のディレイを有
する信号ｄ２とを入力する第２ＸＯＲゲートと、該第１
ＸＯＲゲートの出力と該第２ＸＯＲゲートの出力とを入
力するＡＮＤゲートと、該ＡＮＤゲートの出力をプルア
ップノードを介して入力するインバータとを具備し、そ
のことにより上記目的が達成される。
信号ａ２と該信号ａ２よりインバータ２段分のディレイ
を有する信号ｃ２とを入力する第１ＸＯＲゲートと、該
信号ａ２よりインバータ１段分のディレイを有する信号
ｃ２と該信号ａ２よりインバータ３段分のディレイを有
する信号ｄ２とを入力する第２ＸＯＲゲートと、該第１
ＸＯＲゲートの出力と該第２ＸＯＲゲートの出力とを入
力するＡＮＤゲートと、該ＡＮＤゲートの出力をプルア
ップノードを介して入力するインバータとを具備し、そ
のことにより上記目的が達成される。
【００１９】本発明の請求項３の信号遷移検出回路は、
請求項４の構成とすることができる。すなわち、Ｐ型ト
ランジスタとＮ型トランジスタとを直列接続した素子を
４つ備え、各素子における該Ｎ型トランジスタのソース
ノードは共にＧＮＤに接続され、各素子における該Ｐ型
トランジスタのソースノードは共にプルアップ用Ｐ型ト
ランジスタと出力を伝達するインバータとに接続されて
おり、１つ目の素子におけるＰ型トランジスタのゲート
信号ａ２より該１つ目の素子におけるＮ型トランジスタ
のゲート信号ｃ２がインバータ２段のディレイを有し、
２つ目の素子におけるＮ型トランジスタのゲート信号ａ
２が、該１つ目の素子のＰ型トランジスタのゲート信号
ａ２と同一であり、該２つ目の素子におけるＰ型トラン
ジスタのゲート信号ｃ２が、該１つ目の素子のＮ型トラ
ンジスタのゲート信号ｃ２と同一であって該ゲート信号
ａ２に対しインバータ２段のディレイを有し、３つ目の
素子におけるＰ型トランジスタのゲート信号ｂ２が該１
つ目の素子におけるＰ型トランジスタのゲート信号ａ２
のインバータ出力反転信号であり、該３つ目の素子にお
けるＮ型トランジスタのゲート信号ｄ２が、ゲート信号
ｂ２に対しインバータ２段のディレイを有し、４つ目の
素子におけるＮ型トランジスタのゲート信号ｂ２が該３
つ目の素子におけるＰ型トランジスタのゲート信号ｂ２
と同一であり、該４つ目の素子におけるＰ型トランジス
タのゲート信号ｄ２が、該３つ目の素子におけるＮ型ト
ランジスタのゲート信号ｄ２と同一であってゲート信号
ｂ２に対しインバータ２段のディレイを有する構成とす
ることができる。
請求項４の構成とすることができる。すなわち、Ｐ型ト
ランジスタとＮ型トランジスタとを直列接続した素子を
４つ備え、各素子における該Ｎ型トランジスタのソース
ノードは共にＧＮＤに接続され、各素子における該Ｐ型
トランジスタのソースノードは共にプルアップ用Ｐ型ト
ランジスタと出力を伝達するインバータとに接続されて
おり、１つ目の素子におけるＰ型トランジスタのゲート
信号ａ２より該１つ目の素子におけるＮ型トランジスタ
のゲート信号ｃ２がインバータ２段のディレイを有し、
２つ目の素子におけるＮ型トランジスタのゲート信号ａ
２が、該１つ目の素子のＰ型トランジスタのゲート信号
ａ２と同一であり、該２つ目の素子におけるＰ型トラン
ジスタのゲート信号ｃ２が、該１つ目の素子のＮ型トラ
ンジスタのゲート信号ｃ２と同一であって該ゲート信号
ａ２に対しインバータ２段のディレイを有し、３つ目の
素子におけるＰ型トランジスタのゲート信号ｂ２が該１
つ目の素子におけるＰ型トランジスタのゲート信号ａ２
のインバータ出力反転信号であり、該３つ目の素子にお
けるＮ型トランジスタのゲート信号ｄ２が、ゲート信号
ｂ２に対しインバータ２段のディレイを有し、４つ目の
素子におけるＮ型トランジスタのゲート信号ｂ２が該３
つ目の素子におけるＰ型トランジスタのゲート信号ｂ２
と同一であり、該４つ目の素子におけるＰ型トランジス
タのゲート信号ｄ２が、該３つ目の素子におけるＮ型ト
ランジスタのゲート信号ｄ２と同一であってゲート信号
ｂ２に対しインバータ２段のディレイを有する構成とす
ることができる。
【００２０】以下に、本発明の作用につき説明する。
【００２１】本発明の請求項１および２の信号遷移検出
回路は、プルアップノードの電位が２度Ｌに引かれるよ
うに信号ａ１、ｂ１、ｃ１およびｄ１のディレイ関係を
調整することにより、出力パルス幅が広くなる。
回路は、プルアップノードの電位が２度Ｌに引かれるよ
うに信号ａ１、ｂ１、ｃ１およびｄ１のディレイ関係を
調整することにより、出力パルス幅が広くなる。
【００２２】また、本発明の請求項３および４の信号遷
移検出回路は、信号ａ２とｃ２とが不一致、または信号
ｂ２とｄ２とが不一致である場合には、プルアップノー
ドの電位がＬになるようにしてあり、その４信号ａ２、
ｂ２、ｃ２およびｄ２のディレイ関係を調整することに
より出力パルス幅が広くなる。
移検出回路は、信号ａ２とｃ２とが不一致、または信号
ｂ２とｄ２とが不一致である場合には、プルアップノー
ドの電位がＬになるようにしてあり、その４信号ａ２、
ｂ２、ｃ２およびｄ２のディレイ関係を調整することに
より出力パルス幅が広くなる。
【００２３】このような本発明の信号遷移検出回路をＡ
ＴＤ回路として使用すれば、入力アドレス遷移が細いパ
ルスと化した場合でも従来回路に比ベパルス幅の大きい
ＡＴＤ信号を発生できる。
ＴＤ回路として使用すれば、入力アドレス遷移が細いパ
ルスと化した場合でも従来回路に比ベパルス幅の大きい
ＡＴＤ信号を発生できる。
【００２４】
【発明の実施の形態】本発明の実施形態を図面に基づい
て具体的に説明する。
て具体的に説明する。
【００２５】（実施形態１）図１（ａ）は、本実施形態
の信号遷移検出回路を示す構成図であり、図１（ｂ）は
この信号遷移検出回路における複数の信号のディレイ関
係を示す図である。図２は、この信号遷移検出回路にお
けるタイミングチャートを示す。
の信号遷移検出回路を示す構成図であり、図１（ｂ）は
この信号遷移検出回路における複数の信号のディレイ関
係を示す図である。図２は、この信号遷移検出回路にお
けるタイミングチャートを示す。
【００２６】本実施形態の信号遷移検出回路は、図１に
示すように、プルアップ用のＰ型ＭＯＳＦＥＴ５のプル
アップノードｅ１とＧＮＤとの間に、Ｎ型ＭＯＳＦＥＴ
１と３を直列接続したもの（１組目）と、Ｎ型ＭＯＳＦ
ＥＴ２と４を直列接続したもの（２組目）とが並列に接
続されている。１組目のソースがＧＮＤであるＮ型ＭＯ
ＳＦＥＴ３のゲート信号ｃ１は、プルアップノードｅ１
がドレインとなるＮ型ＭＯＳＦＥＴ１のゲート信号ａ１
に対してインバータ３段分のディレイを有している。
示すように、プルアップ用のＰ型ＭＯＳＦＥＴ５のプル
アップノードｅ１とＧＮＤとの間に、Ｎ型ＭＯＳＦＥＴ
１と３を直列接続したもの（１組目）と、Ｎ型ＭＯＳＦ
ＥＴ２と４を直列接続したもの（２組目）とが並列に接
続されている。１組目のソースがＧＮＤであるＮ型ＭＯ
ＳＦＥＴ３のゲート信号ｃ１は、プルアップノードｅ１
がドレインとなるＮ型ＭＯＳＦＥＴ１のゲート信号ａ１
に対してインバータ３段分のディレイを有している。
【００２７】２組目については、プルアップノードｅ１
がドレインとなるＮ型ＭＯＳＦＥＴ２のゲート信号ｂ１
は、先述の１組目のプルアップノードｅ１がドレインと
なるＮ型ＭＯＳＦＥＴ１のゲート信号ａ１に対してイン
バータ１段分のディレイを有する。また、ソースがＧＮ
ＤであるＮ型ＭＯＳＦＥＴ４のゲート信号ｄ１は、プル
アップノードｅ１がドレインとなるＮ型ＭＯＳＦＥＴ２
のゲート信号ｂ１に対してインバータ３段分のディレイ
を有している。
がドレインとなるＮ型ＭＯＳＦＥＴ２のゲート信号ｂ１
は、先述の１組目のプルアップノードｅ１がドレインと
なるＮ型ＭＯＳＦＥＴ１のゲート信号ａ１に対してイン
バータ１段分のディレイを有する。また、ソースがＧＮ
ＤであるＮ型ＭＯＳＦＥＴ４のゲート信号ｄ１は、プル
アップノードｅ１がドレインとなるＮ型ＭＯＳＦＥＴ２
のゲート信号ｂ１に対してインバータ３段分のディレイ
を有している。
【００２８】さらに、ＶＤＤとプルダウン用のＮ型ＭＯ
ＳＦＥＴ１５のプルダウンノードｆ１との間に、Ｐ型Ｍ
ＯＳＦＥＴ１１と１３を直列接続したもの（３組目）
と、Ｐ型ＭＯＳＦＥＴ１２と１４を直列接続したもの
（４組目）とが並列に接続されている。３組目のソース
がＶＤＤであるＰ型ＭＯＳＦＥＴ１１のゲート信号ａ１
は、先述のプルアップノードｅ１がドレインとなるＮ型
ＭＯＳＦＥＴ１のゲート信号ａ１と同一であり、プルダ
ウンノードｆ１がドレインとなるＰ型ＭＯＳＦＥＴ１３
のゲート信号ｃ１は、ゲート信号ａ１に対してインバー
タ３段分のディレイを有している。
ＳＦＥＴ１５のプルダウンノードｆ１との間に、Ｐ型Ｍ
ＯＳＦＥＴ１１と１３を直列接続したもの（３組目）
と、Ｐ型ＭＯＳＦＥＴ１２と１４を直列接続したもの
（４組目）とが並列に接続されている。３組目のソース
がＶＤＤであるＰ型ＭＯＳＦＥＴ１１のゲート信号ａ１
は、先述のプルアップノードｅ１がドレインとなるＮ型
ＭＯＳＦＥＴ１のゲート信号ａ１と同一であり、プルダ
ウンノードｆ１がドレインとなるＰ型ＭＯＳＦＥＴ１３
のゲート信号ｃ１は、ゲート信号ａ１に対してインバー
タ３段分のディレイを有している。
【００２９】４組目については、ＶＤＤがソースとなる
Ｐ型ＭＯＳＦＥＴ１２のゲート信号ｂ１は、先述の１組
目のＶＤＤがソースとなるＰ型ＭＯＳＦＥＴ１１のゲー
ト信号ａ１に対してインバータ１段分のディレイを有
し、またドレインがプルダウンノードｆ１であるＰ型Ｍ
ＯＳＦＥＴ１４のゲート信号ｄ１は、ＶＤＤがソースと
なるＰ型ＭＯＳＦＥＴ１２のゲート信号ｂ１に対してイ
ンバータ３段分のディレイを有している。
Ｐ型ＭＯＳＦＥＴ１２のゲート信号ｂ１は、先述の１組
目のＶＤＤがソースとなるＰ型ＭＯＳＦＥＴ１１のゲー
ト信号ａ１に対してインバータ１段分のディレイを有
し、またドレインがプルダウンノードｆ１であるＰ型Ｍ
ＯＳＦＥＴ１４のゲート信号ｄ１は、ＶＤＤがソースと
なるＰ型ＭＯＳＦＥＴ１２のゲート信号ｂ１に対してイ
ンバータ３段分のディレイを有している。
【００３０】上記プルダウンノードｆ１は、プルアップ
ノードｅ１をドレインにしＧＮＤをソースとしたＮ型Ｍ
ＯＳＦＥＴ１６のゲートに接続されている。また、プル
アップノードｅ１はインバータ１７の入力ゲートに接続
され、各々のトランジスタに入力した信号遷移を検出し
て、インバータ出力ＯＵＴにパルス信号を発生させる。
ノードｅ１をドレインにしＧＮＤをソースとしたＮ型Ｍ
ＯＳＦＥＴ１６のゲートに接続されている。また、プル
アップノードｅ１はインバータ１７の入力ゲートに接続
され、各々のトランジスタに入力した信号遷移を検出し
て、インバータ出力ＯＵＴにパルス信号を発生させる。
【００３１】このように構成された本実施形態の信号遷
移検出回路において、図２に示すようにノードａ１に
（Ｌ→Ｈ→Ｌ）の遷移信号が入力すると、ｂ１はａ１に
対してインバータ１段のディレイ後に（Ｈ→Ｌ→Ｈ）と
遷移する。また、ｃ１はａ１に対してインバータ３段の
ディレイ後に（Ｈ→Ｌ→Ｈ）と遷移し、ｄ１はａ１に対
してインバータ４段のディレイ後に（Ｌ→Ｈ→Ｌ）と遷
移する。ｅ１はプルアップ用のＰ型ＭＯＳＦＥＴ５によ
って通常Ｈに充電されている。
移検出回路において、図２に示すようにノードａ１に
（Ｌ→Ｈ→Ｌ）の遷移信号が入力すると、ｂ１はａ１に
対してインバータ１段のディレイ後に（Ｈ→Ｌ→Ｈ）と
遷移する。また、ｃ１はａ１に対してインバータ３段の
ディレイ後に（Ｈ→Ｌ→Ｈ）と遷移し、ｄ１はａ１に対
してインバータ４段のディレイ後に（Ｌ→Ｈ→Ｌ）と遷
移する。ｅ１はプルアップ用のＰ型ＭＯＳＦＥＴ５によ
って通常Ｈに充電されている。
【００３２】この場合において、ａ１がＬ→Ｈと遷移
し、ａ１とｃ１が共にＨのとき、ｅ１とＧＮＤとの間に
直列接続され、ａ１とｃ１をゲートに入力するＮ型ＭＯ
ＳＦＥＴ１と３がＯＮするため、ｅ１は放電されてＬに
引かれる。また、ｂ１とｄ１が共にＨのとき、ｅ１とＧ
ＮＤとの間に直列接統され、ｂ１とｄ１をゲートに入力
するＮ型ＭＯＳＦＥＴ２と４がＯＮするため、ｅ１はＬ
に引かれる。以上は、従来回路と同一である。
し、ａ１とｃ１が共にＨのとき、ｅ１とＧＮＤとの間に
直列接続され、ａ１とｃ１をゲートに入力するＮ型ＭＯ
ＳＦＥＴ１と３がＯＮするため、ｅ１は放電されてＬに
引かれる。また、ｂ１とｄ１が共にＨのとき、ｅ１とＧ
ＮＤとの間に直列接統され、ｂ１とｄ１をゲートに入力
するＮ型ＭＯＳＦＥＴ２と４がＯＮするため、ｅ１はＬ
に引かれる。以上は、従来回路と同一である。
【００３３】しかし、本回路は、ＶＤＤ（電源線）とｆ
１との間に直列接続され、ａ１とｃ１を各々ゲートに入
力するＰ型ＭＯＳＦＥＴ１１と１３、および、ｂ１とｄ
１を各々ゲートに入力するＰ型ＭＯＳＦＥＴ１２と１４
によって、ａ１とｃ１、または、ｂ１とｄ１が共にＬの
ときｆ１に電荷が供給されるようになっている。なお、
ｆ１はプルダウン用のＮ型ＭＯＳＦＥＴ１５によって通
常Ｌに放電されている。
１との間に直列接続され、ａ１とｃ１を各々ゲートに入
力するＰ型ＭＯＳＦＥＴ１１と１３、および、ｂ１とｄ
１を各々ゲートに入力するＰ型ＭＯＳＦＥＴ１２と１４
によって、ａ１とｃ１、または、ｂ１とｄ１が共にＬの
ときｆ１に電荷が供給されるようになっている。なお、
ｆ１はプルダウン用のＮ型ＭＯＳＦＥＴ１５によって通
常Ｌに放電されている。
【００３４】よって、上述したようにａ１がＬ→Ｈと遷
移したときは、ａ１とｃ１が共にＨとなり、Ｎ型ＭＯＳ
ＦＥＴ１と３がＯＮし、ｅ１がＬに引かれるが、その後
インバータ１段分のディレイを経てｂ１とｄ１が共にＬ
となり、Ｐ型ＭＯＳＦＥＴ１２と１４がＯＮし、ｆ１の
電位が上昇する。このためｆ１の電位がゲートに入力す
るＮ型ＭＯＳＦＥＴ１６がＯＮし、ｅ１が再びＬに引か
れて破線の状態から実線の状態になる。
移したときは、ａ１とｃ１が共にＨとなり、Ｎ型ＭＯＳ
ＦＥＴ１と３がＯＮし、ｅ１がＬに引かれるが、その後
インバータ１段分のディレイを経てｂ１とｄ１が共にＬ
となり、Ｐ型ＭＯＳＦＥＴ１２と１４がＯＮし、ｆ１の
電位が上昇する。このためｆ１の電位がゲートに入力す
るＮ型ＭＯＳＦＥＴ１６がＯＮし、ｅ１が再びＬに引か
れて破線の状態から実線の状態になる。
【００３５】ａ１がＨ→Ｌと遷移したときは、ｂ１とｄ
１が共にＨとなり、Ｎ型ＭＯＳＦＥＴ２と４がＯＮし
て、ｅ１がＬに引かれるが、そのインバータ１段分のデ
ィレイ前にａ１とｃ１が共にＬとなり、Ｐ型ＭＯＳＦＥ
Ｔ１１と１３がＯＮして、ｆ１の電位が上昇する。この
ためｆ１の電位がゲー卜に入力するＮ型ＭＯＳＦＥＴ１
５がＯＮし、ｅ１がＬに引かれて破線の状態から実線の
状態になる。
１が共にＨとなり、Ｎ型ＭＯＳＦＥＴ２と４がＯＮし
て、ｅ１がＬに引かれるが、そのインバータ１段分のデ
ィレイ前にａ１とｃ１が共にＬとなり、Ｐ型ＭＯＳＦＥ
Ｔ１１と１３がＯＮして、ｆ１の電位が上昇する。この
ためｆ１の電位がゲー卜に入力するＮ型ＭＯＳＦＥＴ１
５がＯＮし、ｅ１がＬに引かれて破線の状態から実線の
状態になる。
【００３６】以上のようにｅ１の電位は、Ｎ型ＭＯＳＦ
ＥＴとＰ型ＭＯＳＦＥＴとによって２度引かれるため、
従来回路に比べて出力信号（ＯＵＴ）のパルス幅はより
大きくなる。このため入力信号が細いパルスと化した場
合でも、従来回路に比べてパルス幅の大きいＡＴＤ信号
を発生できる。
ＥＴとＰ型ＭＯＳＦＥＴとによって２度引かれるため、
従来回路に比べて出力信号（ＯＵＴ）のパルス幅はより
大きくなる。このため入力信号が細いパルスと化した場
合でも、従来回路に比べてパルス幅の大きいＡＴＤ信号
を発生できる。
【００３７】本発明回路のパルス入力信号における出力
パルス幅を、従来回路の場合の出力パルス幅と比較し
て、図３および図４に示す。
パルス幅を、従来回路の場合の出力パルス幅と比較し
て、図３および図４に示す。
【００３８】図３はＬパルスを入力した結果であり、パ
ルス幅を０．１ｎｓ〜０．２５ｎｓの範囲において０．
０５ｎｓ毎に変化させている。はパルス幅が０．１ｎ
ｓの場合、はパルス幅が０．１５ｎｓの場合、はパ
ルス幅が０．２ｎｓの場合、はパルス幅が０．２５ｎ
ｓの場合である。この図より理解されるように、従来回
路では何れの出力パルス幅も不充分であるが、本発明回
路では０．２ｎｓ以上において充分なパルス幅の出力が
得られている。
ルス幅を０．１ｎｓ〜０．２５ｎｓの範囲において０．
０５ｎｓ毎に変化させている。はパルス幅が０．１ｎ
ｓの場合、はパルス幅が０．１５ｎｓの場合、はパ
ルス幅が０．２ｎｓの場合、はパルス幅が０．２５ｎ
ｓの場合である。この図より理解されるように、従来回
路では何れの出力パルス幅も不充分であるが、本発明回
路では０．２ｎｓ以上において充分なパルス幅の出力が
得られている。
【００３９】また、図４はＨパルスを入力した結果であ
り、パルス幅を０．１ｎｓ〜０．２５ｎｓの範囲におい
て０．０５ｎｓ毎に変化させている。はパルス幅が
０．１ｎｓの場合、はパルス幅が０．１５ｎｓの場
合、はパルス幅が０．２ｎｓの場合、はパルス幅が
０．２５ｎｓの場合である。この図より理解されるよう
に、従来回路では何れの出力パルス幅も不充分である
が、前同様に、本発明回路では０．２ｎｓ以上のパルス
幅において充分なパルス幅の出力が得られている。
り、パルス幅を０．１ｎｓ〜０．２５ｎｓの範囲におい
て０．０５ｎｓ毎に変化させている。はパルス幅が
０．１ｎｓの場合、はパルス幅が０．１５ｎｓの場
合、はパルス幅が０．２ｎｓの場合、はパルス幅が
０．２５ｎｓの場合である。この図より理解されるよう
に、従来回路では何れの出力パルス幅も不充分である
が、前同様に、本発明回路では０．２ｎｓ以上のパルス
幅において充分なパルス幅の出力が得られている。
【００４０】したがって、本発明の信号遷移検出回路を
ＡＴＤ回路として使用すれば、０．２ｎｓ以上のパルス
幅の入力信号に対して１ｎｓ以上のパルス幅の検出信号
を発生できるため、インバータチェーン等によってＡＴ
Ｄ信号を伝達した時のパルス波形のなまりを抑制でき
る。
ＡＴＤ回路として使用すれば、０．２ｎｓ以上のパルス
幅の入力信号に対して１ｎｓ以上のパルス幅の検出信号
を発生できるため、インバータチェーン等によってＡＴ
Ｄ信号を伝達した時のパルス波形のなまりを抑制でき
る。
【００４１】（実施形態２）図５（ａ）は、本実施形態
の信号遷移検出回路を示す構成図であり、図５（ｂ）は
この信号遷移検出回路における信号のディレイ関係を示
す図である。
の信号遷移検出回路を示す構成図であり、図５（ｂ）は
この信号遷移検出回路における信号のディレイ関係を示
す図である。
【００４２】本実施形態の信号遷移検出回路は、Ｐ型Ｍ
ＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２２とを直列接続し
た素子、Ｐ型ＭＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４
とを直列接続した素子、Ｐ型ＭＯＳＦＥＴ２５とＮ型Ｍ
ＯＳＦＥＴ２６とを直列接続した素子およびＰ型ＭＯＳ
ＦＥＴ２７とＮ型ＭＯＳＦＥＴ２８とを直列接続した素
子の４つを備える。また、Ｎ型ＭＯＳＦＥＴ２２、２
４、２６および２８の各ソースノードは４つ共ＧＮＤに
接続され、Ｐ型ＭＯＳＦＥＴ２１、２３、２５および２
７の各ソースノードは４つ共、プルアップを目的とする
Ｐ型ＭＯＳＦＥＴ２９と出力を伝達するインバータ３０
とが接続されたプルアップノードｅ２に接続されてい
る。
ＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２２とを直列接続し
た素子、Ｐ型ＭＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４
とを直列接続した素子、Ｐ型ＭＯＳＦＥＴ２５とＮ型Ｍ
ＯＳＦＥＴ２６とを直列接続した素子およびＰ型ＭＯＳ
ＦＥＴ２７とＮ型ＭＯＳＦＥＴ２８とを直列接続した素
子の４つを備える。また、Ｎ型ＭＯＳＦＥＴ２２、２
４、２６および２８の各ソースノードは４つ共ＧＮＤに
接続され、Ｐ型ＭＯＳＦＥＴ２１、２３、２５および２
７の各ソースノードは４つ共、プルアップを目的とする
Ｐ型ＭＯＳＦＥＴ２９と出力を伝達するインバータ３０
とが接続されたプルアップノードｅ２に接続されてい
る。
【００４３】１つ目の素子におけるＰ型ＭＯＳＦＥＴ２
１のゲート信号ａ２より１つ目の素子におけるＮ型ＭＯ
ＳＦＥＴ２２のゲート信号ｃ２はインバータ２段のディ
レイを有する。
１のゲート信号ａ２より１つ目の素子におけるＮ型ＭＯ
ＳＦＥＴ２２のゲート信号ｃ２はインバータ２段のディ
レイを有する。
【００４４】２つ目の素子におけるＮ型ＭＯＳＦＥＴ２
４のゲート信号ａ２に対し、２つ目の素子におけるＰ型
ＭＯＳＦＥＴ２３のゲート信号ｃ２はインバータ２段の
ディレイを有する。
４のゲート信号ａ２に対し、２つ目の素子におけるＰ型
ＭＯＳＦＥＴ２３のゲート信号ｃ２はインバータ２段の
ディレイを有する。
【００４５】３つ目の素子におけるＰ型ＭＯＳＦＥＴ２
５のゲート信号ｂ２は、１つ目の素子におけるＰ型ＭＯ
ＳＦＥＴ２１のゲート信号ａ２のインバータの出力反転
信号であり、３つ目の素子におけるＮ型ＭＯＳＦＥＴ２
６のゲート信号ｄ２は、ゲート信号ｂ２に対しインバー
タ２段のディレイを有する。
５のゲート信号ｂ２は、１つ目の素子におけるＰ型ＭＯ
ＳＦＥＴ２１のゲート信号ａ２のインバータの出力反転
信号であり、３つ目の素子におけるＮ型ＭＯＳＦＥＴ２
６のゲート信号ｄ２は、ゲート信号ｂ２に対しインバー
タ２段のディレイを有する。
【００４６】４つ目の素子におけるＮ型ＭＯＳＦＥＴ２
８のゲート信号ｂ２に対し、４つ目の素子におけるＰ型
ＭＯＳＦＥＴ２７のゲート信号ｄ２はインバータ２段の
ディレイを有する。インバータ３０の出力信号ＯＵＴが
検出信号となる。
８のゲート信号ｂ２に対し、４つ目の素子におけるＰ型
ＭＯＳＦＥＴ２７のゲート信号ｄ２はインバータ２段の
ディレイを有する。インバータ３０の出力信号ＯＵＴが
検出信号となる。
【００４７】このように構成された本実施形態における
信号遷移検出回路において、図６に示すインバータ１段
ディレイ分（ｔ）のパルス（Ｌ→Ｈ→Ｌ）が信号ａ２と
してノードに入力した場合においても充分なパルス幅の
検出信号を発生する。すなわち、インバータ１段ディレ
イ分（ｔ）のパルス（Ｌ→Ｈ→Ｌ）がノードに入力して
信号ａ２がＬ→Ｈ→Ｌと遷移すると、その後、ｂ２がＨ
→Ｌ→Ｈと遷移し、ｃ２がＬ→Ｈ→Ｌと遷移し、更にｄ
２がＨ→Ｌ→Ｈと遷移する。この場合、ａ２がＨで、ｃ
２がＬ場合、ａ２がゲートに接続するＮ型トランジスタ
がＯＮし、ｃ２がゲートに接続するＰ型トランジスタが
ＯＮするため、プルアップノードｅ２の電位はＧＮＤに
引かれる。
信号遷移検出回路において、図６に示すインバータ１段
ディレイ分（ｔ）のパルス（Ｌ→Ｈ→Ｌ）が信号ａ２と
してノードに入力した場合においても充分なパルス幅の
検出信号を発生する。すなわち、インバータ１段ディレ
イ分（ｔ）のパルス（Ｌ→Ｈ→Ｌ）がノードに入力して
信号ａ２がＬ→Ｈ→Ｌと遷移すると、その後、ｂ２がＨ
→Ｌ→Ｈと遷移し、ｃ２がＬ→Ｈ→Ｌと遷移し、更にｄ
２がＨ→Ｌ→Ｈと遷移する。この場合、ａ２がＨで、ｃ
２がＬ場合、ａ２がゲートに接続するＮ型トランジスタ
がＯＮし、ｃ２がゲートに接続するＰ型トランジスタが
ＯＮするため、プルアップノードｅ２の電位はＧＮＤに
引かれる。
【００４８】次に、ｂ２がＬで、ｄ２がＨ場合、ｂ２が
ゲートに接続するＰ型トランジスタがＯＮして、ｄ２が
ゲートに接続するＮ型トランジスタがＯＮするため、プ
ルアップノードｅ２の電位はＧＮＤに引かれる。また、
ｃ２がＨで、ａ２がＬ場合、ｃ２がゲートに接続するＮ
型トランジスタがＯＮし、ａ２がゲートに接続するＰ型
トランジスタＭＯＳＦＥＴがＯＮするため、プルアップ
ノードｅ２の電位はＧＮＤに引かれる。
ゲートに接続するＰ型トランジスタがＯＮして、ｄ２が
ゲートに接続するＮ型トランジスタがＯＮするため、プ
ルアップノードｅ２の電位はＧＮＤに引かれる。また、
ｃ２がＨで、ａ２がＬ場合、ｃ２がゲートに接続するＮ
型トランジスタがＯＮし、ａ２がゲートに接続するＰ型
トランジスタＭＯＳＦＥＴがＯＮするため、プルアップ
ノードｅ２の電位はＧＮＤに引かれる。
【００４９】更に、ｄ２がＬで、ｂ２がＨ場合、ｄ２が
ゲートに接続するＰ型トランジスタがＯＮし、ｂ２がゲ
ートに接続するＮ型トランジスタがＯＮするため、プル
アップノードｅ２の電位はＧＮＤに引かれる。
ゲートに接続するＰ型トランジスタがＯＮし、ｂ２がゲ
ートに接続するＮ型トランジスタがＯＮするため、プル
アップノードｅ２の電位はＧＮＤに引かれる。
【００５０】プルアップノードｅ２がＧＮＤに引かれる
間は、インバータ３０の出力信号ＯＵＴはＨとなり、充
分なパルス幅を出力する。
間は、インバータ３０の出力信号ＯＵＴはＨとなり、充
分なパルス幅を出力する。
【００５１】また、異なる入力パルス幅における（Ｌ→
Ｈ→Ｌ）の様々な変化に対して、検出信号は図７〜図１
０に示す様に充分なパルス幅を得る。図７はインバータ
２段ディレイ分（２ｔ）のパルス（Ｌ→Ｈ→Ｌ）が信号
ａ２としてノードに入力した場合であり、図８はインバ
ータ３段ディレイ分（３ｔ）のパルス（Ｌ→Ｈ→Ｌ）が
信号ａ２としてノードに入力した場合である。また、図
９はインバータ４段ディレイ分（４ｔ）のパルス（Ｌ→
Ｈ→Ｌ）が信号ａ２としてノードに入力した場合であ
り、図１０はインバータ７段ディレイ分（７ｔ）のパル
ス（Ｌ→Ｈ→Ｌ）が信号ａ２としてノードに入力した場
合である。いずれも充分なパルス幅の検出信号を得てい
る。
Ｈ→Ｌ）の様々な変化に対して、検出信号は図７〜図１
０に示す様に充分なパルス幅を得る。図７はインバータ
２段ディレイ分（２ｔ）のパルス（Ｌ→Ｈ→Ｌ）が信号
ａ２としてノードに入力した場合であり、図８はインバ
ータ３段ディレイ分（３ｔ）のパルス（Ｌ→Ｈ→Ｌ）が
信号ａ２としてノードに入力した場合である。また、図
９はインバータ４段ディレイ分（４ｔ）のパルス（Ｌ→
Ｈ→Ｌ）が信号ａ２としてノードに入力した場合であ
り、図１０はインバータ７段ディレイ分（７ｔ）のパル
ス（Ｌ→Ｈ→Ｌ）が信号ａ２としてノードに入力した場
合である。いずれも充分なパルス幅の検出信号を得てい
る。
【００５２】図７及び図８の（Ｌ→Ｈ→Ｌ）の”Ｈ”の
期間が２ｔあるいは３ｔと比較的短いｂ２の場合、遷移
検出回路の出力は、１回しかパルスを発生しない。これ
は、遷移で検出するための信号がアドレスである場合、
この比較的短いアドレス（ここでは、”Ｈ”が２ｔある
いは３ｔのとき）に対応するメモリセルを読むと、誤動
作の原因になるため、次のアドレスに対応するメモリセ
ルを読み出すための信号として、遷移検出回路の出力信
号が動く。つまり、Ｈ→ＬにおけるＬのアドレスに対応
するメモリセルを読みだすための信号をパルスとして１
回出力する。
期間が２ｔあるいは３ｔと比較的短いｂ２の場合、遷移
検出回路の出力は、１回しかパルスを発生しない。これ
は、遷移で検出するための信号がアドレスである場合、
この比較的短いアドレス（ここでは、”Ｈ”が２ｔある
いは３ｔのとき）に対応するメモリセルを読むと、誤動
作の原因になるため、次のアドレスに対応するメモリセ
ルを読み出すための信号として、遷移検出回路の出力信
号が動く。つまり、Ｈ→ＬにおけるＬのアドレスに対応
するメモリセルを読みだすための信号をパルスとして１
回出力する。
【００５３】尚、図９及び図１０のように（Ｌ→Ｈ→
Ｌ）の”Ｈ”の期間があらかじめ定められたメモリセル
を読みだすための長い信号であるときは、Ｌ→Ｈにおけ
るＨのアドレスに対応するメモリセルを読み出すために
パルスを発生し、Ｈ→ＬにおけるＬのアドレスに対応す
るメモリセルを読み出すためにパルスを発生する。この
ため、Ｌ→Ｈ→Ｌとアドレスが変化すると２回パルスを
発生させる。
Ｌ）の”Ｈ”の期間があらかじめ定められたメモリセル
を読みだすための長い信号であるときは、Ｌ→Ｈにおけ
るＨのアドレスに対応するメモリセルを読み出すために
パルスを発生し、Ｈ→ＬにおけるＬのアドレスに対応す
るメモリセルを読み出すためにパルスを発生する。この
ため、Ｌ→Ｈ→Ｌとアドレスが変化すると２回パルスを
発生させる。
【００５４】また、図１１に示すインバータ１段ディレ
イ分のパルス（Ｈ→Ｌ→Ｈ）が信号ａ２としてノードに
入力した場合にも検出信号は充分なパルス幅が得られ
る。この場合においても、異なる入力パルス幅における
（Ｈ→Ｌ→Ｈ）の様々な変化に対して、検出信号は図１
２〜図１５に示す様に充分なパルス幅を得る。図１２は
インバータ２段ディレイ分（２ｔ）のパルス（Ｈ→Ｌ→
Ｈ）が信号ａとしてノードに入力した場合であり、図１
３はインバータ３段ディレイ分（３ｔ）のパルス（Ｈ→
Ｌ→Ｈ）が信号ａ２としてノードに入力した場合であ
る。また、図１４はインバータ４段ディレイ分（４ｔ）
のパルス（Ｈ→Ｌ→Ｈ）が信号ａ２としてノードに入力
した場合であり、図１５はインバータ７段ディレイ分
（７ｔ）のパルス（Ｈ→Ｌ→Ｈ）が信号ａ２としてノー
ドに入力した場合である。いずれも充分なパルス幅の検
出信号を得ている。
イ分のパルス（Ｈ→Ｌ→Ｈ）が信号ａ２としてノードに
入力した場合にも検出信号は充分なパルス幅が得られ
る。この場合においても、異なる入力パルス幅における
（Ｈ→Ｌ→Ｈ）の様々な変化に対して、検出信号は図１
２〜図１５に示す様に充分なパルス幅を得る。図１２は
インバータ２段ディレイ分（２ｔ）のパルス（Ｈ→Ｌ→
Ｈ）が信号ａとしてノードに入力した場合であり、図１
３はインバータ３段ディレイ分（３ｔ）のパルス（Ｈ→
Ｌ→Ｈ）が信号ａ２としてノードに入力した場合であ
る。また、図１４はインバータ４段ディレイ分（４ｔ）
のパルス（Ｈ→Ｌ→Ｈ）が信号ａ２としてノードに入力
した場合であり、図１５はインバータ７段ディレイ分
（７ｔ）のパルス（Ｈ→Ｌ→Ｈ）が信号ａ２としてノー
ドに入力した場合である。いずれも充分なパルス幅の検
出信号を得ている。
【００５５】したがって、本回路をＡＴＤ回路に用いる
ことで、アドレス遷移時間がインバータ３段のディレイ
分より短い場合でもＡＴＤ信号は充分な幅が得られる。
ことで、アドレス遷移時間がインバータ３段のディレイ
分より短い場合でもＡＴＤ信号は充分な幅が得られる。
【００５６】なお、実施形態１および２における回路構
成において、トランジスタレベルでの構成例を説明して
いるが、本発明はこれに限らず、実施形態１においては
図１６に示す論理回路が得られるのであればどのような
回路素子を使用してもよく、また、実施形態２において
図１８に示す論理回路が得られるのであればどのような
回路素子を使用してもよい。
成において、トランジスタレベルでの構成例を説明して
いるが、本発明はこれに限らず、実施形態１においては
図１６に示す論理回路が得られるのであればどのような
回路素子を使用してもよく、また、実施形態２において
図１８に示す論理回路が得られるのであればどのような
回路素子を使用してもよい。
【００５７】図１６における回路構成は、信号ａ１と該
信号ａ１よりインバータ３段分のディレイを有する信号
ｃ１とを各々入力する第１ＡＮＤゲート３１および第１
ＯＲゲート３４と、該信号ａ１よりインバータ１段分の
ディレイを有する信号ｂ１と該信号ｂ１よりインバータ
３段分のディレイを有する信号ｄ１とを各々入力する第
２ＡＮＤゲート３２および第２ＯＲゲート３５と、該第
１ＡＮＤゲート３１の出力と第２ＡＮＤゲート３２の出
力とを入力するＮＯＲゲート３３と、該第１ＯＲゲート
３４の出力と第２ＯＲゲート３５の出力とを入力するＮ
ＡＮＤゲート３６と、該ＮＡＮＤゲート３６の出力端子
に接続されたゲート端子を有するＮ型ＭＯＳＦＥＴ３７
と、該Ｎ型ＭＯＳＦＥＴ３７のドレイン端子および該Ｎ
ＯＲゲート３３の出力端子がプルアップノードｅ２を介
して接続された入力ゲートを有するインバータ３８とを
具備する構成である。
信号ａ１よりインバータ３段分のディレイを有する信号
ｃ１とを各々入力する第１ＡＮＤゲート３１および第１
ＯＲゲート３４と、該信号ａ１よりインバータ１段分の
ディレイを有する信号ｂ１と該信号ｂ１よりインバータ
３段分のディレイを有する信号ｄ１とを各々入力する第
２ＡＮＤゲート３２および第２ＯＲゲート３５と、該第
１ＡＮＤゲート３１の出力と第２ＡＮＤゲート３２の出
力とを入力するＮＯＲゲート３３と、該第１ＯＲゲート
３４の出力と第２ＯＲゲート３５の出力とを入力するＮ
ＡＮＤゲート３６と、該ＮＡＮＤゲート３６の出力端子
に接続されたゲート端子を有するＮ型ＭＯＳＦＥＴ３７
と、該Ｎ型ＭＯＳＦＥＴ３７のドレイン端子および該Ｎ
ＯＲゲート３３の出力端子がプルアップノードｅ２を介
して接続された入力ゲートを有するインバータ３８とを
具備する構成である。
【００５８】この場合において、図１７のような構成と
することも考えられる。この回路構成におけるＡ部分で
は、４つのＰ型ＭＯＳＦＥＴ５ａ、５ｂ、５ｃおよび５
ｄを有する構成としており、またＢ部分では４つのＮ型
ＭＯＳＦＥＴ１５ａ、１５ｂ、１５ｃおよび１５ｄを有
する構成としているが、等価回路的にはＡ部分は図１の
プルアップ用の１つのＰ型ＭＯＳＦＥＴ５と同一であ
り、またＢ部分は図１のブルダウン用の１つのＮ型ＭＯ
ＳＦＥＴ１５と同一である。したがって、図１の構成に
した場合には、トランジスタの数を低減できることに加
えて、図１７のＡ部分およびＢ部分が共に、図１ではロ
ード抵抗となっているものと考えられるので、パルス幅
をより大きくすることが可能となる。たとえば、図２に
おけるｅ１とｆ１において、ロード抵抗にすると、遷移
状態が長くなるからである。
することも考えられる。この回路構成におけるＡ部分で
は、４つのＰ型ＭＯＳＦＥＴ５ａ、５ｂ、５ｃおよび５
ｄを有する構成としており、またＢ部分では４つのＮ型
ＭＯＳＦＥＴ１５ａ、１５ｂ、１５ｃおよび１５ｄを有
する構成としているが、等価回路的にはＡ部分は図１の
プルアップ用の１つのＰ型ＭＯＳＦＥＴ５と同一であ
り、またＢ部分は図１のブルダウン用の１つのＮ型ＭＯ
ＳＦＥＴ１５と同一である。したがって、図１の構成に
した場合には、トランジスタの数を低減できることに加
えて、図１７のＡ部分およびＢ部分が共に、図１ではロ
ード抵抗となっているものと考えられるので、パルス幅
をより大きくすることが可能となる。たとえば、図２に
おけるｅ１とｆ１において、ロード抵抗にすると、遷移
状態が長くなるからである。
【００５９】上述した図１８における回路構成は、信号
ａ２と該信号ａ２よりインバータ２段分のディレイを有
する信号ｃ２とを入力する第１ＸＯＲゲート４１と、該
信号ａ２よりインバータ１段分のディレイを有する信号
ｃ２と該信号ａ２よりインバータ３段分のディレイを有
する信号ｄ２とを入力する第２ＸＯＲゲート４２と、該
第１ＸＯＲゲート４１の出力と該第２ＸＯＲゲート４２
の出力とを入力するＡＮＤゲート４３と、該ＡＮＤゲー
ト４３の出力をプルアップノードｅ２を介して入力する
インバータ４４とを具備する構成である。
ａ２と該信号ａ２よりインバータ２段分のディレイを有
する信号ｃ２とを入力する第１ＸＯＲゲート４１と、該
信号ａ２よりインバータ１段分のディレイを有する信号
ｃ２と該信号ａ２よりインバータ３段分のディレイを有
する信号ｄ２とを入力する第２ＸＯＲゲート４２と、該
第１ＸＯＲゲート４１の出力と該第２ＸＯＲゲート４２
の出力とを入力するＡＮＤゲート４３と、該ＡＮＤゲー
ト４３の出力をプルアップノードｅ２を介して入力する
インバータ４４とを具備する構成である。
【００６０】
【発明の効果】本発明の請求項１および２の信号遷移検
出回路は、プルアップノードの電位が２度Ｌに引かれる
ように信号ａ１、ｂ１、ｃ１およびｄ１のディレイ関係
を調整することにより、前段でパルス幅の伸長や波形整
形を行うことなく、出力パルス幅が広くなる。
出回路は、プルアップノードの電位が２度Ｌに引かれる
ように信号ａ１、ｂ１、ｃ１およびｄ１のディレイ関係
を調整することにより、前段でパルス幅の伸長や波形整
形を行うことなく、出力パルス幅が広くなる。
【００６１】また、本発明の請求項３および４の信号遷
移検出回路は、信号ａ２とｃ２とが不一致、または信号
ｂ２とｄ２とが不一致である場合には、プルアップノー
ドの電位がＬになるようにしてあり、その４信号ａ２、
ｂ２、ｃ２およびｄ２のディレイ関係を調整することに
より、前段でパルス幅の伸長や波形整形を行うことな
く、出力パルス幅が広くなる。
移検出回路は、信号ａ２とｃ２とが不一致、または信号
ｂ２とｄ２とが不一致である場合には、プルアップノー
ドの電位がＬになるようにしてあり、その４信号ａ２、
ｂ２、ｃ２およびｄ２のディレイ関係を調整することに
より、前段でパルス幅の伸長や波形整形を行うことな
く、出力パルス幅が広くなる。
【００６２】このような本発明の信号遷移検出回路をＡ
ＴＤ回路として使用すれば従来回路に比べＡＴＤ信号を
安定して発生できるので、ＡＴＤ信号によって制御され
る回路の動作マージンの増大が図れる。
ＴＤ回路として使用すれば従来回路に比べＡＴＤ信号を
安定して発生できるので、ＡＴＤ信号によって制御され
る回路の動作マージンの増大が図れる。
【図１】（ａ）は、実施形態１の信号遷移検出回路を示
す構成図であり、（ｂ）はこの信号遷移検出回路におけ
る複数の信号のディレイ関係を示す図である。
す構成図であり、（ｂ）はこの信号遷移検出回路におけ
る複数の信号のディレイ関係を示す図である。
【図２】図１の信号遷移検出回路のタイミングチャート
を示す図である。
を示す図である。
【図３】図１の信号遷移検出回路のパルス入力信号（Ｌ
パルス）における出力パルス幅を、従来回路の場合の出
力パルス幅と比較して示す図である。
パルス）における出力パルス幅を、従来回路の場合の出
力パルス幅と比較して示す図である。
【図４】図１の信号遷移検出回路のパルス入力信号（Ｈ
パルス）における出力パルス幅を、従来回路の場合の出
力パルス幅と比較して示す図である。
パルス）における出力パルス幅を、従来回路の場合の出
力パルス幅と比較して示す図である。
【図５】（ａ）は、実施形態２の信号遷移検出回路を示
す構成図であり、（ｂ）はこの信号遷移検出回路におけ
る複数の信号のディレイ関係を示す図である。
す構成図であり、（ｂ）はこの信号遷移検出回路におけ
る複数の信号のディレイ関係を示す図である。
【図６】図５の信号遷移検出回路におけるタイミングチ
ャートを示す図である。
ャートを示す図である。
【図７】図５の信号遷移検出回路における他のタイミン
グチャートを示す図である。
グチャートを示す図である。
【図８】図５の信号遷移検出回路における更に他のタイ
ミングチャートを示す図である。
ミングチャートを示す図である。
【図９】図５の信号遷移検出回路における更に他のタイ
ミングチャートを示す図である。
ミングチャートを示す図である。
【図１０】図５の信号遷移検出回路における更に他のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図１１】図５の信号遷移検出回路における更に他のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図１２】図５の信号遷移検出回路における更に他のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図１３】図５の信号遷移検出回路における更に他のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図１４】図５の信号遷移検出回路における更に他のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図１５】図５の信号遷移検出回路における更に他のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図１６】図１に示す実施形態１の信号遷移検出回路を
含む等価回路を示す構成図である。
含む等価回路を示す構成図である。
【図１７】図１６に含まれる実施形態１の他の信号遷移
検出回路を示す構成図である。
検出回路を示す構成図である。
【図１８】図５に示す実施形態２の信号遷移検出回路を
含む等価回路を示す構成図である。
含む等価回路を示す構成図である。
【図１９】（ａ）は従来の信号遷移検出回路を示す構成
図であり、（ｂ）はこの信号遷移検出回路における複数
の信号のディレイ関係を示す図である。
図であり、（ｂ）はこの信号遷移検出回路における複数
の信号のディレイ関係を示す図である。
【図２０】従来の信号遷移検出回路におけるタイミング
チャートを示す図である。
チャートを示す図である。
【図２１】従来の信号遷移検出回路における他のタイミ
ングチャートを示す図である。
ングチャートを示す図である。
【図２２】従来の信号遷移検出回路の使用例を示す回路
構成図である。
構成図である。
【図２３】図２２の使用例におけるタイミングチャート
を示す図である。
を示す図である。
【図２４】従来の信号遷移検出回路を用いたＤＲＡＭに
おける回路構成を示す。
おける回路構成を示す。
【図２５】図２４の回路構成におけるスタティックカラ
ムモードのタイミングチャートを示す図である。
ムモードのタイミングチャートを示す図である。
【図２６】従来の信号遷移検出回路における更に他のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
【図２７】従来の信号遷移検出回路における更に他のタ
イミングチャートを示す図である。
イミングチャートを示す図である。
１、２、３、４ Ｎ型ＭＯＳＦＥＴ ５ プルアップ用のＰ型ＭＯＳＦＥＴ ａ１、ｂ１、ｃ１、ｄ１ ゲート信号 ｅ１ プルアップノード ｆ１ プルダウンノード ＯＵＴ インバータ出力 １１、１２、１３、１４ Ｐ型ＭＯＳＦＥＴ １５ プルダウン用のＮ型ＭＯＳＦＥＴ １６ Ｎ型ＭＯＳＦＥＴ １７ インバータ ２１、２３、２５、２７ Ｐ型トランジスタ ２２、２４、２６、２８ Ｎ型トランジスタ ２９ プルアップを目的とするＰ型トランジスタ ３０ インバータ ｅ２ ノード ａ２、ｂ２、ｃ２、ｄ２ ゲート信号
Claims (4)
- 【請求項１】 信号ａ１と該信号ａ１よりインバータ３
段分のディレイを有する信号ｃ１とを各々入力する第１
ＡＮＤゲートおよび第１ＯＲゲートと、 該信号ａ１よりインバータ１段分のディレイを有する信
号ｂ１と該信号ｂ１よりインバータ３段分のディレイを
有する信号ｄ１とを各々入力する第２ＡＮＤゲートおよ
び第２ＯＲゲートと、 該第１ＡＮＤゲートの出力と第２ＡＮＤゲートの出力と
を入力するＮＯＲゲートと、 該第１ＯＲゲートの出力と第２ＯＲゲートの出力とを入
力するＮＡＮＤゲートと、 該ＮＡＮＤゲートの出力端子に接続されたゲート端子を
有するＮ型トランジスタと、 該Ｎ型トランジスタのドレイン端子および該ＮＯＲゲー
トの出力端子がプルアップノードを介して接続された入
力ゲートを有するインバータとを具備する信号遷移検出
回路。 - 【請求項２】 プルアップ用Ｐ型トランジスタのプルア
ップノードがインバータの入力ゲートに接続され、該プ
ルアップノードとＧＮＤとの間に、２つのＮ型トランジ
スタを直列接続した素子を１組目、２組目とした２組が
並列接続され、１組目の素子においてソースがＧＮＤで
あるＮ型トランジスタのゲート信号ｃ１が、プルアップ
ノードがドレインとなったＮ型トランジスタのゲート信
号ａ１に対しインバータ３段分のディレイを有し、２組
目の素子においてプルアップノードがドレインとなった
Ｎ型トランジスタのゲート信号ｂ１が、１組目の素子に
おけるプルアップノードがドレインとなったＮ型トラン
ジスタのゲート信号ａ１に対してインバータ１段分のデ
ィレイを有し、またソースがＧＮＤであるＮ型トランジ
スタのゲート信号ｄ１が、プルアップ用ノードがドレイ
ンとなったＮ型トランジスタのゲート信号ａ１に対しイ
ンバータ３段分のディレイを有しており、さらに、該イ
ンバータの入力ゲートにドレインが接続され、かつ、ソ
ースがＧＮＤとなったＮ型トランジスタを有し、該Ｎ型
トランジスタのゲートにプルダウン用のＮ型トランジス
タのプルダウンノードが接続され、該プルダウンノード
とＶＤＤとの間に、２つのＰ型トランジスタを直列接続
した素子を３組目、４組目とした２組が並列接続され、
３組目の素子においてソースがＶＤＤであるＰ型トラン
ジスタのゲート信号ａ１が、該１組目の素子におけるプ
ルアップノードがドレインとなったＮ型トランジスタの
ゲート信号ａ１と同一であり、同３組目の素子において
プルダウンノードがドレインとなったＰ型トランジスタ
のゲート信号ｃ１が、該ゲート信号ａ１に対しインバー
タ３段分のディレイを有し、４組目の素子においてＶＤ
ＤがソースとなったＰ型トランジスタのゲート信号ｂ１
が、該３組目の素子においてＶＤＤがソースとなったＰ
型トランジスタのゲート信号ａ１に対してインバータ１
段分のディレイを有し、同４組目の素子においてドレイ
ンがプルダウンノードであるＰ型トランジスタのゲート
信号ｄ１が、ＶＤＤがソースとなったＰ型トランジスタ
のゲート信号ｂ１に対してインバータ３段分のディレイ
を有する信号遷移検出回路。 - 【請求項３】 信号ａ２と該信号ａ２よりインバータ２
段分のディレイを有する信号ｃ２とを入力する第１ＸＯ
Ｒゲートと、 該信号ａ２よりインバータ１段分のディレイを有する信
号ｃ２と該信号ａ２よりインバータ３段分のディレイを
有する信号ｄ２とを入力する第２ＸＯＲゲートと、 該第１ＸＯＲゲートの出力と該第２ＸＯＲゲートの出力
とを入力するＡＮＤゲートと、 該ＡＮＤゲートの出力をプルアップノードを介して入力
するインバータとを具備する信号遷移検出回路。 - 【請求項４】 Ｐ型トランジスタとＮ型トランジスタと
を直列接続した素子を４つ備え、各素子における該Ｎ型
トランジスタのソースノードは共にＧＮＤに接続され、
各素子における該Ｐ型トランジスタのソースノードは共
にプルアップ用Ｐ型トランジスタと出力を伝達するイン
バータとに接続されており、 １つ目の素子におけるＰ型トランジスタのゲート信号ａ
２より該１つ目の素子におけるＮ型トランジスタのゲー
ト信号ｃ２がインバータ２段のディレイを有し、２つ目
の素子におけるＮ型トランジスタのゲート信号ａ２が、
該１つ目の素子のＰ型トランジスタのゲート信号ａ２と
同一であり、該２つ目の素子におけるＰ型トランジスタ
のゲート信号ｃ２が、該１つ目の素子のＮ型トランジス
タのゲート信号ｃ２と同一であって該ゲート信号ａ２に
対しインバータ２段のディレイを有し、３つ目の素子に
おけるＰ型トランジスタのゲート信号ｂ２が該１つ目の
素子におけるＰ型トランジスタのゲート信号ａ２のイン
バータ出力反転信号であり、該３つ目の素子におけるＮ
型トランジスタのゲート信号ｄ２が、ゲート信号ｂ２に
対しインバータ２段のディレイを有し、４つ目の素子に
おけるＮ型トランジスタのゲート信号ｂ２が該３つ目の
素子におけるＰ型トランジスタのゲート信号ｂ２と同一
であり、該４つ目の素子におけるＰ型トランジスタのゲ
ート信号ｄ２が、該３つ目の素子におけるＮ型トランジ
スタのゲート信号ｄ２と同一であってゲート信号ｂ２に
対しインバータ２段のディレイを有する構成となってい
る信号遷移検出回路。
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|---|---|---|---|
| JP08066871A JP3109986B2 (ja) | 1996-03-22 | 1996-03-22 | 信号遷移検出回路 |
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| KR1019960072180A KR100233331B1 (ko) | 1996-03-22 | 1996-12-19 | 신호천이검출회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08066871A JP3109986B2 (ja) | 1996-03-22 | 1996-03-22 | 信号遷移検出回路 |
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|---|---|
| JPH09261021A JPH09261021A (ja) | 1997-10-03 |
| JP3109986B2 true JP3109986B2 (ja) | 2000-11-20 |
Family
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|---|---|---|---|
| JP08066871A Expired - Fee Related JP3109986B2 (ja) | 1996-03-22 | 1996-03-22 | 信号遷移検出回路 |
Country Status (3)
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| KR (2) | KR100233331B1 (ja) |
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