KR970067363A - 신호천이검출회로 - Google Patents

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KR970067363A
KR970067363A KR1019960072180A KR19960072180A KR970067363A KR 970067363 A KR970067363 A KR 970067363A KR 1019960072180 A KR1019960072180 A KR 1019960072180A KR 19960072180 A KR19960072180 A KR 19960072180A KR 970067363 A KR970067363 A KR 970067363A
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KR
South Korea
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signal
gate
pull
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output
Prior art date
Application number
KR1019960072180A
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English (en)
Inventor
요시아키 마쯔우라
Original Assignee
쯔지 하루오
샤프 가부시끼가이샤
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C8/00—Arrangements for selecting an address in a digital store
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

한 세트의 직렬접속된 N형 MOSFET(1,3)및 한 세트의 직렬접속된 N형 MOSFET(2,4)가 P형 MOSFET(5)의 풀업노드(e1)와 GND사이에 서로 병렬로 접속된다. 한 세트의 직렬접속된 P형 MOSFET(11,13) 및 한 세트의 직렬접속된 P형 MOSFET(12,14)가 전원공급라인(VDD)과 N형 MOSFET(15)의 풀다운노드(f1) 사이에 서로 병렬로 접속된다. 풀다운노드(f1)는 N형 MOSFET(16)의 게이트에 접속되고, 풀업노드(e1)는 인버터(17)의 입력게이트에 접속된다. 각 트랜지스터에 입력된 신호의 천이는 인버터의 출력(OUT)으로 펄스신호를 발생시키도록 검출된다. 게이트신호(b1)는 인버터 1단분만큼 게이트신호(a1)에 대해 지연되고, 게이트신호(c1)는 인버터 3분단만큼 게이트신호(a1)에 대해 지연되며, 게이트신호(d1)는 인버터 3단분만큼 게이트신호(b1)에 대해 지연된다. 따라서, 충분한 펄스폭을 갖는 신호가 전단에서의 펄스폭 또는 파형정형을 연장시키지 않고 미세입력펄스에 대해 발생될 수 있다.

Description

신호천이검출회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예 1의 신호천이검출회로와 그 신호천이검출회로의 다수의 신호를 사이에 디레이 관계를 나타낸 전기회로도.

Claims (7)

  1. 제1신호에 대한 제2 내지 제4신호의 지연시간이 제2신호에서 제4신호의 순서로 커지게 되도록 제1신호에서 제4신호까지의 4종의 신호를 발생시키고, 제1신호 및 제3신호, 또는 제2신호 및 제4신호에 대해 소정 논리레벨의 제1 또는 제2조합상태를 검출하여, 입력신호의 논리레벨의 일레벨에서 타레벨, 또는 타레벨에서 일레벨로의 천이를 각각 검출하기 위한 신호천이검출회로에 있어서, 상기 제1조합상태를 검출하는 제1검출회로; 상기 제2조합상태를 검출하는 제2검출회로; 제1신호 및 제3신호에 대해 상기 제1조합과 다른 논리레벨을 갖는 제3조합상태를 검출하는 제3검출회로; 제2신호 및 제4신호에 대해 상기 제2조합과 다른 논리레벨을 갖는 제3조합상태를 검출하는 제4검출회로; 및 제1 내지 제4검출회로에 의해 상기 제1 내지 제4조합상태중 적어도 하나가 검출될 때만 소정논리레벨을 출력하는 출력회로를 포함하는 것을 특징으로 하는 신호천이검출회로.
  2. 제1항에 있어서, 상기 제1신호에 대응하는 신호(a1)에 대해, 상기 제2신호에 대응하는 신호(b1), 상기 제3신호에 대응하는 신호(c1), 및 상기 제4신호에 대응하는 신호(d1)가 각각 인버터 1단분, 인버터 3단분, 및 인버터 4단분만큼 지연되며, 상기 제1검출회로는 신호 (a1,c1)가 입력되는 제1AND게이트이며; 상기 제2검출회로는 신호(b1,d1)가 입력되는 제2AND 게이트이며; 상기 제3검출회로는 신호(a1,c1)가 입력되는 제1OR게이트이며; 상기 제4검출회로는 신호(b1,d1)가 입력되는 제2OR게이트이고; 상기 출력회로가; 제1AND게이트의 출력과 제2AND게이트의 출력이 입력되는 NOR게이트; 제1OR게이트의 출력과 제2OR게이트의 출력이 입력되는 NAND 게이트; 상기 NAND 게이트의 출력이 입력되는 결합 트랜지스터; 결합 트랜지스터의 출력 및 OR 게이트의 출력이 접속되는 풀업노드를 전원의 일측에서 충전가능한 풀업회로; 및 풀업노드의 전위가 입력되는 인버터를 포함하는 것을 특징으로 하는 신호천이검출회로.
  3. 제2항에 있어서, 상기 제1AND게이트 및 제2AND게이트는 각각 제1도전형 세트의 트랜지스터들이 상기 풀업노드와 상기 전원의 타측 사이에 직렬로 접속되도록 형성되며; 상기 제1OR게이트 및 제2OR게이트는 각각 제2도전형 세트의 트랜지스터들이 상기 풀업노드와 상기 전원의 타측 사이에 직렬로 접속되도록 형성되며; 상기 풀업회로는 저항으로서 등가적으로 동작하는 제2도전형 풀업 트랜지스터로 구성되며; 상기 NAND게이트의 출력을 상기 전원의 타측에서 풀다운 노드로서 충전가능하고, 저항으로서 등가적으로 동작하는 풀다운 트랜지스터를 더 포함하는 것을 특징으로 하는 신호천이검출회로.
  4. 제1항에 있어서, 상기 제1신호에 대응하는 신호(a2)에 대해, 상기 제2신호에 대응하는 신호(b2), 상기 제3신호에 대응하는 신호(c2), 및 상기 제4신호에 대응하는 신호(d2)가 각각 인버터 1단분, 인버터 2단분, 및 인버터 3단분만큼 지연되며, 상기 제1 및 제3검출회로는 신호(a2,c2)가 입력되는 제1XOR게이트이며; 상기 제2 및 제4검출회로는 신호(b2,d2)가 입력되는 제2XOR게이트이며; 상기 출력회로가 ; 제1XOR게이트의 출력과 제2XOR게이트의 출력이 입력되는 AND게이트; 상기 AND게이트의 출력을 풀업노드로서 전원의 일측에서 충전가능한 풀업회로; 및 풀업노드의 전위가 입력되는 인버터를 포함하는 것을 특징으로 하는 신호천이검출회로.
  5. 제4항에 있어서, 상기 풀업회로는 저항으로서 등가적으로 동작하는 풀업 트랜지스터이며; 상기 AND 게이트는 제1 및 제2XOR게이트의 출력을 직결하여 등가적으로 형성되며; 상기 제1 및 제2XOR게이트는, 제1도전형의 트랜지스터가 전원의 타측에 배열되고 제2도전형의 트랜지스터가 상기 AND게이트측에 배열되도록 제1 및 제2도전형의 트랜지스터들을 직렬로 접속하여 형성된 두세트의 직렬소자를 각각 포함하며, 제1 및 제2XOR게이트에는 각각 두세트의 직렬소자들중 하나의 제1도전형의 트랜지스터 및 다른 세트의 제2도전형의 트랜지스터에 동일신호가 공급되고, 두세트의 직렬소자들중 하나의 세트의 제2도전형의 트랜지스터 및 다른 세트의 제1도전형의 트랜지스터에 동일 신호가 공급되는 것을 특징으로 하는 신호천이검출회로.
  6. 제1항에 있어서, 반도체메모리장치용 집적회로내에 형성되며, 상기 입력신호로서 어드레스신호가 공급되는 것을 특징으로 하는 신호천이검출회로.
  7. 제6항에 있어서, 입력측에, 상기 어드레스 신호용 래치 회로가 제공되는 것을 특징으로 하는 신호천이검출회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960072180A 1996-03-22 1996-12-19 신호천이검출회로 KR970067363A (ko)

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JP96-66871 1996-03-22
JP08066871A JP3109986B2 (ja) 1996-03-22 1996-03-22 信号遷移検出回路

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JPH09261021A (ja) 1997-10-03
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