KR20080027048A - 고속 저전력으로 동작하기 위한 듀얼 엣지 트리거 클록게이트 로직 및 그 방법 - Google Patents

고속 저전력으로 동작하기 위한 듀얼 엣지 트리거 클록게이트 로직 및 그 방법 Download PDF

Info

Publication number
KR20080027048A
KR20080027048A KR1020060092465A KR20060092465A KR20080027048A KR 20080027048 A KR20080027048 A KR 20080027048A KR 1020060092465 A KR1020060092465 A KR 1020060092465A KR 20060092465 A KR20060092465 A KR 20060092465A KR 20080027048 A KR20080027048 A KR 20080027048A
Authority
KR
South Korea
Prior art keywords
clock signal
delayed clock
delayed
signal
level
Prior art date
Application number
KR1020060092465A
Other languages
English (en)
Inventor
김민수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060092465A priority Critical patent/KR20080027048A/ko
Priority to US11/843,780 priority patent/US20080074151A1/en
Publication of KR20080027048A publication Critical patent/KR20080027048A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Abstract

여기에 개시된 듀얼-엣지-트리거 클럭 게이티드 로직 회로는 단일의 클록 신호에 응답하여 제 1 내지 제 4 지연 클록 신호를 발생하는 지연 클록 신호 발생부; 그리고, 상기 클록 신호, 상기 제 1 지연 클록 신호, 상기 제 3 지연 클록 신호, 상기 제 4 지연 클록 신호, 및 제어신호에 응답하여 펄스 신호를 발생시키는 펄스 발생부를 포함하고, 상기 펄스 발생부는 상기 클록 신호의 라이징 엣지, 및 폴링 엣지에서 펄스 신호를 발생시키는 것을 특징으로 한다.

Description

고속 저전력으로 동작하기 위한 듀얼 엣지 트리거 클록 게이트 로직 및 그 방법{DUAL EDGE TRIGGERED CLOCK GATED LOGIC FOR HIGH SPEED LOW POWER OPERATION AND METHOD THEREOF}
도 1은 본 발명의 바람직한 실시예에 따른 듀얼-엣지-트리거 클록 게이트 로직의 블록도;
도 2는 도 1에 도시된 펄스 발생부의 회로도;
도 3은 도 1에 도시된 지연 클록 신호 발생부의 회로도;
도 4는 도 1에 도시된 듀얼-엣지-트리거 클록 게이트 로직 회로의 동작 타이밍도; 그리고
도 5은 본 발명의 바람직한 실시예에 따른 듀얼-엣지-트리거 클록 게이트 로직에 동기 되는 로직 회로를 보여주는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 듀얼-엣지-트리거 클록 게이트 로직 회로
101: 펄스 발생부 102: 지연 클록 신호 발생부
200: 로직 회로 201,201,20N: 래치
본 발명은 클록 게이티드 로직(Clock Gated Logic) 회로에 관한 것으로, 좀 더 구체적으로는, 클록 신호의 라이징 엣지(rising edge), 및 폴링 엣지(falling edge)에서 플립플롭 회로를 트리거(trigger) 하기 위해 펄스 신호를 생성하는 고속 저전력 클록 게이티드 로직 회로에 관한 것이다.
일반적으로, 클록 신호에 동기 되어 동작하는 로직 회로는 다수의 플립플롭 회로들을 포함하고, 이러한 플립플롭 회로들 각각은 입력받은 데이터를 래치하고, 래치된 데이터를 출력하도록 구성된다. 데이터 입/출력 동작은 클록 신호에 동기되어 수행된다.
디지털 시스템의 최근 경향에 비추어 볼 때, 플립플롭 회로의 속도 향상과 더불어 저전력 플립플롭 회로를 구현하는 것이 무엇보다 중요해지고 있다. 특히, 저전력 플립플롭 회로에 대한 요구를 충족시키기 위해서 클록 게이티드 로직 회로 (또는 클록 게이티드 래치 회로라 불림)가 제안되어 오고 있다. 클록 게이티드 로직 회로는 클록 발생기에서 생성된 클록 신호를 입력받고, 입력받은 클록 신호에 응답해서 플립플롭 회로에 공급되는 클록 신호를 생성하는 회로로, 인에이블 신호로 불리는 제어 신호의 활성화 구간 동안만 클록 신호를 생성하고, 생성된 클록 신호를 플립플롭 회로에 제공하도록 구성되어 있다.
일반적으로, 클록 게이티드 로직 회로에 연결된 플립플롭 회로들은 두 개의 래치를 사용하는 마스터-슬레이브 플립플롭 회로와 펄스-베이스 플립플롭 회로가 있다.
마스터-슬레이브 플립플롭은 마스터 래치와 슬레이브 래치를 포함하고, 클럭 게이트 로직으로부터 입력받은 클럭 신호에 동기 되어 마스터 래치는 클록 신호가 로우(L) 레벨일 경우 데이터를 패스(pass)하고, 클록 신호가 하이(H) 레벨일 경우 패스 된 데이터를 홀드 시킨다. 슬레이브 래치는 클록 신호가 하이(H) 레벨일 경우 데이터를 패스하고, 클록 신호가 로우(L) 레벨일 경우 패스 된 데이터를 홀드 시킨다.
펄스 베이스 플립플롭 회로는 펄스 발생기, 그리고 래치를 포함하고, 펄스 발생기는 클럭 게이트 로직으로부터 클록 신호를 입력받고, 입력받은 클록 신호의 라이징 엣지(rising edge)에서 펄스를 발생시킨다. 펄스 발생기에서 발생 된 펄스에 동기 되어 래치는 플립플롭으로 동작하게 된다.
마스터 슬레이브 플립플롭 회로는 래치를 두 개 사용하나 펄스 베이스 플립플롭 회로는 래치를 한 개 사용한다. 따라서 마스터 슬레이브 플립플롭 회로에 비해 펄스 베이스 플립플롭 회로의 면적이 더 작으므로, 전력소비가 작고 신호 전송에 따른 패스 딜레이(path delay)가 줄어드므로 동작 속도가 빠른 장점이 있다.
일반적인 클록 게이티드 로직 회로는 인에이블 신호의 활성화 구간 동안 클록 발생기로부터 입력받은 단일 클록 신호의 라이징 엣지, 또는 폴링 엣지(falling edge)에서 플립 플롭에 공급되는 클록 신호를 생성하고, 생성된 클록 신호를 플립 플롭 회로로 전송한다. 즉, 클록 신호를 게이팅(gating) 한다.
이때, 클록 게이티드 로직 회로의 입력단, 출력단, 및 내부에, 그리고 플립 플롭 회로의 입력단, 및 내부에는 기생 커패시터(parastic cap)가 생성된다. 이러 한 기생 커패시터는 클록 신호의 주기마다 라이징 엣지에서 챠지(charge), 및 폴링 엣지에서 디스챠지(discharge)를 반복한다. 즉 한 클록 신호에서 각 기생 커패시터에 의해 두 번의 스위칭(switching) 현상이 일어난다. 그러나, 클록 게이티드 로직 회로는 라이징 엣지, 또는 폴링 엣지 중 한곳에서만 동작하기 때문에 클록의 스위칭에 의한 전력소모가 생긴다. 예를 들어, 클록 게이티드 로직 회로가 라이징 엣지에서만 동작할 경우, 폴링 엣지에서는 동작하지 않기 때문에 클록 게이티드 로직 회로는 폴링 엣지에서의 기생 커패시터의 디스챠지 때문에 전력소모가 생기게 된다. 또한 펄스-베이스 플립플롭의 펄스 발생기도 클록의 라이징 엣지에서만 펄스를 발생시킨다. 따라서,펄스-베이스 플립플롭에 연결된 클록 게이티드 로직회로는 폴링 엣지에서 상기 기술된 전력 소모의 문제점이 생긴다.
따라서, 본 발명의 목적은 고속 저전력으로 동작하기 위한 듀얼-엣지-트리거 클록 게이티드 로직 회로 및 그 방법을 제공하는 것이다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 듀얼-엣지-트리거 클럭 게이티드 로직 회로는 단일의 클록 신호에 응답하여 제 1 내지 제 4 지연 클록 신호를 발생하는 지연 클록 신호 발생부; 그리고 상기 클록 신호, 상기 제 1 지연 클록 신호, 상기 제 3 지연 클록 신호, 상기 제 4 지연 클록 신호, 및 제어신호에 응답하여 펄스 신호를 발생시키는 펄스 발생부를 포함하고, 상기 펄스 발생부는 상기 클록 신호의 라이징 엣지, 및 폴링 엣지에서 펄스 신호를 발생시 킨다.
이 실시예에 있어서, 상기 펄스 발생부는, 상기 제어신호의 활성화 구간에서 펄스 신호를 발생한다.
이 실시예에 있어서, 상기 클록 신호의 라이징 엣지에서 생성되는 펄스의 하이(H) 레벨 구간은 상기 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점부터 상기 제 3 지연 클록 신호의 하이(H) 레벨에서 로우(L) 레벨로의 천이 시점까지이다.
이 실시예에 있어서, 상기 클록 신호의 폴링 엣지에서 생성되는 펄스의 하이(H) 레벨 구간은 상기 제 1 지연 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점부터 상기 제 4 지연 클록 신호의 하이(H) 레벨에서 로우(L) 레벨로의 천이 시점까지이다.
이 실시예에 있어서, 상기 지연 클록 신호 발생부는, 상기 제 1 지연 클록 신호를 생성하는 제 1 지연 클록 신호 발생기와; 상기 제 2 지연 클록 신호를 생성하는 제 2 지연 클록 신호 발생기와; 상기 제 3 지연 클록 신호를 생성하는 제 3 지연 클록 신호 발생기와; 그리고 상기 제 4 지연 클록 신호를 생성하는 제 4 지연 클록 신호 발생기를 포함한다.
이 실시예에 있어서, 상기 제 1 지연 클록 신호 발생기는 상기 클록 신호를 입력받고, 상기 입력받은 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 1 지연 클록 신호를 생성한다.
이 실시예에 있어서, 상기 제 2 지연 클록 신호 발생기는 상기 제 1 지연 클 록 신호를 입력받고, 상기 입력받은 제 1 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 2 지연 클록 신호를 생성한다.
이 실시예에 있어서, 상기 제 3 지연 클록 신호 발생기는 상기 제 2 지연 클록 신호를 입력받고, 상기 입력받은 제 2 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 3 지연 클록 신호를 생성한다.
이 실시예에 있어서, 상기 제 4 지연 클록 신호 발생기는 상기 제 3 지연 클록 신호를 입력받고, 상기 입력받은 제 3 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 4 지연 클록 신호를 생성한다.
이 실시예에 있어서, 상기 제 1 지연 클록 신호 발생기는 상기 클록 신호의 폴링 엣지와 상기 제 1 지연 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점이 가까워지도록 빠른 딜레이를 갖는다.
이 실시예에 있어서, 상기 제 1 내지 제 3 지연 클록 신호 발생기의 총 딜레이 시간과 상기 제 2 내지 제 4 지연 클록 신호 발생기의 총 딜레이 시간은 같다.
이 실시예에 있어서, 상기 펄스 발생부는, 전원 전압과 제 1 내부 노드 사이에 연결되며, 접지전압에 응답하여 동작하는 제 1 트랜지스터와; 상기 제 1 내부 노드와 제 2 내부 노드 사이에 연결되며, 상기 제어신호에 응답하여 동작하는 제 2 트랜지스터와; 상기 제 2 내부 노드와 상기 접지 전압 사이에 직렬 연결되며, 상기 클록 신호 및 상기 제 3 지연 클록 신호에 각각 응답하여 각각 동작하는 제 3 및 제 4 트랜지스터들과; 상기 제 2 내부 노드와 상기 접지 전압 사이에 직렬 연결되며, 상기 제 1 지연 클록 신호 및 상기 제 4 지연 클록 신호에 각각 응답하여 각각 동작하는 제 5 및 제 6 트랜지스터들과; 그리고 상기 제 1 내부 노드의 전압 레벨에 응답하여 펄스 신호를 출력하는 인버터를 포함한다.
이 실시예에 있어서, 상기 제 1 트랜지스터는 PMOS 트랜지스터로 구성되고, 상기 제 2 내지 제 6 트랜지스터들은 NMOS 트랜지스터들로 구성된다.
본 발명의 다른 특징에 따른 저전력 회로는 단일의 클록 신호에 응답하여 클록 신호의 라이징 엣지, 및 폴링 엣지에서 펄스 신호를 생성하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로; 그리고 상기 펄스 신호에 동기 되어 동작하는 로직 회로를 포함하고, 상기 로직 회로는 상기 펄스 신호에 의해서 각각 구동되는 다수의 래치들을 포함한다.
이 실시예에 있어서, 상기 듀얼-엣지-트리거 클럭 게이티드 로직 회로는 단일의 클록 신호에 응답하여 제 1 내지 제 4 지연 클록 신호를 발생하는 지연 클록 신호 발생부; 그리고 상기 클록 신호, 상기 제 1 지연 클록 신호, 상기 제 3 지연 클록 신호, 상기 제 4 지연 클록 신호, 및 제어신호에 응답하여 펄스 신호를 발생시키는 펄스 발생부를 포함하고, 상기 펄스 발생부는 상기 클록 신호의 라이징 엣지, 및 폴링 엣지에서 펄스 신호를 발생시키고, 상기 펄스 신호는 제어신호의 활성화 구간에서 발생 된다.
이 실시예에 있어서, 상기 클록 신호의 라이징 엣지에서 생성되는 펄스의 하이(H) 레벨 구간은 상기 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점부터 상기 제 3 지연 클록 신호의 하이(H) 레벨에서 로우(L) 레벨로의 천이 시점까지이고, 상기 클록 신호의 폴링 엣지에서 생성되는 펄스의 하이(H) 레벨 구간은 상 기 제 1 지연 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점부터 상기 제 4 지연 클록 신호의 하이(H) 레벨에서 로우(L) 레벨로의 천이 시점까지이다.
이 실시예에 있어서, 상기 지연 클록 신호 발생부는, 상기 클록 신호를 입력받고, 상기 입력받은 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 1 지연 클록 신호를 생성하는 제 1 지연 클록 신호 발생기와; 상기 제 1 지연 클록 신호를 입력받고, 상기 입력받은 제 1 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 제 2 지연 클록 신호를 생성하는 제 2 지연 클록 신호 발생기와; 상기 제 2 지연 클록 신호를 입력받고, 상기 입력받은 제 2 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 3 지연 클록 신호를 생성하는 제 3 지연 클록 신호 발생기와; 그리고, 상기 제 3 지연 클록 신호를 입력받고, 상기 입력받은 제 3 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 4 지연 클록 신호를 생성하는 제 4 지연 클록 신호 발생기를 포함한다.
이 실시예에 있어서, 상기 제 1 지연 클록 신호 발생기는 상기 클록 신호의 폴링 엣지와 상기 제 1 지연 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점이 가까워지도록 빠른 딜레이를 갖는다.
이 실시예에 있어서,
상기 제 1 내지 제 3 지연 클록 신호 발생기의 총 딜레이 시간과 상기 제 2 내지 제 4 지연 클록 신호 발생기의 총 딜레이 시간은 같다.
본 발명의 다른 특징에 따른 듀얼-엣지-트리거 클럭 게이티드 로직 회로의 동작 방법은: 상기 클록 신호에 응답하여, 상기 클록 신호를 반전시키고, 지연시킨 제 1 지연 클록 신호를 생성하는 단계와; 상기 제 1 지연 클록 신호에 응답하여, 상기 제 1 지연 클록 신호를 반전시키고, 지연시킨 제 2 지연 클록 신호를 생성하는 단계와; 상기 제 2 지연 클록 신호에 응답하여, 상기 제 2 지연 클록 신호를 반전시키고, 지연시킨 제 3 지연 클록 신호를 생성하는 단계와; 상기 제 3 지연 클록 신호에 응답하여, 상기 제 3 지연 클록 신호를 반전시키고, 지연시킨 제 4 지연 클록 신호를 생성하는 단계와; 상기 클록 신호, 상기 제 1 지연 클록 신호, 상기 제 3 지연 클록 신호, 상기 제 4 지연 클록 신호, 및 제어신호에 응답하여 펄스 신호를 발생시키는 단계를 포함하며, 상기 펄스 신호는 상기 클록 신호의 라이징 엣지, 및 폴링 엣지에서 발생 되고, 상기 펄스 신호는 제어신호의 활성화 구간에서 발생 되는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 듀얼-엣지-트리거 클럭 게이트 로직의 블록도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 듀얼-엣지-트리거 클록 게이트 로직(dual-edge-triggered Clock Gated Logic)(100)(이하, 듀얼-엣지-트리거 CGL이라 칭함)은 펄스 발생부(101), 그리고 지연 클록 신호 발생부(102)를 포함한다.
듀얼-엣지-트리거 CGL(100)의 펄스 발생부(101)는 외부의 제어부(미 도시됨) 에서 생성되고, 인에이블이라 불리우는 제어신호(EN), 및 클록 발생기(미 도시됨)에서 생성된 단일의 클록 신호(CLK)를 입력받는다.
지연 클록 신호 발생부(102)는 클록 발생기에서 생성된 단일의 클록 신호(CLK)를 입력받고, 입력받은 클록 신호(CLK)에 응답해서 각각 소정의 딜레이(delay)를 갖는 제 1 내지 제 4 지연 클록 신호들(CK1,CK2,CK3,CK4)을 생성한다. 지연 클록 신호 발생부(102)는 생성된 제 1 내지 제 4 지연 클록 신호들(CK1,CK2,CK3,CK4)중 제 1, 제 3, 및 제 4 지연 클록 신호들(CK1,CK3,CK4)을 펄스 발생부(101)로 제공한다.
펄스 발생부(101)는 단일의 클럭 신호(CLK), 및 제 1, 제 3, 및 제 4 지연 클록 신호들(CK1,CK3,CK4)을 입력받고, 입력받은 클럭 신호(CLK), 및 제 1, 제 3, 및 제 4 지연 클록 신호(CK1,CK3,CK4)에 응답해서, 제어신호(EN)의 활성화 기간 동안 클록 신호(CLK)의 라이징 엣지(rising edge), 및 폴링 엣지(falling edge)에서 펄스 신호(GPCK)를 발생시킨다.
로직 회로(200)는 다수의 래치들(도 1에 미 도시됨)을 포함하고, 펄스 발생부(101)에서 생성된 펄스 신호(GPCK)는 로직 회로(200)의 래치들로 각각 전송된다. 로직 회로(200)의 래치들은 각각 펄스 발생부(101)에서 생성된 펄스 신호(GPCK)에 동기 되어 플립플롭으로 동작한다.
도 2는 도 1에 도시된 펄스 발생부의 회로도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 펄스 발생부(101)는 PMOS 트랜지스터(MP1), NMOS 트랜지스터들(MN1~MN5), 그리고 인버터(INV1)를 포함 한다.
PMOS 트랜지스터(MP1)의 소스는 동작 전압(Vdd)에 연결되고, 게이트는 접지전압(GND)에 연결되고, 드레인은 N1 노드(제 1 내부노드)를 통해 NMOS 트랜지스터(MN1)의 드레인과 인버터(INV1)의 입력단에 연결된다.
NMOS 트랜지스터(MN1)의 게이트는 제어신호(EN)를 입력받고, 소스는 N2 노드(제 2 내부노드)를 통해 NMOS 트랜지스터(MN2), 및 NMOS 트랜지스터(MN4)의 각 드레인에 공통으로 연결된다. NMOS 트랜지스터(MN2)의 게이트는 클록 발생기(미 도시됨)에서 생성된 클록 신호(CLK)를 입력받고, 소스는 NMOS 트랜지스터(MN3)의 드레인에 연결된다.
NMOS 트랜지스터(MN4)의 게이트는 제 1 지연 클록 신호(CK1)를 입력받고, 소스는 NMOS 트랜지스터(MN5)의 드레인에 연결된다. NMOS 트랜지스터(MN3)의 게이트는 제 3 지연 클록 신호(CK3)를 입력받고, 소스는 접지전압(GND)에 연결된다. NMOS 트랜지스터(MN5)의 게이트는 제 4 지연 클록 신호(CK4)를 입력받고, 소스는 접지전압(GND)에 연결된다.
이러한 구성의 펄스 발생부(101)는 제어신호(EN), 및 클록 신호(CLK)를 입력받고, 입력받은 제어신호(EN)의 활성화 구간 동안 입력받은 클록 신호(CLK)의 라이징 엣지, 및 폴링 엣지에서 펄스 신호(GPCK)를 생성한다. 펄스 발생부(101)는 생성된 펄스 신호(GPCK)를 로직 회로(200)의 각 래치들(도 2에 미 도시됨)로 전송한다.
로직 회로(200)는 래치들을 포함하고, 래치들은 펄스 발생부(101)에서 생성된 펄스 신호(GPCK)에 동기 되어 플립플롭으로 동작하게 된다.
도 3은 도 1에 도시된 지연 클록 신호 발생부의 회로도이다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 지연 클록 신호 발생부(102)는 인버터들(INV2~INV5)을 포함한다.
도 4는 도 1에 도시된 듀얼-엣지-트리거 클럭 게이트 로직 회로의 동작 타이밍도이다.
도 2 내지 도 4를 참조하여 듀얼-엣지-트리거 CGL(100)의 펄스 발생부(101), 및 지연 클록 신호 발생부(102)를 설명하면 다음과 같다.
지연 클록 신호 발생부(102)의 인버터(INV2)(제 1 지연 클록 신호 발생기)는 단일의 클록 신호(CLK)를 입력받고, 입력받은 클록 신호(CLK)를 반전시키고, 반전된 신호에 소정의 딜레이가 부가된 제 1 지연 클록 신호(CK1)를 생성한다. 지연 클록 신호 발생부(102)에서 생성된 제 1 지연 클록 신호(CK1)는 펄스 발생부(101)의 NMOS 트랜지스터(MN4)의 게이트로 제공된다.
지연 클록 신호 발생부(102)의 인버터(INV3)(제 2 지연 클록 신호 발생기)는 제 1 지연 클록 신호(CK1)를 입력받고, 입력받은 제 1 지연 클록 신호(CK1)를 반전시키고, 반전된 신호에 소정의 딜레이가 부가된 제 2 지연 클록 신호(CK2)를 생성한다. 지연 클록 신호 발생부(102)에서 생성된 제 2 지연 클록 신호(CK2)는 펄스 발생부(101)로 제공되지 않는다.
지연 클록 신호 발생부(102)의 인버터(INV4)(제 3 지연 클록 신호 발생기)는 제 2 지연 클록 신호(CK2)를 입력받고, 입력받은 제 2 지연 클록 신호(CK2)를 반전시키고, 반전된 신호에 소정의 딜레이가 부가된 제 3 지연 클록 신호(CK3)를 생성한다. 지연 클록 신호 발생부(102)에서 생성된 제 3 지연 클록 신호(CK3)는 펄스 발생부(101)의 NMOS 트랜지스터(MN3)의 게이트로 제공된다.
지연 클록 신호 발생부(102)의 인버터(INV5)(제 4 지연 클록 신호 발생기)는 제 3 지연 클록 신호(CK3)를 입력받고, 입력받은 제 3 지연 클록 신호(CK3)를 반전시키고, 반전된 신호에 소정의 딜레이가 부가된 제 4 지연 클록 신호(CK4)를 생성한다. 지연 클록 신호 발생부(102)에서 생성된 제 4 지연 클록 신호(CK4)는 펄스 발생부(101)의 NMOS 트랜지스터(MN5)의 게이트로 제공된다.
인버터(INV2)는 딜레이를 가능한 적게 갖도록 한다. 따라서, 인버터(INV2)를 통해 생성되는 제 1 지연 클럭 신호(CK1)는 클록 신호(CLK)의 라이징 엣지, 또는 폴링 엣지에서 적은 지연시간을 갖고, 빠르게 클록 신호가 반전되도록 한다.
펄스 발생부(101)는 제어신호(EN), 단일의 클록 신호(CLK), 제 1, 제 3, 및 제 4 지연 클록 신호들(CK1,CK3,CK4)을 입력받는다.
입력받은 제어신호(EN)는 펄스 발생부(101)의 NMOS 트랜지스터(MN1)의 게이트로 인가되고, 클록 신호(CLK)는 NMOS 트랜지스터(MN2)의 게이트로 인가된다. 또한, 입력받은 제 3 지연 클록 신호(CK3)는 NMOS 트랜지스터(MN3)의 게이트로 인가되고, 제 1 지연 클록 신호(CK1)는 NMOS 트랜지스터(MN4)의 게이트로 인가되고, 제 4 지연 클록 신호(CK4)는 NMOS 트랜지스터(MN5)의 게이트로 인가된다.
펄스 발생부(101)의 NMOS 트랜지스터(MP1)의 게이트는 접지전압(GND)을 입력받으므로 항상 턴 온(turn on) 상태를 유지한다.
입력받은 제어 신호(EN)가 비활성화 구간이면, 즉, 로우(L) 레벨일 경우, 제 어신호(EN)에 의해 펄스 발생부(101)의 NMOS 트랜지스터(MN1)는 턴 오프(turn off) 된다. 따라서, 동작전압(Vdd)에 의해 N1 노드의 전압은, 클록 신호(CLK), 제 1, 제 3, 및 제 4 지연 클록 신호들(CK1,CK3,CK4)에 의해 온/오프 제어되는 NMOS 트랜지스터들(MN2~MN5)의 동작에 상관없이, 하이(H) 레벨이 된다. N1노드의 하이(H) 레벨 전압은 인버터(INV1)를 통해 로우(L) 레벨로 반전되고, 로우(L) 레벨로 반전된 신호(GPCK)는 로직 회로(200)로 전송된다.
도 4에 도시된 타이밍도를 참조하면, 제어 신호(EN)가 로우(L) 레벨일 경우 펄스 발생부(101)에서 생성된 신호(GPCK)는 클록 신호(CLK), 제 1, 제 3, 및 제 4 지연 클록 신호들(CK1,CK3,CK4)에 상관없이 로우(L) 레벨의 신호를 출력하게 된다.
결과적으로, 펄스 발생부(101)는 입력받은 제어신호(EN)가 로우(L) 레벨이면, 입력받은 클록 신호(CLK) 및 제 1, 제 3, 및 제 4 지연 클록 신호들(CK1,CK3,CK4)에 응답해서 펄스 신호를 발생시키지 않고, 로우(L) 레벨의 신호(GPCK)를 생성하고, 생성된 로우(L) 레벨의 신호(GPCK)를 로직 회로(200)로 전송한다. 제어신호(EN)가 비활성화 구간일 동안, 펄스 발생부(101)에서 생성되는 신호(GPCK)는 로우(L) 레벨을 유지하게 된다. 따라서 로직 회로(200)의 각 래치는 동작하지 않고, 이전에 입력받은 데이터를 유지(hold)하게 된다.
입력받은 제어 신호(EN)가 활성화 구간이면, 즉, 하이(H) 레벨일 경우, 하이(H) 레벨의 제어신호(EN)에 의해 펄스 발생부(101)의 NMOS 트랜지스터(MN1)는 턴 온 된다. 따라서, PMOS 트랜지스터(MP1)는 접지전압(GND)에 의해 항상 온 상태이므로, 동작전압(Vdd)에 의한 전류는 PMOS 트랜지스터(MP1), 및 NMOS 트랜지스터(MN1) 을 통해 N2 노드로 흐른다.
클록 신호(CLK)가 라이징 엣지(re1)에서 하이(H) 레벨로 천이 될 경우, 클록 신호(CLK)가 하이(H) 레벨이 되므로, 클록 신호(CLK)에 의해 온/오프 제어되는 펄스 발생부(101)의 NMOS 트랜지스터(MN2)는 턴 온 된다.
도 4에 도시된 지연 클록 신호 발생부(102)에서 생성된 제 1 내지 제 4 지연 클록 신호들(CK1,CK2,CK3,CK4)의 타이밍 도를 참조하면, 제 1 지연 클록 신호(CK1)는 클록 신호(CLK)를 입력받은 지연 클록 신호 발생부(102)의 인버터(INV2)에 의해 생성되므로, 클록 신호(CLK)가 라이징 엣지(re1)에서 하이(H) 레벨로 천이 될 때, 소정의 딜레이 후에 로우(L) 레벨로 천이 된다. 제 2 지연 클록 신호(CK2)는 제 1 지연 클록 신호(CK1)를 입력받은 지연 클록 신호 발생부(102)의 인버터(INV3)에 의해 생성되므로, 제 1 지연 클록 신호(CK1)가 로우(L) 레벨로 천이 될 때, 소정의 딜레이 후에 하이(H) 레벨로 천이 된다. 동일한 동작으로, 제 3 지연 클록 신호(CK3)는 제 2 지연 클록 신호(CK2)가 하이(H) 레벨로 천이 될 때, 인버터(INV4)에 의해 소정의 딜레이 후에 로우(L) 레벨로 천이 되고, 제 4 지연 클록 신호(CK4)는 제 3 지연 클록 신호(CK3)가 로우(L) 레벨로 천이 될 때, 인버터(INV5)에 의해 소정의 딜레이 후에 하이(H) 레벨로 천이 된다.
도 4에 도시된 타이밍 도를 참조하면, 클록 신호(CLK)의 라이징 엣지(re1)를 기준으로, 제 1 지연 클록 신호(CK1)는 하이(H) 레벨이고, 제 2 지연 클록 신호(CK2)는 로우(L) 레벨이고, 제 3 지연 클록 신호(CK3)는 하이(H) 레벨이고, 제 4 지연 클록 신호(CK4)는 로우(L) 레벨이다.
클록 신호(CLK)의 라이징 엣지(re1)를 기준으로, 제 1 지연 클록 신호(CK1)가 하이(H) 레벨이므로, 제 1 지연 클록 신호(CK1)에 의해 온/오프 제어되는 NMOS 트랜지스터(MN4)는 턴 온 되고, 제 4 지연 클록 신호(CK4)는 로우(L) 레벨이므로, 제 4 지연 클록 신호(CK4)에 의해 온/오프 제어되는 NMOS 트랜지스터(MN5)는 턴 오프 된다.
클록 신호(CLK)의 라이징 엣지(re1)를 기준으로, 제 3 지연 클록 신호(CK3)가 하이(H) 레벨이므로, 제 3 지연 클록 신호(CK3)에 의해 온/오프 제어되는 NMOS 트랜지스터(MN3)는 턴 온 된다.
결과적으로, 펄스 발생부(101)의 PMOS 트랜지스터(MP1)는 접지전압(GND)에 의해서 항상 턴 온 상태를 유지하고, 제어신호(EN)가 하이(H) 레벨일 경우, NMOS 트랜지스터(MN1)는 턴 온 된다. 또한, 클록 신호(CLK)의 라이징 엣지(re1)를 기준으로 클록 신호(CLK), 제 3 지연 클록 신호(CK3), 및 제 1 지연 클록 신호(CK1)는 하이(H) 레벨이고, 제 4 지연 클록 신호(CK4)는 로우(L) 레벨이므로, 클록 신호(CLK), 제 3 지연 클록 신호(CK3), 및 제 1 지연 클록 신호(CK1)에 의해 각각 대응하는 NMOS 트랜지스터들(MN2,MN3,MN4)은 턴 온 되고, 제 4 지연 클록 신호(CK4)에 의해 NMOS 트랜지스터(MN5)는 턴 오프 된다.
따라서, 동작 전압(Vdd)에 의한 전류는 턴 온 된 PMOS 트랜지스터(MP1), 및 NMOS 트랜지스터(MN1)를 통해 N2 노드로 흐르고, N2 노드로 흐른 전류는 NMOS 트랜지스터(MN4)가 턴 온 됐으나, NMOS 트랜지스터(MN5)가 턴 오프 됐으므로 NMOS 트랜지스터들(MN4,MN5)을 통해 접지 전압(GND)으로 흐르지 않고, 턴 온 된 NMOS 트랜지 스터들(MN2,MN3)을 통해 접지 전압(GND)으로 흐르게 된다.
전류가 PMOS 트랜지스터(MP1), 및 NMOS 트랜지스터들(MN1,MN2,MN3)을 통해 접지전압(GND)으로 흐르게 되므로 N1노드의 전위는 로우(L) 레벨이 된다. N1 노드의 로우(L) 레벨의 전위는 인버터(INV1)를 통해 하이(H) 레벨로 반전된다. 따라서, 펄스 발생부(101)는 하이(H) 레벨의 신호(GPCK)를 생성하게 된다.
도 4에 도시된 타이밍 도를 참조하면, 클록 신호(CLK)는 하이(H) 레벨이고, 클록 신호(CLK)의 라이징 엣지(re1)를 기준으로 소정의 딜레이 시간 후, 제 1 지연 클록 신호(CK1)가 로우(L) 레벨로 천이 될 때, 제 2 지연 클럭 신호(CK2)는 로우(L) 레벨이고, 제 3 지연 클록 신호(CK3)는 하이(H) 레벨이고, 제 4 지연 클록 신호(CK4)는 로우(L) 레벨이다. 로우(L) 레벨의 제 1 지연 클록 신호(CK1)에 의해 NMOS 트랜지스터(MN4)는 턴 오프 되고, 로우(L) 레벨의 제 4 지연 클록 신호(CK4)에 의해 NMOS 트랜지스터(MN5)는 턴 오프 된다. 그러나 클록 신호(CLK), 및 제 3 지연 클록 신호(CK3)가 하이(H) 레벨이므로, NMOS 트랜지스터들(MN2,MN3)은 턴 온 상태가 되고, NMOS 트랜지스터들(MN2,MN3)이 턴 온 상태이므로, 상기 설명한 바와 같이 N1 노드의 전위는 로우(L) 레벨이 된다. N1 노드의 로우(L) 레벨의 전위는 인버터(INV1)를 통해 하이(H) 레벨로 반전된다. 따라서, 펄스 발생부(101)는 하이(H) 레벨의 신호(GPCK)를 생성한다.
클록 신호(CLK)가 하이(H) 레벨이고, 제 2 지연 클록 신호(CK2)가 하이(H) 레벨로 천이 될 경우, 제 1 지연 클록 신호(CK1), 및 제 4 지연 클록 신호(CK4)는 로우(L) 레벨이므로, NMOS 트랜지스터들(MN4,MN5)은 턴 오프 된다. 클록 신 호(CLK), 및 제 3 지연 클록 신호(CK3)는 하이(H) 레벨이므로 NMOS 트랜지스터들(MN2,MN3)은 턴 온 상태가 된다. 따라서, NMOS 트랜지스터들(MN2,MN3)은 턴 온 상태이고, NMOS 트랜지스터들(MN4,MN5)은 턴 오프 상태이므로, 상기 설명한 바와 같이 N1노드의 전위는 로우(L) 레벨이 된다. N1 노드의 로우(L) 레벨의 전위는 인버터(INV1)를 통해 하이(H) 레벨로 반전된다. 따라서, 펄스 발생부(101)는 하이(H) 레벨의 신호(GPCK)를 생성하게 된다.
클록 신호(CLK)가 하이(H) 레벨이고, 제 3 지연 클록 신호(CK3)가 로우(L) 레벨로 천이할 경우, 제 1 지연 클록 신호(CK1), 및 제 4 지연 클록 신호(CK4)는 로우(L) 레벨이므로, NMOS 트랜지스터들(MN4,MN5)은 턴 오프 된다. 클록 신호(CLK)는 하이(H) 레벨이므로 NMOS 트랜지스터(MN2)는 턴 온 되고, 제 3 지연 클록 신호(CK3)는 로우(L) 레벨로 천이하므로, NMOS 트랜지스터(MN3)는 턴 오프 된다. 따라서 NMOS 트랜지스터(MN3), 및 NMOS 트랜지스터들(MN4,MN5)이 턴 오프 됐으므로, 동작전압(Vdd)에 의해 N1 노드의 전위는 하이(H) 레벨이 된다. N1노드의 하이(H) 레벨의 전위는 인버터(INV1)를 통해 로우(L) 레벨로 반전된다. 따라서, 펄스 발생부(101)는 로우(L) 레벨의 신호(GPCK)를 생성하게 된다.
클록 신호(CLK)는 하이(H) 레벨이고, 지연 클록 신호(CK4)가 하이(H) 레벨로 천이한 경우, 지연 클록 신호(CK1), 및 지연 클록 신호(CK3)는 로우(L) 레벨이다. 지연 클록 신호(CK4), 및 클록 신호(CLK)는 하이(H) 레벨이므로, NMOS 트랜지스터들(MN2,MN5)은 턴 온 되나, 지연 클록 신호(CK1), 및 지연 클록 신호(CK3)는 로우(L) 레벨이므로, NMOS 트랜지스터들(MN4,MN3)은 턴 오프 된다. 따라서 NMOS 트랜 지스터(MN4), 및 NMOS 트랜지스터(MN3)가 턴 오프 됐으므로, 동작전압(Vdd)에 의해 N1 노드의 전위는 하이(H) 레벨이 된다. N1노드의 하이(H) 레벨의 전위는 인버터(INV1)를 통해 로우(L) 레벨로 반전되므로, 펄스 발생부(101)는 로우(L) 레벨의 신호(GPCK)를 생성하게 된다.
결과적으로, 클록 신호(CLK)의 라이징 엣지(re1)에서 펄스 발생부(101)는 펄스 발생부(101)의 NMOS 트랜지스터들(MN2,MN3)의 턴 온에 의해 하이(H) 레벨의 신호를 생성하고, 생성된 하이(H) 레벨의 신호를 제 3 지연 클록 신호(CK3)가 로우(L) 레벨로 천이 되는 시점에서 로우(L) 레벨로 변환하게 된다. 즉 펄스 발생부(101)는 클록 신호(CLK)의 라이징 엣지(re1)에서 하나의 펄스 신호(A)를 발생시킨다. 도 4의 타이밍 도를 참조하면, 펄스 발생부(101)에서 생성된 펄스 신호(A)는, 클록 신호(CLK)의 라이징 엣지(re1)에서 하이 레벨(H)로 천이 되고, 하이(H) 레벨을 유지하다가, 제 3 지연 클록 신호(CK3)의 레벨이 하이(H) 레벨에서 로우(L) 레벨로 천이 되는 시점에서 로우(L) 레벨로 천이 된다. 따라서, 클록 신호(CLK)의 라이징 엣지(re1)에서 생성된 펄스 신호(A)의 구간은 인버터들(INV2,INV3,INV4)에 의한 총 딜레이 시간에 의해 결정된다.
클록 신호(CLK)의 라이징 엣지(re2)에서 생성되는 펄스 신호(C)는 클록 신호(CLK)의 라이징 에지(re1)에서 생성되는 펄스 신호(A)와 동일한 동작으로 생성되므로 설명을 생략한다.
제어 신호(EN)가 하이(H) 레벨의 신호이고, 하이(H) 레벨의 제어신호(EN)에 의해 펄스 발생부(101)의 NMOS 트랜지스터(MN1)는 턴 온 된다. PMOS 트랜지스 터(MP1)는 접지전압(GND)에 의해 항상 온 상태이므로, 동작전압(Vdd)에 의한 전류는 PMOS 트랜지스터(MP1), 및 NMOS 트랜지스터(MN1)을 통해 N2 노드로 흐른다.
클록 신호(CLK)가 폴링 엣지(fe1)에서 로우(L) 레벨로 천이 될 경우, 클록 신호(CLK)가 로우(L) 레벨이 되므로, 클록 신호(CLK)에 의해 온/오프 제어되는 펄스 발생부(101)의 NMOS 트랜지스터(MN2)는 턴 오프 된다.
도 4에 도시된 지연 클록 신호 발생부(102)에서 생성된 제 1 내지 제 4 지연 클록 신호들(CK1,CK2,CK3,CK4)의 타이밍 도를 참조하면, 제 1 지연 클록 신호(CK1)는 클록 신호(CLK)를 입력받은 지연 클록 신호 발생부(102)의 인버터(INV2)에 의해 생성되므로, 클록 신호(CLK)가 폴링 엣지(fe1)에서 로우(L) 레벨로 천이 될 때, 소정의 딜레이 후에 하이(H) 레벨로 천이 된다. 제 2 지연 클록 신호(CK2)는 제 1 지연 클록 신호(CK1)를 입력받은 지연 클록 신호 발생부(102)의 인버터(INV3)에 의해 생성되므로, 제 1 지연 클록 신호(CK1)가 하이(H) 레벨로 천이 될 때, 소정의 딜레이 후에 로우(L) 레벨로 천이 된다. 동일한 동작으로, 제 3 지연 클록 신호(CK3)는 제 2 지연 클록 신호(CK2)가 로우(L) 레벨로 천이 될 때, 인버터(INV4)에 의해 소정의 딜레이 후에 하이(H) 레벨로 천이 되고, 제 4 지연 클록 신호(CK4)는 제 3 지연 클록 신호(CK3)가 하이(H) 레벨로 천이 될 때, 인버터(INV5)에 의해 소정의 딜레이 후에 로우(L) 레벨로 천이 된다.
도 4에 도시된 타이밍 도를 참조하면, 클록 신호(CLK)의 폴링 엣지(fe1)를 기준으로, 제 1 지연 클록 신호(CK1)는 로우(L) 레벨이고, 제 2 지연 클록 신호(CK2)는 하이(H) 레벨이고, 제 3 지연 클록 신호(CK3)는 로우(L) 레벨이고, 제 4 지연 클록 신호(CK4)는 하이(H) 레벨이다.
클록 신호(CLK)의 폴링 엣지(fe1)를 기준으로, 제 1 지연 클록 신호(CK1)가 로우(L) 레벨이므로, 제 1 지연 클록 신호(CK1)에 의해 온/오프 제어되는 NMOS 트랜지스터(MN4)는 턴 오프 되고, 제 4 지연 클록 신호(CK4)는 하이(H) 레벨이므로, 제 4 지연 클록 신호(CK4)에 의해 온/오프 제어되는 NMOS 트랜지스터(MN5)는 턴 온 된다.
클록 신호(CLK)의 폴링 엣지(fe1)를 기준으로, 제 3 지연 클록 신호(CK3)가 로우(L) 레벨이므로, 제 3 지연 클록 신호(CK3)에 의해 온/오프 제어되는 NMOS 트랜지스터(MN3)는 턴 오프 된다.
따라서, NMOS 트랜지스터들(MN2,MN3)이 턴 오프 되고, NMOS 트랜지스터(MN5)가 턴 온 됐으나, NMOS 트랜지스터(MN4)가 턴 오프 됐으므로, 동작전압(Vdd)에 의해 N1 노드의 전위는 하이(H) 레벨이 된다. N1 노드의 하이(H) 레벨 전위는 인버터(INV1)를 통해 로우(L) 레벨로 반전된다. 따라서, 펄스 발생부(101)는 로우(L) 레벨의 신호(GPCK)를 생성하게 된다.
도 4에 도시된 타이밍 도를 참조하면, 클록 신호(CLK)는 로우(L) 레벨이고, 클록 신호(CLK)의 폴링 엣지(fe1)를 기준으로 소정의 딜레이 시간 후, 제 1 지연 클록 신호(CK1)는 하이(H) 레벨로 천이 된다.
제 1 지연 클록 신호(CK1)가 하이(H) 레벨로 천이 될 때, 제 2 지연 클럭 신호(CK2)는 하이(H) 레벨이고, 제 3 지연 클록 신호(CK3)는 로우(L) 레벨이고, 제 4 지연 클록 신호(CK4)는 하이(H) 레벨이다. 하이(H) 레벨의 제 4 지연 클록 신 호(CK1)에 의해 NMOS 트랜지스터(MN4)는 턴 온 되고, 하이(H) 레벨의 제 4 지연 클록 신호(CK4)에 의해 NMOS 트랜지스터(MN5)는 턴 온 된다. 클록 신호(CLK), 및 제 3 지연 클록 신호(CK3)는 로우(L) 레벨이므로, NMOS 트랜지스터들(MN2,MN3)은 턴 오프 상태가 된다.
따라서, 동작 전압(Vdd)에 의한 전류는 턴 온 된 PMOS 트랜지스터(MP1), 및 NMOS 트랜지스터(MN1)를 통해 N2 노드로 흐르고, N2 노드로 흐른 전류는 NMOS 트랜지스터들(MN2,MN3)은 턴 오프되고, NMOS 트랜지스터들(MN4,MN5)은 턴 온 됐으므로, NMOS 트랜지스터들(MN2,MN3)을 통해 접지 전압(GND)으로 흐르지 않고, 턴 온된 NMOS 트랜지스터들(MN4,MN5)을 통해 접지 전압(GND)으로 흐르게 된다.
전류가 PMOS 트랜지스터(MP1), 및 NMOS 트랜지스터들(MN1,MN4,MN5)을 통해 접지전압(GND)으로 흐르게 되므로 N1노드의 전위는 로우(L) 레벨이 된다. N1 노드의 로우(L) 레벨의 전위는 인버터(INV1)를 통해 하이(H) 레벨로 반전된다. 따라서, 펄스 발생부(101)는 하이(H) 레벨의 신호(GPCK)를 생성하게 된다.
클록 신호(CLK)는 로우(L) 레벨이고, 제 2 지연 클록 신호(CK2)가 로우(L) 레벨로 천이 될 경우, 제 1 지연 클록 신호(CK1), 및 제 4 지연 클록 신호(CK4)는 하이(H) 레벨이므로, NMOS 트랜지스터들(MN4,MN5)은 턴 온 된다. 그러나, 클록 신호(CLK), 및 제 3 지연 클록 신호(CK3)는 로우(L) 레벨이므로 NMOS 트랜지스터들(MN2,MN3)은 턴 오프 상태가 되고, NMOS 트랜지스터들(MN2,MN3)이 턴 오프 상태이므로, 상기 설명한 바와 같이 N1노드의 전위는 로우(L) 레벨이 된다. N1 노드의 로우(L) 레벨의 전위는 인버터(INV1)를 통해 하이(H) 레벨로 반전된다. 따라서, 펄 스 발생부(101)는 하이(H) 레벨의 신호(GPCK)를 생성하게 된다.
클록 신호(CLK)는 로우(L) 레벨이고, 제 3 지연 클록 신호(CK3)가 하이(H) 레벨로 천이할 경우, 제 1 지연 클록 신호(CK1), 및 제 4 지연 클록 신호(CK4)는 하이(H) 레벨이므로, NMOS 트랜지스터들(MN4,MN5)은 턴 온 된다. 클록 신호(CLK)는 로우(L) 레벨이므로 NMOS 트랜지스터(MN2)는 턴 오프되고, 제 3 지연 클록 신호(CK3)는 하이(H) 레벨로 천이하므로, NMOS 트랜지스터(MN3)는 턴 온 된다. 따라서 NMOS 트랜지스터들(MN4,MN5)이 턴 온 상태이고, NMOS 트랜지스터들(MN2)는 턴 오프 상태이므로, 상기 설명한 바와 같이 N1노드의 전위는 로우(L) 레벨이 된다. N1 노드의 로우(L) 레벨의 전위는 인버터(INV1)를 통해 하이(H) 레벨로 반전된다. 따라서, 펄스 발생부(101)는 하이(H) 레벨의 신호(GPCK)를 생성하게 된다.
클록 신호(CLK)는 로우(L) 레벨이고, 제 4 지연 클록 신호(CK4)가 로우(L) 레벨로 천이한 경우, 제 1 지연 클록 신호(CK1)는 하이(H) 레벨이고, 제 3 지연 클록 신호(CK3)는 하이(H) 레벨이다. 클록 신호(CLK), 및 제 4 지연 클록 신호(CK4)는 로우(L) 레벨이므로, NMOS 트랜지스터들(MN2,MN5)은 턴 오프 되나, 제 1 지연 클록 신호(CK1), 및 제 3 지연 클록 신호(CK3)는 하이(H) 레벨이므로, NMOS 트랜지스터들(MN4,MN3)은 턴 온 된다. 따라서 NMOS 트랜지스터(MN2), 및 NMOS 트랜지스터(MN5)가 턴 오프 되므로, 동작전압(Vdd)에 의해 N1 노드의 전위는 하이(H) 레벨이 된다. N1노드의 하이(H) 레벨의 전위는 인버터(INV1)를 통해 로우(L) 레벨로 반전되므로, 펄스 발생부(101)는 로우(L) 레벨의 신호(GPCK)를 생성하게 된다.
결과적으로, 클록 신호(CLK)의 폴링 엣지(fe1)를 기준으로 소정의 딜레이를 갖고 반전된 제 1 지연 클록 신호(CK1)의 라이징 엣지에서 펄스 발생부(101)는 펄스 발생부(101)의 NMOS 트랜지스터들(MN4,MN5)의 턴 온에 의해 하이(H) 레벨의 신호를 생성하고, 생성된 하이(H) 레벨의 신호를 제 4 지연 클록 신호(CK4)가 로우(L) 레벨로 천이 되는 시점에서 로우(L) 레벨로 변환한다. 즉 펄스 발생부(101)는 클록 신호(CLK)의 폴링 엣지(fe1)를 기준으로 소정의 딜레이를 갖고 반전된 제 1 지연 클록 신호(CK1)의 라이징 엣지에서 하나의 펄스 신호(B)를 발생시킨다.
도 4의 타이밍 도를 참조하면, 클록 신호(CLK)의 폴링 엣지(fe1)를 기준으로 소정의 딜레이를 갖고 반전된 제 1 지연 클록 신호(CK1)의 라이징 엣지에서 생성된 펄스 신호(B)는, 제 1 지연 클록 신호(CK1)의 라이징 엣지에서 하이 레벨(H)로 천이 되고, 제 4 지연 클록 신호(CK4)의 레벨이 하이(H)에서 로우(L) 레벨로 천이 되는 시점에서 로우(L) 레벨로 천이 된다. 따라서, 펄스 발생부(101)에서 생성된 펄스 신호(B)의 구간은 인버터들(INV3,INV4,INV5)에 의한 총 딜레이 시간에 의해 결정된다.
인버터(INV2)는 딜레이를 가능한 작게 갖도록 설계되므로, 인버터(INV2)를 통해 생성되는 제 1 지연 클록 신호(CK1)는 클록 신호(CLK)의 라이징 엣지, 또는 폴링 엣지에서 작은 지연시간을 갖고, 빠르게 클록 신호가 반전된다. 인버터(INV2)에 의한 딜레이가 작을수록 제 1 지연 클럭 신호(CK1)는 클록 신호(CLK)의 라이징 엣지, 또는 폴링 엣지에서 더 빠르게 신호가 반전되고, 펄스 발생부(101)에서 생성된 펄스 신호(B)는 클록 신호(CLK)의 폴링 엣지(fe1)에 더 가까워지게 된다. 따라서, 인버터(INV2)에 의한 딜레이가 작을수록 펄스 발생부(101)에서 생성된 펄스 신 호(B)는 클록 신호(CLK)의 폴링 엣지(fe1)에서 생성된 것으로 볼 수 있다.
인버터(INV2)의 딜레이가 길어질 경우, 예를 들어, 클록 신호(CLK)의 라이징 엣지(re1)를 기준으로 클록 신호(CLK)의 하이(H) 레벨 구간 중간쯤에서 제 1 지연 클록 신호(CK1)가 하이(H)에서 로우(L) 레벨로 반전된다면, 제 2 내지 제 4 지연 클록 신호들(CK2,CK3,CK4)도 클록 신호(CLK)의 하이(H) 레벨 구간 중간 이후에서 각각 지연되고, 반전될 것이다. 펄스 발생부(101)는 클록 신호(CLK)의 라이징 엣지(re1)부터 제 3 지연 클록 신호(CK3)의 로우(L) 레벨로 천이 되는 구간에서 펄스 신호(A)를 생성한다. 인버터(INV2)의 딜레이가 길어졌으므로 클록 신호(CLK)의 라이징 엣지(re1)를 기준으로 제 3 지연 클록 신호(CK3)의 로우(L) 레벨로 천이 되는 시점도 딜레이가 길어지게 된다. 따라서 펄스 발생부(101)에서 생성된 펄스 신호(A)의 구간은 길어진다.
클록 신호(CLK)의 라이징 엣지(re1)를 기준으로 클록 신호(CLK)의 하이(H) 레벨 중간쯤에서 제 1 지연 클록 신호(CK1)가 하이(H)에서 로우(L) 레벨로 반전되므로, 클록 신호(CLK)의 폴링 엣지(fe1)를 기준으로 클록 신호(CLK)의 로우(L) 레벨 구간 중간쯤에서 제 1 지연 클록 신호(CK1)는 로우(L)에서 하이(H) 레벨로 반전된다. 따라서, 제 2 내지 제 4 지연 클록 신호들(CK2,CK3,CK4)도 클록 신호(CLK)의 로우(L) 레벨 구간 중간 이후에서 각각 지연되고, 반전된다.
펄스 발생부(101)는 클록 신호(CLK)의 폴링 엣지(fe1) 이후 제 1 지연 클록 신호(CK1)의 로우(L)에서 하이(H) 레벨로 천이 되는 구간부터 제 4 지연 클록 신호(CK4)의 하이(H)에서 로우(L) 레벨로 천이 되는 구간까지 펄스 신호(B)를 생성한 다. 인버터(INV2)의 딜레이가 길어진 영향으로 인해, 클록 신호(CLK)의 폴링 엣지(fe1) 이후 로우(L) 레벨 구간 중간쯤에서 지연 클록 신호(CK1)가 로우(L)에서 하이(H) 레벨로 천이 되므로, 펄스 신호(B)가 생성되는 시점은 클록 신호(CLK)의 폴링 엣지(fe1) 이후 로우(L) 레벨 구간 중간쯤이 된다.
결과적으로, 인버터(INV2)의 딜레이가 길어질 경우, 펄스 발생부(101)에서 생성되는 펄스 신호(B)는 클록 신호(CLK)의 폴링 엣지(fe1)에서 생성되지 않는다. 따라서, 상기 설명한 바와 같이, 클록 신호(CLK)의 폴링 엣지(fe1)에서 펄스 신호(B)가 생성되도록 하기 위해, 인버터(INV2)는 딜레이를 가능한 작게 갖도록 한다.
클록 신호(CLK)의 라이징 엣지(re1)에서 생성되는 펄스 신호(A)의 구간과 클록 신호(CLK)의 폴링 엣지(fe2)에서 생성되는 펄스 신호(B)의 구간은 동일해야 하므로 인버터들(INV2,INV3,INV4)에 의한 총 딜레이 시간과 인버터들(INV3,INV4,INV5)에 의한 총 딜레이 시간은 같아야 한다. 따라서 인버터들(INV2,INV3,INV4,INV5)의 각 딜레이는 인버터들(INV2,INV3,INV4)에 의한 총 딜레이 시간과 인버터들(INV3,INV4,INV5)에 의한 총 딜레이 시간은 같도록 설계한다.
도 5은 본 발명의 바람직한 실시예에 따른 듀얼-엣지-트리거 클럭 게이트 로직에 동기 되는 로직 회로를 보여주는 블록도이다.
도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 로직 회로(200)는 다수의 래치들(201,201,20N)을 포함한다.
듀얼-엣지-트리거 CGL(100)은 클록 신호(CLK), 제 1, 제 3, 제 4 지연 클록 신호들(CK1,CK3,CK4), 및 제어신호(EN)를 입력받고, 입력받은 제어신호(EN)가 하이(H) 레벨일 경우, 입력받은 클록 신호(CLK), 제 1, 제 3, 및 제 4 클록 신호들(CK1,CK3,CK4)에 응답해서 클록 신호(CLK)의 라이징 엣지, 및 폴링 엣지에서 펄스 신호(GPCK)를 생성하고, 생성된 펄스 신호(GPCK)를 로직 회로의 각 래치들(201,201,20N)로 전송한다. 로직 회로(200)의 각 래치들은 입력받은 펄스 신호(GPCK)에 동기 되어 플립플롭으로 동작한다.
듀얼-엣지-트리거 CGL(100)에 의해 래치들(201,201,20N)은 클록 신호(CLK)의 라이징 엣지, 및 폴링 엣지에서 각각 플립플롭으로 동작하게 된다. 또한 펄스(GPCK)에 동기되어 동작하는 플립플롭은 래치 하나로 구성된다. 따라서, 듀얼-엣지-트리거 CGL(100)의 펄스에 동기되는 플립플롭 회로는, 일반적으로 래치 두 개를 사용하는 마스터-슬레이브 플립 플롭에 비해 사용되는 래치가 한 개 줄어든다. 또한 일반적인 다수의 펄스-베이스 플립플롭을 포함하는 로직 회로에서, 로직 회로의 다수의 펄스-베이스 플립 플롭은 각각 펄스 발생기와 래치를 포함하나, 도 5를 참조하면, 듀얼-엣지-트리거 CGL(100)는 직접 펄스를 발생시킴으로, 펄스-베이스 플립 플롭처럼 플립 플롭 각각에 펄스 발생기가 필요 없게 된다. 따라서, 듀얼-엣지-트리거 CGL(100)의 펄스에 동기되는 플립플롭은 래치 하나로 구성된다.
결과적으로, 듀얼-엣지-트리거 CGL(100)은 클록 신호(CLK)의 라이징 엣지, 및 폴링 엣지에서 클록을 게이팅 하기 때문에 클록의 스위칭에 따른 전력 소모를 줄일수 있고, 후단에 연결된 저장장치는 래치 하나로 구성되기 때문에 전력 소모가 줄고, 동작 속도가 빨라진다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 듀얼-엣지-트리거 클럭 게이티드 로직 회로는 클록 신호의 라이징 엣지, 및 폴링 엣지에서 클록을 게이팅 하기 때문에 클록의 스위칭에 따른 전력 소모를 줄일 수 있고, 후단에 연결된 플립플롭은 래치 하나로 구성되기 때문에 전력 소모가 줄고, 동작 속도가 빨라진다.

Claims (21)

  1. 단일의 클록 신호에 응답하여 제 1 내지 제 4 지연 클록 신호를 발생하는 지연 클록 신호 발생부; 그리고
    상기 클록 신호, 상기 제 1 지연 클록 신호, 상기 제 3 지연 클록 신호, 상기 제 4 지연 클록 신호, 및 제어신호에 응답하여 펄스 신호를 발생시키는 펄스 발생부를 포함하고,
    상기 펄스 발생부는 상기 클록 신호의 라이징 엣지, 및 폴링 엣지에서 펄스 신호를 발생시키는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  2. 제 1 항에 있어서,
    상기 펄스 발생부는, 상기 제어신호의 활성화 구간에서 펄스 신호를 발생하는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  3. 제 1 항에 있어서,
    상기 클록 신호의 라이징 엣지에서 생성되는 펄스의 하이(H) 레벨 구간은 상기 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점부터 상기 제 3 지연 클록 신호의 하이(H) 레벨에서 로우(L) 레벨로의 천이 시점까지인 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  4. 제 1 항에 있어서,
    상기 클록 신호의 폴링 엣지에서 생성되는 펄스의 하이(H) 레벨 구간은 상기 제 1 지연 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점부터 상기 제 4 지연 클록 신호의 하이(H) 레벨에서 로우(L) 레벨로의 천이 시점까지인 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  5. 제 1 항에 있어서,
    상기 지연 클록 신호 발생부는,
    상기 제 1 지연 클록 신호를 생성하는 제 1 지연 클록 신호 발생기와;
    상기 제 2 지연 클록 신호를 생성하는 제 2 지연 클록 신호 발생기와;
    상기 제 3 지연 클록 신호를 생성하는 제 3 지연 클록 신호 발생기와; 그리고
    상기 제 4 지연 클록 신호를 생성하는 제 4 지연 클록 신호 발생기를 포함하는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  6. 제 5 항에 있어서,
    상기 제 1 지연 클록 신호 발생기는 상기 클록 신호를 입력받고, 상기 입력받은 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 1 지연 클록 신호를 생성하는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이 티드 로직 회로.
  7. 제 5 항에 있어서,
    상기 제 2 지연 클록 신호 발생기는 상기 제 1 지연 클록 신호를 입력받고, 상기 입력받은 제 1 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 2 지연 클록 신호를 생성하는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  8. 제 5 항에 있어서,
    상기 제 3 지연 클록 신호 발생기는 상기 제 2 지연 클록 신호를 입력받고, 상기 입력받은 제 2 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 3 지연 클록 신호를 생성하는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  9. 제 5 항에 있어서,
    상기 제 4 지연 클록 신호 발생기는 상기 제 3 지연 클록 신호를 입력받고, 상기 입력받은 제 3 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 4 지연 클록 신호를 생성하는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  10. 제 5 항에 있어서,
    상기 제 1 지연 클록 신호 발생기는 상기 클록 신호의 폴링 엣지와 상기 제 1 지연 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점이 가까워지도록 빠른 딜레이를 갖는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  11. 제 5 항에 있어서,
    상기 제 1 내지 제 3 지연 클록 신호 발생기의 총 딜레이 시간과 상기 제 2 내지 제 4 지연 클록 신호 발생기의 총 딜레이 시간은 같은 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  12. 제 1 항에 있어서,
    상기 펄스 발생부는,
    전원 전압과 제 1 내부 노드 사이에 연결되며, 접지전압에 응답하여 동작하는 제 1 트랜지스터와;
    상기 제 1 내부 노드와 제 2 내부 노드 사이에 연결되며, 상기 제어신호에 응답하여 동작하는 제 2 트랜지스터와;
    상기 제 2 내부 노드와 상기 접지 전압 사이에 직렬 연결되며, 상기 클록 신호 및 상기 제 3 지연 클록 신호에 각각 응답하여 각각 동작하는 제 3 및 제 4 트랜지스터들과;
    상기 제 2 내부 노드와 상기 접지 전압 사이에 직렬 연결되며, 상기 제 1 지연 클록 신호 및 상기 제 4 지연 클록 신호에 각각 응답하여 각각 동작하는 제 5 및 제 6 트랜지스터들과; 그리고
    상기 제 1 내부 노드의 전압 레벨에 응답하여 펄스 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  13. 제 12 항에 있어서,
    상기 제 1 트랜지스터는 PMOS 트랜지스터로 구성되고, 상기 제 2 내지 제 6 트랜지스터들은 NMOS 트랜지스터들로 구성되는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  14. 단일의 클록 신호에 응답하여 제 1 내지 제 4 지연 클록 신호를 발생하는 지연 클록 신호 발생부; 그리고
    상기 클록 신호, 상기 제 1 지연 클록 신호, 상기 제 3 지연 클록 신호, 상기 제 4 지연 클록 신호, 및 제어신호에 응답하여 펄스 신호를 발생시키는 펄스 발생부를 포함하며,
    상기 지연 클록 신호 발생부는,
    상기 제 1 지연 클록 신호를 생성하는 제 1 지연 클록 신호 발생기와;
    상기 제 2 지연 클록 신호를 생성하는 제 2 지연 클록 신호 발생기와;
    상기 제 3 지연 클록 신호를 생성하는 제 3 지연 클록 신호 발생기와; 그리 고
    상기 제 4 지연 클록 신호를 생성하는 제 4 지연 클록 신호 발생기를 포함하고,
    상기 펄스 발생부는,
    전원 전압과 제 1 내부 노드 사이에 연결되며, 접지전압에 응답하여 동작하는 제 1 트랜지스터와;
    상기 제 1 내부 노드와 제 2 내부 노드 사이에 연결되며, 상기 제어신호에 응답하여 동작하는 제 2 트랜지스터와;
    상기 제 2 내부 노드와 상기 접지 전압 사이에 직렬 연결되며, 상기 클록 신호 및 상기 제 3 지연 클록 신호에 각각 응답하여 각각 동작하는 제 3 및 제 4 트랜지스터들과;
    상기 제 2 내부 노드와 상기 접지 전압 사이에 직렬 연결되며, 상기 제 1 지연 클록 신호 및 상기 제 4 지연 클록 신호에 각각 응답하여 각각 동작하는 제 5 및 제 6 트랜지스터들과; 그리고
    상기 제 1 내부 노드의 전압 레벨에 응답하여 펄스 신호를 출력하는 인버터를 포함하고,
    상기 펄스 발생부는 상기 클록 신호의 라이징 엣지, 및 폴링 엣지에서 펄스 신호를 발생시고, 상기 펄스 신호는 제어신호의 활성화 구간에서 발생 되는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로.
  15. 단일의 클록 신호에 응답하여 클록 신호의 라이징 엣지, 및 폴링 엣지에서 펄스 신호를 생성하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로; 그리고
    상기 펄스 신호에 동기 되어 동작하는 로직 회로를 포함하고,
    상기 로직 회로는 상기 펄스 신호에 의해서 각각 구동되는 다수의 래치들을 포함하는 저전력 회로
  16. 제 15 항에 있어서,
    상기 듀얼-엣지-트리거 클럭 게이티드 로직 회로는
    단일의 클록 신호에 응답하여 제 1 내지 제 4 지연 클록 신호를 발생하는 지연 클록 신호 발생부; 그리고
    상기 클록 신호, 상기 제 1 지연 클록 신호, 상기 제 3 지연 클록 신호, 상기 제 4 지연 클록 신호, 및 제어신호에 응답하여 펄스 신호를 발생시키는 펄스 발생부를 포함하고,
    상기 펄스 발생부는 상기 클록 신호의 라이징 엣지, 및 폴링 엣지에서 펄스 신호를 발생시키고, 상기 펄스 신호는 제어신호의 활성화 구간에서 발생 되는 것을 특징으로 하는 저전력 회로.
  17. 제 15 항에 있어서,
    상기 클록 신호의 라이징 엣지에서 생성되는 펄스의 하이(H) 레벨 구간은 상기 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점부터 상기 제 3 지연 클록 신호의 하이(H) 레벨에서 로우(L) 레벨로의 천이 시점까지이고,
    상기 클록 신호의 폴링 엣지에서 생성되는 펄스의 하이(H) 레벨 구간은 상기 제 1 지연 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점부터 상기 제 4 지연 클록 신호의 하이(H) 레벨에서 로우(L) 레벨로의 천이 시점까지인 것을 특징으로 하는 저전력 회로.
  18. 제 15 항에 있어서,
    상기 지연 클록 신호 발생부는,
    상기 클록 신호를 입력받고, 상기 입력받은 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 1 지연 클록 신호를 생성하는 제 1 지연 클록 신호 발생기와;
    상기 제 1 지연 클록 신호를 입력받고, 상기 입력받은 제 1 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 제 2 지연 클록 신호를 생성하는 제 2 지연 클록 신호 발생기와;
    상기 제 2 지연 클록 신호를 입력받고, 상기 입력받은 제 2 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 3 지연 클록 신호를 생성하는 제 3 지연 클록 신호 발생기와; 그리고
    상기 제 3 지연 클록 신호를 입력받고, 상기 입력받은 제 3 지연 클록 신호를 반전시키고, 상기 반전된 신호에 소정의 딜레이가 부가된 상기 제 4 지연 클록 신호를 생성하는 제 4 지연 클록 신호 발생기를 포함하는 것을 특징으로 하는 저전 력 회로.
  19. 제 18 항에 있어서,
    상기 제 1 지연 클록 신호 발생기는 상기 클록 신호의 폴링 엣지와 상기 제 1 지연 클록 신호의 로우(L) 레벨에서 하이(H) 레벨로의 천이시점이 가까워지도록 빠른 딜레이를 갖는 것을 특징으로 하는 저전력 회로.
  20. 제 18 항에 있어서,
    상기 제 1 내지 제 3 지연 클록 신호 발생기의 총 딜레이 시간과 상기 제 2 내지 제 4 지연 클록 신호 발생기의 총 딜레이 시간은 같은 것을 특징으로 하는 저전력 회로.
  21. 듀얼-엣지-트리거 클럭 게이티드 로직 회로의 동작 방법에 있어서:
    상기 클록 신호에 응답하여, 상기 클록 신호를 반전시키고, 지연시킨 제 1 지연 클록 신호를 생성하는 단계와;
    상기 제 1 지연 클록 신호에 응답하여, 상기 제 1 지연 클록 신호를 반전시키고, 지연시킨 제 2 지연 클록 신호를 생성하는 단계와;
    상기 제 2 지연 클록 신호에 응답하여, 상기 제 2 지연 클록 신호를 반전시키고, 지연시킨 제 3 지연 클록 신호를 생성하는 단계와;
    상기 제 3 지연 클록 신호에 응답하여, 상기 제 3 지연 클록 신호를 반전시 키고, 지연시킨 제 4 지연 클록 신호를 생성하는 단계와; 그리고
    상기 클록 신호, 상기 제 1 지연 클록 신호, 상기 제 3 지연 클록 신호, 상기 제 4 지연 클록 신호, 및 제어신호에 응답하여 펄스 신호를 발생시키는 단계를 포함하며,
    상기 펄스 신호는 상기 클록 신호의 라이징 엣지, 및 폴링 엣지에서 발생 되고, 상기 펄스 신호는 제어신호의 활성화 구간에서 발생 되는 것을 특징으로 하는 듀얼-엣지-트리거 클럭 게이티드 로직 회로 동작 방법.
KR1020060092465A 2006-09-22 2006-09-22 고속 저전력으로 동작하기 위한 듀얼 엣지 트리거 클록게이트 로직 및 그 방법 KR20080027048A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060092465A KR20080027048A (ko) 2006-09-22 2006-09-22 고속 저전력으로 동작하기 위한 듀얼 엣지 트리거 클록게이트 로직 및 그 방법
US11/843,780 US20080074151A1 (en) 2006-09-22 2007-08-23 Dual-edge-triggered, clock-gated logic circuit and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060092465A KR20080027048A (ko) 2006-09-22 2006-09-22 고속 저전력으로 동작하기 위한 듀얼 엣지 트리거 클록게이트 로직 및 그 방법

Publications (1)

Publication Number Publication Date
KR20080027048A true KR20080027048A (ko) 2008-03-26

Family

ID=39224271

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060092465A KR20080027048A (ko) 2006-09-22 2006-09-22 고속 저전력으로 동작하기 위한 듀얼 엣지 트리거 클록게이트 로직 및 그 방법

Country Status (2)

Country Link
US (1) US20080074151A1 (ko)
KR (1) KR20080027048A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150044247A (ko) * 2013-10-16 2015-04-24 삼성전자주식회사 반도체 회로 및 반도체 시스템

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SI2364525T1 (sl) * 2008-05-06 2014-02-28 Laboratory For Microelectronics (LMFE) Faculty of Electrical Electrical Engineering University of Ljubljana Sinhrona sekvenčna logična naprava, ki uporablja flip-flope z dvojnim proženjem in postopek za zakasnjeno proženje takih registrov za shranjevanje stanj
US8384437B2 (en) * 2008-09-15 2013-02-26 Freescale Semiconductor, Inc. Method and apparatus for gating a clock signal
US9018995B2 (en) * 2009-12-03 2015-04-28 Cadence Design Systems, Inc. Integrated clock gating cell for circuits with double edge triggered flip-flops
US8866652B2 (en) 2013-03-07 2014-10-21 Analog Devices, Inc. Apparatus and method for reducing sampling circuit timing mismatch
US9176522B1 (en) * 2014-05-02 2015-11-03 Freescale Semiconductor, Inc. Dual-edge gated clock signal generator
KR102261300B1 (ko) 2015-06-22 2021-06-09 삼성전자주식회사 고속으로 동작하는 클록 게이팅 회로
KR20170045057A (ko) * 2015-10-16 2017-04-26 에스케이하이닉스 주식회사 클록 제어 장치
CN111835318B (zh) * 2019-04-16 2024-03-01 中芯国际集成电路制造(上海)有限公司 一种脉冲产生电路
CN113131902B (zh) * 2019-12-30 2023-04-11 杭州嘉楠耘智信息科技有限公司 时钟产生电路及应用其的锁存器和计算设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463337A (en) * 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein
JP3109986B2 (ja) * 1996-03-22 2000-11-20 シャープ株式会社 信号遷移検出回路
US5886541A (en) * 1996-08-05 1999-03-23 Fujitsu Limited Combined logic gate and latch
TW425766B (en) * 1999-10-13 2001-03-11 Via Tech Inc Non-integer frequency division device
JP3573687B2 (ja) * 2000-06-28 2004-10-06 松下電器産業株式会社 データ一時記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150044247A (ko) * 2013-10-16 2015-04-24 삼성전자주식회사 반도체 회로 및 반도체 시스템

Also Published As

Publication number Publication date
US20080074151A1 (en) 2008-03-27

Similar Documents

Publication Publication Date Title
KR20080027048A (ko) 고속 저전력으로 동작하기 위한 듀얼 엣지 트리거 클록게이트 로직 및 그 방법
US7525361B2 (en) High speed flip-flops and complex gates using the same
KR101848042B1 (ko) 클록 게이티드 회로 및 그것을 포함하는 디지털 시스템
KR20140113271A (ko) 클럭 캐스코드 상보 스위치 로직을 이용한 집적 클럭 게이팅 장치
KR101074424B1 (ko) 고속 저전력 클록 게이티드 로직 회로
KR100612417B1 (ko) 펄스-기반 고속 저전력 게이티드 플롭플롭 회로
CN106796813B (zh) 时钟选通触发器
JP2009288056A (ja) スキャン出力信号遮断機能付きスキャンフリップフロップ
US20110231723A1 (en) Flip-flop circuit and scan flip-flop circuit
US6798249B2 (en) Circuit for asynchronous reset in current mode logic circuits
KR20110055417A (ko) 상태 리텐션 회로 및 그 회로의 작동방법
KR20040010215A (ko) 버퍼 회로, 버퍼 트리 및 반도체 장치
US7873896B2 (en) High performance pulsed storage circuit
KR100896177B1 (ko) 고속 플립플롭
US20170257080A1 (en) Low-area low clock-power flip-flop
TW201421907A (zh) 脈衝式正反器
US7528630B2 (en) High speed flip-flop
US8063685B1 (en) Pulsed flip-flop circuit
KR102024470B1 (ko) 저전력 플립플롭
Mahmoodi-Meimand et al. Dual-edge triggered level converting flip-flops
TW202308308A (zh) 包括串列堆疊結構電晶體的正反器
US20080030250A1 (en) Flip-flop circuit
US20050189977A1 (en) Double-edge-trigger flip-flop
KR100266667B1 (ko) 펄스발생기
KR20070000177A (ko) 저전력 플립플롭 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid