KR20140113271A - 클럭 캐스코드 상보 스위치 로직을 이용한 집적 클럭 게이팅 장치 - Google Patents

클럭 캐스코드 상보 스위치 로직을 이용한 집적 클럭 게이팅 장치 Download PDF

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KR20140113271A
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매튜 에스. 버진스
프라션트 유. 켄캐어
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삼성전자주식회사
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Abstract

본 발명은 상보적 스위치 로직을 이용하여 클럭 신호를 게이팅하는 게이팅 방법에 관한 것이다. 본 발명의 게이팅 방법은, 클럭 신호를 수신하는 단계, 제 2 전압 레벨을 갖는 클럭 신호에 응답하여 제 1 노드 및 제 2 노드를 제 1 전압 레벨로 프리차지하는 단계, 제 1 전압 레벨을 갖는 클럭 신호에 응답하여 제 1 래치에 의해 제 1 노드를 제 2 전압 레벨로 래치하는 단계, 그리고 제 1 전압 레벨을 갖는 클럭 신호에 응답하여 제 2 래치에 의해 제 2 노드를 제 1 전압 레벨로 래치하는 단계로 구성된다.

Description

클럭 캐스코드 상보 스위치 로직을 이용한 집적 클럭 게이팅 장치{INTEGRATED CLOCK GATER USING CLOCK CASCODE COMPLEMENTARY SWITCH LOGIC}
본 발명은 클럭 게이팅에 관한 것으로, 더 상세하게는, 높은 동작 성능 및 낮은 전럭 소모 특성을 갖는, 클럭 캐스코드 상보 스위치 로직을 이용한 집적 클럭 게이팅 장치에 관한 것이다.
모바일 장치들은 유비쿼터스(ubiquitous) 환경을 형성해 가고 있다. 이러한 모바일 장치들은 스마트 폰들, 태블릿들, PDA (Personal Digital Assistant), 노트북 컴퓨터 등을 포함한다. 이러한 모바일 장치들에서 논리 명령들을 수행하기 위해 디지털 프로세서들이 사용된다. 디지털 프로세서들은 하나 또는 그 이상의 클럭 신호들에 응답하여 동작한다. 클럭 신호의 각 펄스와 함께, 프로세서에 의해 하나 또는 그 이상의 논리 명령들이 수행되거나 부분적으로 수행될 수 있다. 이러한 방법으로, 모바일 장치들은, 수많은 사람들의 삶에 필수적이고 유용한 기능들을 수행할 수 있다.
일반적으로, 프로세서 내의 클럭과 연관된 요소들은, 높은 주파수에서 동작하는 특성으로 인해 상대적으로 많은 전력을 소비한다. 전력의 낭비를 방지하기 위하여, 높은 주파수의 클럭의 동작을 제한하는 기술들이 개발되고 있다. 종종, 프로세서 내의 하나 또는 그 이상의 스테이트 머신 또는 순차 요소는 다른 이벤트가 발생하기를 기다리는 유휴 상태이다. 이러한 구성 요소들에 공급되는 높은 주파수의 클럭 신호는, 클럭 게이팅에 의해 폐쇄(gated)될 수 있다. 폐쇄된 클럭 신호는 중지 상태(quiescent state)일 수 있다.
클럭 게이팅은, 특수하게 디자인된 클럭 게이팅 셀들을 이용하여 수행되는 전력 이전(power migration) 기술이다. 클럭 게이팅 셀이 활성화될 때, 클럭 신호는 입력 클럭 핀으로부터 출력으로, 즉 활성화된 클럭 핀으로 통과된다. 클럭 게이팅 셀이 폐쇄(gated)될 때, 출력 클럭 신호는 중지 상태(quiescent state)로 유지된다. 상승 에지 트리거(positive edge-triggered) 상태의 구성 요소들에서, 중지 상태는 통상적으로 논리값 0이다.
도 1은, 인에이블 프리-래치 클럭 로우 집적 클럭 게이팅(PREICG, enable pre-latched on clock low integrated clock gating) 회로로 불리는 통상적인 클럭 게이팅 회로의 예를 보여준다. PREICG 회로는 AND 게이트(125) 및 래치(120)를 포함한다. AND 게이트(125)는 클럭 신호(CLK, 105) 및 활성 신호(EN, 115)를 수신한다. 래치(120)는, 클럭 신호(CLK, 105)가 로직 레벨 0 상태일 때 활성 신호(EN, 115)를 래치한다. 활성 신호(EN, 115)는, 클럭 신호(CLK, 105)가 로직 레벨 1 상태로 천이하면 래치된 것으로 여겨진다. 래치(120)의 출력은 신호(EN_LAT, 130)이다. 신호(EN_LAT, 130)의 값은, 클럭 신호(CLK, 105)가 논리 1 상태인 동안 변화하지 않는다. 신호(EN_LAT, 130)가 활성화되면, 클럭 신호(CLK, 105)는 AND 게이트(125)를 통과하고 게이팅된 클럭 신호(GATED CLK, 110)가 활성 클럭 신호가 된다. 반면, 신호(EN_LAT, 130)가 활성화되지 않을 때, 클럭 신호(CLK, 105)는 AND 게이트(125)를 통과하지 못하고, 게이팅된 클럭 신호(GATED CLK, 110)는 중지 상태이다.
PREICG 회로의 단점들은 큰 활성 셋업 요구(large enable setup requirement) 및 높은 레이턴시(high latency), 즉 삽입 지연(insertion delay)을 포함하며, 이들은 클럭의 불확실성에 영향을 줄 수 있고, 가용한 최대 주파수를 감소시킬 수 있다. 또한, 클럭 게이팅의 복잡한 조합들과 조합되면, 활성 신호(EN, 115)는 매우 적은 도착 슬랙(arrival slack)을 갖는다. 또한, PREICG 회로는 높은 활성 셋업(enable setup) 및 삽입 시간(insertion time)으로 인해, 최대 주파수를 약 1GHz로 저하시킨다.
또다른 통상적인 클럭 게이팅 회로가 도 2에 도시된다. 도 2에 도시된 타입의 클럭 게이팅 회로는 펄스-기반 집적 클럭 게이팅(PICG, pulse-based integrated clock gating) 회로로 불린다. PICG 회로는 통상적인 클럭 신호보다 작은 내부 펄스를 생성한다. 내부 펄스는 통상적인 클럭 신호의 주파수의 두 배의 주파수를 가질 수 있다. 프로세서의 특정 회로 내의 중요 경로(critical path)에서, 특정 시간 동안 동작 성능이 두 배가 될 수 있고, 일정 시간 후에 동작 성능은 통상 모드로 복귀된다.
도 2에 도시된 바와 같이, PICG 회로는 펄스 회로(245), 래치(220), 인버터(250), 그리고 트랜지스터들(P1, N1, N2)과 같은 다른 제어 요소들을 포함한다. 펄스 회로(245)는 지연 회로(240), NAND 게이트(225), 그리고 인버터(230)를 포함한다. 내부 펄스의 폭은, 지연 회로(240)에 의해 적용되는 지연의 양에 의해 결정된다. NAND 게이트(225)는 클럭 신호(CLK, 205) 및 지연된 클럭 신호를 수신하고, 수신된 신호들로부터 펄스화된 클럭 신호(PULSED CLK, 235)를 생성한다. 펄스화된 클럭 신호(PULSED CLK, 235)는 제어 트랜지스터(N2)가 턴-온 또는 턴-오프 되는 것을 제어한다. 활성 신호(EN, 215)는 트랜지스터(N1)가 턴-온 또는 턴-오프 되는지를 제어한다. 통상 클럭 신호(CLK, 205)는 트랜지스터(P1)가 턴-온 또는 턴-오프 되는지를 제어한다.
활성 신호(EN, 215)가 활성화되지 않으면 트랜지스터(N1)은 턴-오프 상태로 유지되며, 이는 클럭 신호(CLK, 205)가 진동함에도 래치(220)가 노드 A의 전위를 하이 레벨(예를 들어, VDD)로 래치하도록 한다. 인버터(250)는 래치되는 하이 레벨을 로우 레벨로 반전하고, 이는 게이팅된 클럭(GATED CLK, 210)이 중지 상태가 되도록 한다. 반대로, 활성 신호(EN, 215)가 활성화될 때 트랜지스터(N1)는 턴-온 되고, 이는 노드 A로부터 접지 노드(GND)로의 전류의 흐름이 트랜지스터(N2 및 P1)에 의존하도록 한다. 다시 말하면, 이 상태에서, 노드 A의 전압은 펄스화된 클럭 신호(PULSED CLK, 235)의 주파수로 전원 전압(VDD) 및 접지 전압(GND) 사이를 왕복(swing)한다. 따라서, 게이팅된 클럭 신호(GATED CLK, 210)는, 인버터(250)에 의해 극이 반대로 반전되기는 하지만, 펄스화된 클럭 신호(PULSED CLK, 235)의 주파수로 전원 전압(VDD) 및 접지 전압(GND) 사이를 왕복(swing)한다.
PICG 회로의 장점들 중 하나는, PICG 회로가 적은 셋업 시간을 갖는다는 것이다. 다시 말하면, 활성 신호(EN, 215)는 클럭 신호(CLK, 205)의 상승 에지에 근접하여 도착할 수 있다. 이는, 중요 경로(critical path)에서 타이밍에 부합하는 추가 사이클 시간을 제공한다. 그러나, 이는 막대한 전력을 소모하고 항상 온 상태인 펄스 회로(245)로 인한 높은 전력 소모를 초래한다. 다시 말하면, 펄스 회로(245)는 클럭 게이팅되지 않으며, 지속적으로 전력을 소모한다. 클럭이 활성화된 때에 PICG 회로의 전력 소모는 PREICG 회로의 1.5배이고, 클럭이 비활성 모드인 때에 PICG 회로의 전력 소모는 PREICG 회로의 10배이다. 결론적으로, 활성 신호(EN, 215)가 활성화되지 않더라도, PICG 회로는 항상 클럭 전력을 소모한다.
따라서, 높은 동작 성능 및 낮은 전력 소모를 갖는 집적 클럭 게이팅(ICG) 회로가 요구되고 있다. 또한, 적은 활성 셋업 시간 및 적은 클럭-활성 클럭 지연(clock-to-enabled-clock delay)을 갖는 ICG 회로가 요구되고 있다.
상보적 스위치 로직을 이용하여 클럭 신호를 게이팅하는 본 발명의 실시 예에 따른 게이팅 방법은, 클럭 신호를 수신하는 단계; 제 2 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 제 1 노드 및 제 2 노드를 제 1 전압 레벨로 프리차지하는 단계; 상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 제 1 래치에 의해, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하는 단계; 그리고 상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 제 2 래치에 의해, 상기 제 2 노드를 상기 제 1 전압 레벨로 래치하는 단계를 포함한다.
실시 예로서, 활성 신호를 수신하는 단계; 상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 1 래치에 의해, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하는 단계; 그리고 상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 2 래치에 의해, 상기 제 2 노드를 상기 제 1 전압 레벨로 래치하는 단계를 더 포함한다.
실시 예로서, 게이팅된 클럭 신호를 생성하는 단계를 더 포함한다.
실시 예로서, 활성 신호가 수신될 수 있는 셋업 시간을 제공하는 단계; 측정 윈도 내에서 상기 제 1 노드 및 상기 제 2 노드의 전압 레벨들을 측정하는 단계; 그리고 상기 활성 신호를 수신하기 위한 추가 시간이 제공되도록, 상기 측정 윈도로부터 시간을 차용하고, 상기 차용된 시간을 상기 활성 신호가 수신될 수 있는 상기 셋업 시간에 추가하는 단계를 더 포함한다.
실시 예로서, 상기 측정 윈도는 상기 클럭 신호가 하이 전압 레벨인 시간의 구간에 대응한다.
실시 예로서, 상기 제 1 래치 및 상기 제 2 래치 중 적어도 하나는 용량성 소자(capacitive elements)를 포함하고, 스위치 온 또는 스위치 오프 되는 트랜지스터를 갖지 않는다.
실시 예로서, 상기 제 1 전압 레벨은 고전압 레벨에 대응한다.
실시 예로서, 상기 제 2 전압 레벨은 저전압 레벨에 대응한다.
실시 예로서, 상기 프리차지하는 단계는, 상기 클럭 신호가 상기 저전압 레벨일 때 수행된다.
실시 예로서, 활성 신호를 수신하는 단계; 상기 활성 신호가 상기 제 1 전압 레벨로 활성화될 때, 상기 클럭 신호를 모방하는 게이팅된 클럭 신호를 생성하는 단계; 그리고 상기 활성 신호가 상기 제 2 전압 레벨로 비활성화된 후, 중지 상태(Quiescent State)인 게이팅된 클럭 신호를 생성하는 단계를 더 포함한다.
실시 예로서, 상기 활성 신호가 상기 제 2 전압 레벨로 비활성화될 때, 상기 활성 신호의 비활성화가 발생한 상기 클럭 신호의 펄스 전체의 모방을 완료하는 단계를 더 포함한다.
실시 예로서, 상기 모방을 완료하는 단계는, 상기 활성 신호의 비활성화에 응답하여, 상기 클럭 신호의 상기 펄스 전체가 상기 게이팅된 클럭 신호에 의해 모방되도록, 상기 제 1 노드 및 상기 제 2 노드를 상기 제 2 전압 레벨로 래치하는 단계를 포함한다.
실시 예로서, 상기 클럭 신호가 상기 제 1 전압 레벨일 때, 활성 신호의 활성화를 수신하는 단계; 그리고 상기 활성 신호에도 불구하고, 중지 상태인 게이팅된 클럭 신호의 생성을 지속하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 상보적 전압 스위치 집적 클럭 게이팅(Integrated Clock Gating) 회로는, 클럭 신호를 수신하도록 구성되는 제 1 및 제 2 프리차지 트랜지스터들; 상기 제 1 프리차지 트랜지스터에 연결되는 제 1 노드; 상기 제 2 프리차지 트랜지스터에 연결되는 제 2 노드; 상기 제 1 노드에 연결되는 제 1 래치; 그리고 상기 제 2 노드에 연결되는 제 2 래치를 포함하고, 제 1 프리차지 트랜지스터는 상기 클럭 신호에 응답하여 상기 제 1 노드를 프리차지하고, 상기 제 2 프리차지 트랜지스터는 상기 클럭 신호에 응답하여 상기 제 2 노드를 프리차지한다.
실시 예로서, 상기 제 1 노드에 연결되고, 상기 제 1 노드의 전압 레벨을 반전하여 게이팅된 클럭 신호를 생성하도록 구성되는 인버터를 더 포함한다.
실시 예로서, 상기 클럭 신호를 수신하도록 구성되는 측정 트랜지스터; 상기 측정 트랜지스터에 연결되고, 활성 신호를 수신하도록 구성되는 활성 트랜지스터; 그리고 상기 제 2 노드 및 상기 측정 트랜지스터에 연결되고, 반전된 활성 신호를 수신하도록 구성되는 반전 활성 트랜지스터를 더 포함한다.
실시 예로서, 상기 제 1 노드, 상기 제 2 노드, 그리고 상기 활성 트랜지스터에 연결되는 제어 트랜지스터를 더 포함하고, 상기 제 1 노드는 상기 제어 트랜지스터의 게이트에 연결된다.
실시 예로서, 상기 측정 트랜지스터는 저전압 전위에 연결되고, 상기 제 1 및 제 2 프리차지 트랜지스터들은 상기 저전압 전위보다 높은 고전압 전위에 연결된다.
실시 예로서, 상기 제 1 프리차지 트랜지스터는 제 2 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 1 노드를 제 1 전압 레벨로 프리차지하도록 구성되고, 상기 제 2 프리차지 트랜지스터는 상기 제 2 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 프리차지하도록 구성되고, 상기 제 1 래치는 상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하도록 구성되고, 그리고 상기 제 2 래치는 상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 프리차지하도록 구성된다.
실시 예로서, 상기 제 1 래치는 상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하도록 구성되고, 그리고 상기 제 2 래치는 상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 래치하도록 구성된다.
실시 예로서, 상기 활성 트랜지스터의 소스는 상기 측정 트랜지스터의 드레인에 연결되고, 그리고 상기 반전 활성 트랜지스터의 소스는 상기 측정 트랜지스터의 상기 드레인에 연결된다.
실시 예로서, 상기 반전 활성 트랜지스터의 드레인은 상기 제 2 노드에 연결된다.
본 발명의 실시 예에 따른, 상보적 스위치 로직을 이용하여 클럭 신호를 게이팅하는 시스템은, 시스템 버스; 상기 시스템 버스에 연결된 메모리; 상기 시스템 버스 및 상기 메모리와 연관된 사용자 인터페이스; 그리고 상기 시스템 버스를 통해 상기 메모리 및 상기 사용자 인터페이스를 제어하도록 구성되는 프로세서를 포함하고, 상기 프로세서는 하나 또는 그 이상의 상보적 전압 스위치 집적 클럭 게이팅(Integrated Clock Gating) 회로를 포함한다.
실시 예로서, 상기 제 1 노드에 연결되고, 상기 제 1 노드의 전압 레벨을 반전하여 게이팅된 클럭 신호를 생성하도록 구성되는 인버터를 더 포함한다.
실시 예로서, 상기 클럭 신호를 수신하도록 구성되는 측정 트랜지스터; 상기 측정 트랜지스터에 연결되고, 활성 신호를 수신하도록 구성되는 활성 트랜지스터; 그리고 상기 제 2 노드 및 상기 측정 트랜지스터에 연결되고, 반전된 활성 신호를 수신하도록 구성되는 반전 활성 트랜지스터를 더 포함한다.
실시 예로서, 상기 제 1 노드, 상기 제 2 노드, 그리고 상기 활성 트랜지스터에 연결되는 제어 트랜지스터를 더 포함하고, 상기 제 1 노드는 상기 제어 트랜지스터의 게이트에 연결된다.
실시 예로서, 상기 측정 트랜지스터는 저전압 전위에 연결되고, 상기 제 1 및 제 2 프리차지 트랜지스터들은 상기 저전압 전위보다 높은 고전압 전위에 연결된다.
실시 예로서, 상기 제 1 프리차지 트랜지스터는 제 2 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 1 노드를 제 1 전압 레벨로 프리차지하도록 구성되고, 상기 제 2 프리차지 트랜지스터는 상기 제 2 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 프리차지하도록 구성되고, 상기 제 1 래치는 상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하도록 구성되고, 그리고 상기 제 2 래치는 상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 프리차지하도록 구성된다.
실시 예로서, 상기 제 1 래치는 상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하도록 구성되고, 그리고 상기 제 2 래치는 상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 래치하도록 구성된다.
실시 예로서, 상기 활성 트랜지스터의 소스는 상기 측정 트랜지스터의 드레인에 연결되고, 그리고 상기 반전 활성 트랜지스터의 소스는 상기 측정 트랜지스터의 상기 드레인에 연결된다.
실시 예로서, 상기 반전 활성 트랜지스터의 드레인은 상기 제 2 노드에 연결된다.
본 발명의 기술적 사상은, CICG 회로로 참조되는, ICG 회로의 클럭 상보 전압 스위치 로직(clocked complimentary voltage switched logic)을 구현하여, 활성 모드 시의 전력 소모를 크게 감소시키고, 비활성 모드 시의 전력 소모를 더 크게 감소시킨다.
도 1은, 인에이블 프리-래치 클럭 로우 집적 클럭 게이팅(PREICG, enable pre-latched on clock low integrated clock gating) 회로로 불리는 통상적인 클럭 게이팅 회로의 예를 보여준다.
도 2는 펄스-기반 집적 클럭 게이팅(PICG, pulse-based integrated clock gating) 회로로 불리는 또다른 클럭 게이팅 회로의 예를 보여준다.
도 3은 본 발명의 실시 예에 따라 클럭 상보 전압 스위치 로직을 갖는 CICG 회로를 보여주는 회로도이다.
도 4는 본 발명의 다른 실시 예에 따라 클럭 상보 전압 스위치 로직을 갖는 CICG 회로를 보여주는 회로도이다.
도 5는 본 발명의 실시 예에 따른, 도 3 또는 도 4의 CICG 회로들과 연관된, 활성 신호에 의해 활성화되는 게이팅된 클럭 신호를 보여주는 파형 타이밍도이다.
도 6은 도 5는 본 발명의 다른 실시 예에 따른, 도 3 또는 도 4의 CICG 회로들과 연관된, 활성 신호에 의해 활성화되는 게이팅된 클럭 신호를 보여주는 파형 타이밍도이다.
도 7은 도 6은 도 5는 본 발명의 또다른 실시 예에 따른, 도 3 또는 도 4의 CICG 회로들과 연관된, 활성 신호에 의해 활성화되는 게이팅된 클럭 신호를 보여주는 파형 타이밍도이다.
도 8은 도 6은 도 5는 본 발명의 또다른 실시 예에 따른, 도 3 또는 도 4의 CICG 회로들과 연관된, 활성 신호에 의해 활성화되는 게이팅된 클럭 신호를 보여주는 파형 타이밍도이다.
도 9는 본 발명의 실시 예에 따른, 도 3 또는 도 4와 연관된 CICG 회로와 연관된 다양한 파형들을 보여주는 파형 타이밍도이다.
도 10은 본 발명의 실시 예에 따른, 도 3 또는 도 4와 연관된 CICG 회로와 연관된 더 복잡한 다양한 파형들을 보여주는 파형 타이밍도이다.
도 11 내지 도 16은 본 발명의 실시 예들에 따른, 하나 또는 그 이상의 CICG 회로를 갖는 프로세서 또는 로직이 실장될 수 있는 다양한 장치들을 보여주는 개략도들이다.
도 17은 본 발명의 실시 예들에 따른, 하나 또는 그 이상의 CICG 회로를 갖는 프로세서 또는 로직을 포함하는 컴퓨팅 시스템의 블록도이다.
본 발명의 실시 예들이 첨부된 도면들을 참조하여 설명된다. 후술되는 상세한 설명에서, 다양한 상세한 구성들이 본 발명의 기술적 사상의 이해를 돕기 위하여 기재된다. 그러나, 이 분야에 통상적인 기술을 가진 자들(이하, 당업자)는 후술되는 상세한 설명에 한정되지 않고 본 발명의 기술적 사상을 구현할 수 있음이 이해될 것이다. 다른 예들, 잘 알려진 방법들, 프로시저들, 구성 요소들, 회로들, 그릭호 네트워크들은 본 발명의 실시 예들을 명확히 하는데 불필요하다면 상세하게 설명되지 않는다.
다양한 구성 요소들을 설명하기 위해 제 1, 제 2 등의 용어들이 사용되지만, 구성 요소들은 이러한 용어들에 의해 한정되지 않음이 이해될 것이다. 이러한 용어들은 구성 요소들을 서로 구별하기 위하여 사용된다. 예를 들어, 제 1 회로는 본 발명의 기술적 사상의 범위 내에서 제 2 회로로 명명될 수 있으며, 마찬가지로, 제 2 회로는 제 1 회로로 명명될 수 있다.
본 발명의 기술적 사상을 설명하는 용어들은 구체적인 실시 예들을 설명하기 위한 목적으로 사용된 것이며, 본 발명의 기술적 사상을 한정하지 않는다. 본 발명의 상세한 설명 및 첨부된 청구항들에서, 별도로 명확하게 언급되지 않으면, 단수 형태의 용어들은 복수 형태의 용어들 또한 포함할 수 있다. 또한, "그리고/또는"의 용어는 하나 또는 그 이상의 연관된 아이템들 및 그들의 가능한 모든 조합들을 포함하는 것으로 이해될 것이다. 또한, 상세한 설명에서 "포함한다"는 용어는 서술된 특징들, 정수들, 단계들, 동작들, 그리고/또는 구성 요소들의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 정수, 단계, 동작, 그리고/또는 구성 요소의 존재를 배제하지 않는다. 첨부된 도면의 구성 요소들 및 특징들의 비율은 도시된 바로 한정되지 않는다.
모바일 장치는, 배터리 수명에 영향을 받지 않고 고성능을 발휘할 수 있도록, 저전력 특성 뿐 아니라 고주파 특성 또한 필요로 한다. 여기에 게시된 발명에 따라, 특히 비활성 모드에서, 큰 절전 효과가 달성된다. 여기에 게시되는 클럭 상보 전압 스위치 로직(clocked complementary voltage switched logic) ICG 회로(즉, CICG 회로)는, 고성능 및 낮은 소비전력의 균형을 제공하여, 높은 상시 소비전력 및 동작 성능의 저하를 방지한다.
도 3은 본 발명의 실시 예에 따른, 클럭 상보 전압 스위치 로직(clocked complementary voltage switched logic)을 갖는 CICG 회로(300)의 예시적인 회로도이다. CICG 회로(300)는 두 개의 상보적인 래치들(래치 A, 래치 B)을 포함한다. 두 개의 상보적인 래치들로 인해, 래치들이 각각의 트립 포인트들(trip points)에 도달하는 데에 일정한 시간이 소요된다. 차용 시간(borrowed time)으로 참조되는 이러한 시간은, 두 개의 래치들 사이의 전기적 모멘텀(electrical momentum) 및 양궤환(positive feedback)으로 인해 발생한다. 이러한 시간은 측정 윈도(evaluation window)로부터 차용되므로, 차용 시간(borrowed time)이라 불린다. 측정 윈도는 클럭 신호가 하이인 구간이다. 차용 시간(borrowed time)은, 활성 신호가 수신될 수 있는 셋업 시간에 추가되므로, 후술되는 바와 같이, 활성 신호를 수신 그리고/또는 래치할 수 있는 추가 시간이 제공된다. 또한, 도 2에 도시된 바와 같은 펄스 기반 회로가 제거되고, 따라서 전력 소모가 크게 감소된다.
CICG 회로(300)는 클럭 신호(CLK, 305)를 수신하고, 게이팅된 클럭 신호(GATED CLK, 310)를 출력한다. CICG 회로(300)가 활성 모드일 때, 클럭 신호(CLK, 305)는 본질적으로 게이팅된 클럭 신호(GATED CLK, 310)로서 통과된다. 반면, 비활성 모드에서, 노드 A 및 노드 B는 고정된 전압 레벨로 유지되고, 이는 비활성 모드의 전력 소모를 크게 감소시킨다. 비활성 모드에서, 게이팅된 클럭 신호(GATED CLK, 310)는 중지 상태이고, 이는 통상적으로 로우 레벨 또는 0V의 전위 레벨에 해당한다. CICG 회로(300)는 활성 신호(E, 315)를 수신할 수 있다. 활성 신호(E, 315)는, CICG 회로(300)가 활성화된 또는 중지 상태의 게이팅된 클럭 신호(GATED CLK, 310)를 생성하는지를 제어할 수 있다.
초기에, 비활성 모드에서, 클럭 신호(CLK, 305)가 로우 레벨일 때, 측정 트랜지스터(N4)는 턴-오프 상태이고, 트랜지스터들(P1, P2)은 턴-온 상태이다. N 타입 트랜지스터들은 참조부호 'N' 및 참조 번호로 표시된다. P 타입 트랜지스터들은 참조 부호 'P' 및 참조 번호로 표시된다. N 타입 및 P 타입 트랜지스터들은 MOSFET 트랜지스터들일 수 있다. 그러나, 적합한 임의의 트랜지스터들 및 임의의 타입의 트랜지스터들이 사용될 수 있다.
비활성 모드에서, 노드 A 및 노드 B는 각각 전원 전압(VDD)으로 프리차지되고, 전원 전압(VDD)는 통상적으로 로직 하이의 레벨에 대응한다. 프리차지는, 각 노드와 접지 전압(GND)의 사이의 경로에서 측정 트랜지스터(N4)가 턴-오프 되어 높은 임피던스가 존재함으로 인해 발생한다. 래치 A는 노드 A에서 전원 전압(VDD)을 래치한다. 래치 B는 노드 B에서 전원 전압(VDD)을 래치한다. 비활성 모드에서 노드 A 및 노드 B의 전압들의 변동(fluctuation)이 거의 없으므로, 매우 적은 전력이 소비된다. CICG 회로(300)는 적정한 시간 구간 동안 비활성 모드로 유지될 수 있다.
클럭 신호(CLK, 305)가 하이 레벨로 스윙할 때, 측정 모드(evaluation mode)가 시작된다. 각 측정 모드는 클럭 신호(CLK, 305)의 대응하는 하이 레벨(즉, 측정 윈도) 동안 지속된다. 측정 모드에서, 래치 A 및 래치 B는 노드 A 및 노드 B의 전압을 측정하고, 노드 A 및 노드 B 중 적어도 하나의 전압은, 파형 타이밍도들을 참조하여 후술되는 바와 같이, 활성 신호(E, 315)의 값 및 타이밍에 따라 접지 전압(GND)으로 낮아진다.
이하에서, CICG 회로(300)의 구조적 측면의 상세한 설명이 게시된다.
래치 A는 직렬 연결된 세 개의 트랜지스터들(P5, P6, N8)을 포함한다. 트랜지스터(P5)의 게이트는 래치 B의 노드(LATB)에 연결된다. 도면을 명확하게 제시하기 위하여 선이 명시적으로 도시되지는 않지만, 상술된 연결에 존재함이 이해될 것이다. 인버터(330)는 노드 A 및 트랜지스터(N8)의 게이트 사이에 배치된다. 트랜지스터(P5)의 소스는 전원 전압(VDD)에 연결된다. 트랜지스터(N8)의 소스는 트랜지스터(N4)의 드레인에 연결된다.
래치 B는 구조적으로 래치 A와 유사하다. 구체적으로, 래치 B는 직렬 연결된 세 개의 트랜지스터들(P3, P4, N7)을 포함한다. 트랜지스터(P3)의 게이트는 인버터(325)로부터 출력되는 신호(EN)에 연결된다. 인버터(320)는 노드 B 및 트랜지스터(N7)의 게이트 사이에 배치된다. 트랜지스터(P4)의 게이트는 트랜지스터(N7)의 게이트에 연결된다. 트랜지스터(P3)의 소스는 전원 전압(VDD)에 연결된다. 트랜지스터(N7)의 소스는 트랜지스터(N4)의 드레인에 연결된다. 래치들 중 하나(예를 들어, 래치 A 또는 래치 B는 다른 하나의 래치보다 미세하게 느린 특성을 갖도록 설계될 수 있다.
프리차지 트랜지스터들(P1, P2)은 클럭 신호(CLK, 305)가 전달되는 클럭 핀에 연결된다. 프리차지 트랜지스터들(P1, P2)의 소스들은 전원 전압(VDD)에 연결되고, 드레인들은 노드 A 및 노드 B에 각각 연결된다. 제어 트랜지스터(N2)는 프리차지 트랜지스터(P2) 및 활성 트랜지스터(N3) 사이에 배치된다. 제어 트랜지스터(N2)의 게이트는 노드 B에 연결된다. 활성 트랜지스터(N3)의 게이트는 활성 신호(E, 315)를 수신한다.
반전 활성 트랜지스터(N1)는 프리차지 트랜지스터(P1) 및 측정 트랜지스터(N4) 사이에 배치된다. 반전 활성 트랜지스터(N1)의 게이트는 인버터(325)의 출력에 연결된다. 즉, 반전 활성 트랜지스터(N1)의 게이트는 활성 신호(E, 315)가 반전된 신호(EN)를 수신한다.
래치 B는 노드 B에 연결되고, 노드 B의 전압을 측정하고, 그리고 측정에 기반하여 전압 레벨을 래치하도록 구성된다. 마찬가지로, 래치 A는 노드 A에 연결되고, 노드 A의 전압을 측정하고, 그리고 측정에 기반하여 전압 레벨을 래치하도록 구성된다. 클럭 신호(CLK, 305)의 상태 및 활성 신호(E, 315)의 값 및 타이밍은 래치 A 및 래치 B가 노드 A 및 노드 B의 전압들을 어떻게 측정하고 래치하는지에 영향을 준다. 또한, 인버터(335)는 노드 A에 연결되고, 노드 A의 전압을 반전하며, 반전된 신호는 게이팅된 클럭 신호(GATED CLK, 310)로 출력된다. 도 3에 도시된 실시 예는, 전원 전압(VDD)의 프리차지를 위해 P 타입 트랜지스터들을 사용하고, 접지 전압(GND)을 측정하기 위해 N 타입 트랜지스터들을 사용한다. 그러나, 이 분야에 통상적인 기술을 가진 자(이하, 당업자)는, 도 3의 회로가 접지 전압(GND)으로 프리차지하기 위해 N 타입 트랜지스터들을 사용하고, 전원 전압(VDD)을 측정하기 위해 P 타입 트랜지스터들을 사용하도록 구현될 수 있음이 이해될 것이다. 이러한 응용된 구성은 도 4에 도시된 실시 예에 의해 커버된다.
도 4는 본 발명의 다른 실시 예에 따른 클럭 상보 전압 스위치 로직을 갖는 CICG 회로(400)의 회로도이다. CICG 회로(400)는 도 3의 CICG 회로(300)와 유사하다. 도시된 바와 같이, 주목할만한 차이점은 래치 회로 A 및 래치 회로 B가 상세한 래치 회로들이 아닌 블록으로 도시되어 있다는 점이다. 실시 예로서, 제 1 및 제 2 래치들(예를 들어, 래치 A 및 래치 B) 중 적어도 하나는 용량성(capacitive) 소자를 포함하고, 턴 온 또는 오프 될 수 있는 트랜지스터들을 포함하지 않을 수 있다. 여기에 게시된 본 발명의 기술적 사상으로부터 괴리되지 않으면서, 적합한 임의의 타입의 래치가 사용될 수 있음이 이해될 것이다.
도 5는 본 발명의 기술적 사상에 따른 도 3 그리고/또는 도 4의 CICG 회로들과 연관된, 활성 신호에 의해 활성화된 게이팅된 클럭 신호를 보여주는 파형 타이밍도의 예이다. 이 실시 예는 '제 1 케이스'로 참조되며, 게이팅된 클럭 신호(GATED CLK, 310)를 활성화하기 위한 파형 다이어그램을 보여준다. 도 5에 도시된 바와 같이, 활성 신호(E, 315)는, 타이밍(520)(즉, 크클럭 신호(CLK, 305)의 상승 엣지)에서 시작하는 측정 윈도(505)의 전에(예를 들어, 타이밍(515)에) 활성화된다.
활성 신호(E, 315)는, 이 케이스에서는 클럭 신호(CLK, 305)가 하이 상태인 타이밍(525)에(즉, 측정 윈도(507) 동안에) 비활성화된다. 여기에서, 활성 신호(E, 315)가 클럭 엣지(520)에 셋업될 때, 그리고 활성 신호(E, 315)가 클럭 신호(CLK, 305)가 하이인 타이밍(525)에 턴 오프 될 때에도, 게이팅된 클럭 신호(GATED CLK, 310)는 클럭 신호(CLK, 305)는 클럭 신호(CLK, 305)를 따라 또는 모방하여 움직인다. 활성 신호(E, 315)가 턴 오프 된 후, 그리고 전체 클럭 펄스(507)가 게이팅된 클럭 신호(GATED CLK, 310)로 완전히 전송된 후, 게이팅괸 클럭 신호(GATED CLK, 310)는 중지 상태(Quiescent State)로 복귀한다. 다시 말하면, 활성 신호(E, 315)가 비활성화될 때, 비활성화가 발생된 클럭 신호(CLK, 310)의 펄스 전체가 게이팅된 클럭 신호(GATED CLK, 310)에 의해 복제되고, 그 후에, 게이팅된 클럭 신호(GATED CLK, 310)는 중지 상태(Quiescent State)로 복귀한다.
여기에서, CICG 회로가 활성 신호(E, 315)의 값을 판별할 수 있는 차용 시간 구간(510)이 존재한다. 다시 말하면, 차용 시간 구간(510)이 측정 윈도(505)로부터 차용되고, 활성 신호(E, 315)가 정상적으로 수신될 수 있는 셋업 시간에 추가됨으로써, CICG 회로의 동작 성능 및 내성(tolerance)이 향상된다. 더 상세하게는, 차용 시간 구간(510)은 래치 A 및 래치 B 사이의 트립 포인트 차이(trip point difference)에 의해 발생된다. 이러한 트립 포인트 차이는, 측정 모드 동안에 상보적 스위치 로직(complimentary switch logic)이 노드 A 및 노드 B의 전압 레벨들을 특정하고 래치하는 방법의 본질적인 결과로 발생한다. 측정 및 래치 구간 동안의 상보적 래치들에 의해 발생되는 유용한 지연으로 인해, 활성 신호(E, 315)는 정상적으로 측정될 수 있는 시간을 더 갖는다. 따라서, 활성 신호(E, 315)는 타이밍(515) 이후에 도착할 수 있다. 다시 말하면, 활성 신호(E, 315)는 클럭 신호(CLK, 305)의 상승 엣지와 근접하여 또는 그 이후에도 수신될 수 있으며, 정상적으로 측정될 수 있다.
도 6은 본 발명의 실시 예에 따른 도 3 그리고/또는 도 4의 CICG 회로들과 연관된, 활성 신호(E, 315)에 따른 중지 상태(Quiescent State)의 게이팅된 클럭 신호(GATED CLK, 310)를 보여주는 파형 타이밍도의 다른 예이다.
이 예는 제 2 케이스로 참조되며, 게이팅된 클럭 신호(GATED CLK, 310)가 활성화되지 않은 때의 파형 다이어그램을 보여준다. 도 6에 도시된 바와 같이, 활성 신호(E, 315)는 클럭 신호(CLK, 305)의 상승 엣지(620) 이후에(예를 들어, 타이밍(615)에) 활성화된다. 여기에서, 클럭 신호(305, CLK)가 하이가 된 후에 활성 신호(E, 315)가 턴 온 될 때, 게이팅된 클럭 신호(GATED CLK, 310)는 폐쇄된(gated) 상태로 유지되거나 또는 중지 상태(Quiescent State)로 유지된다. 실시 예로서, 클럭 신호(CLK, 305)가 하이 상태를 가진 후에 활성 신호(E, 315)가 적어도 도 5의 차용 시간(510) 만큼 또는 그보다 긴 시간 동안 턴 온 될 때, 게이팅된 클럭 신호(GATED CLK, 310)는 폐쇄된 상태를 유지하거나 또는 중지 상태를 유지한다. 다시 말하면, 클럭 신호(CLK, 305)가 로우로부터 하이로 천이한 후에 활성 신호(E, 315)가 늦게 활성화되면, 활성 신호(E, 315)가 언제 비활성화되는(예를 들어, 타이밍(625)에서 비활성화)지에 관계 없이 게이팅된 클럭 신호(GATED CLK, 310)는 클럭 신호(CLK, 305)에 따라 움직이지 않는다.
도 7은 본 발명의 실시 예에 따른 도 3 그리고/또는 도 4의 CICG 회로들과 연관된 다양한 파형들을 보여주는 파형 타이밍도의 다른 예이다. 도 7은 도 5와 유사하나, 추가적으로 노드 A 및 노드 B의 파형들이 후술되는 다른 기호들과 함께 도시된다. 이하에서, 도 3, 도 4 및 도 7을 참조하여 설명이 계속된다.
도 7에 도시된 바와 같이, 비활성 모드(735) 동안에, 클럭 신호(CLK, 305)는 로우 레벨로 유지되고, 노드 A 및 노드 B는 하이 레벨로 프리차지된다. 이 예에서, 활성 신호(E, 315)가 타이밍(720)에 시작하는 측정 윈도(705)의 전에(예를 들어, 타이밍(715)에) 활성화된다. 클럭 신호(CLK, 305)의 상승 엣지(720)는 측정 모드를 시작한다. 측정 모드가 시작되면, 래치 A 및 래치 B는 노드 A 및 노드 B의 전압들을 각각 측정한다.
이 예에서, 활성 신호(E, 315)가 클럭 신호(CLK, 305)의 상승 엣지(720)와 연관되어 정상적으로 셋업되므로, 다음의 현상들이 발생한다. 타이밍(720)에, 프리차지 트랜지스터들(P1, P2)이 턴 오프 되고, 측정 트랜지스터(N4)가 턴 온 된다. 상술된 바와 같이, 제어 트랜지스터(N2)의 게이트로 공급되는 노드 B는 초기에 프리차지되고 하이 레벨로 래치되므로, 제어 트랜지스터(N2)는 턴 온 상태를 유지한다. 활성 신호(E, 315)가 하이 레벨이므로, 활성 트랜지스터(N3)는 턴 온 상태를 유지한다. 따라서, 노드 A 및 접지 전압(GND) 사이에 도전 경로가 형성되고, 노드 A가 로우 레벨로 낮아진다.
그 동안, 활성 신호(E, 315)가 인버터(325)에 의해 반전되어 반전 활성 트랜지스터(N1)의 게이트에 공급되므로, 반전 활성 트랜지스터(N1)는 턴 오프 상태를 유지한다. 따라서, 노드 B 및 접지 전압(GND) 사이에 고임피던스 경로가 형성되고, 노드 B는 하이 레벨로 래치된 상태를 유지한다. 타이밍(740)에래치 A 및 래치 B가 트립 포인트(즉, 되돌려지지 않는 포인트)에 도달한 후에, 노드 A 및 노드 B의 전압 레벨들은 확정되고, 노드 A는 로우 레벨로 노드 B는 하이 레벨로 래치된다. 인버터(335)는 노드 A의 전압을 반전하고, 따라서, 타이밍(730)에 도시된 바와 같이, 클럭 펄스(705)를 따라 또는 클럭 펄스(705)를 모방하여, 게이팅된 클럭 신호(GATED CLK, 310)로서 하이 레벨이 출력된다.
활성 신호(E, 315)는 타이밍(725)에, 이 예에서 클럭 신호(CLK, 305)가 하이인 때에(즉, 측정 윈도(707) 동안에), 비활성화된다. 활성 신호(E, 315)가 클럭 엣지(예를 들어, 타이밍(720))에 따라 정상적으로 셋업될 때, 활성 신호(E, 315)가 클럭 신호(CLK, 305)가 하이인 동안에(예를 들어, 타이밍(725)에) 턴 오프 될 때에도, 게이팅된 클럭 신호(GATED CLK, 310)는 클럭 신호(CLK, 305)를 따라 또는 모방하여 움직인다. 다시 말하면, 이 상태에서, 노드 A는 전원 전압(VDD) 및 접지 전압(GND) 사이를 클럭 신호(CLK, 305)의 주파수로 왕복한다. 따라서, 인버터(335)로 인해 극성이 반대가 되더라도, 게이팅된 클럭 신호(GATED CLK, 310)는 전원 전압(VDD) 및 접지 전압(GND) 사이를 노드 A의 주파수로 왕복한다. 활성 신호(E, 315)가 턴 오프 된 후, 그리고 클럭 펄스(707) 전체가 게이팅된 클럭 신호(GATED CLK, 310)로서 완전하게 전송된 후(즉, 펄스(732)), 게이팅된 클럭 신호(GATED CLK, 310)는 중지 상태(Quiescent State)로 복귀한다. 활성 신호(E, 315)의 값에 따라, 게이팅된 클럭 신호(GATED CLK, 310)는 클럭 신호(CLK, 305)의 임의의 횟수의 클럭 사이클들을 따라 움직힐 수 있음이 이해될 것이다.
더 상세하게는, 활성 신호(E, 315)의 타이밍(725)에서의 비활성화는, 활성 트랜지스터(N3)의 턴 오프 및 반전 활성 트랜지스터(N1)의 턴 온을 유발한다. 따라서, 노드 B 및 접지 전압(GND) 사이에 트랜지스터들(N1, N4)을 통해 도전 경로가 형성되므로, 타이밍(745)에 도시된 바와 같이 노드 B는 일시적으로 접지 전압(GND)으로 낮아진다. 그동안, 래치 A는 노드 A의 전압을 로우 레벨로 래치하고 있으므로, 노드 A는 로우 레벨을 유지하며, 이는 측정 윈도(707) 동안에 활성 신호(E, 315)의 비활성화에 의해 발생할 수 있는 게이팅된 클럭 신호(GATED CLK, 310)의 글리치(glitch)를 방지한다.
타이밍들(730, 732)에 도시된 바와 같이, 게이팅된 클럭 신호(GATED CLK, 310)는 실질적으로 클럭 신호(CLK, 305)에 따라 또는 모방하여 움직인다. 클럭 신호(CLK, 305)의 각 클럭 사이클의 각 로우 레벨 구간 동안 노드 A 및 노드 B가 프리차지되므로, 게이팅된 클럭 신호(GATED CLK, 310) 또한 로우 레벨로 설정된다. 각 측정 윈도(예를 들어, 705, 707 등) 동안에, 상술된 바와 같이 활성 신호(E, 315)가 접지 전압(GND)으로의 도전 경로를 생성하므로, 노드 A의 전압은 낮아진다. 이러한 사이클은 활성 신호(E, 315)가 정상적으로 활성화되어 있는 한 무한하게 반복될 수 있다. 활성 신호(E, 315)가 비활성화된 후, 활성 트랜지스터(N3)가 턴 오프 되므로, 노드 A는 하이 레벨로 래치된 상태를 유지한다. 따라서, 게이팅된 클럭 신호(GATED CLK, 310)는 중지 상태(Quiescent State)가 된다.
도 5의 차용 시간 구간(510)과 유사한 차용 시간 구간(710)이 존재한다. 간결한 설명을 위하여, 차용 시간 구간(710)에 대한 상세한 설명은 생략된다. 그러나, 차용 시간 구간(710)이 도 5의 차용 시간 구간(510)과 유사한 또는 동일한 방식으로 기능할 수 있음이 이해될 것이다.
도 8은 본 발명의 실시 예에 따른 도 3 그리고/또는 도 4의 CICG 회로들과 연관된 다양한 파형들을 보여주는 파형 타이밍도의 다른 예이다. 도 7의 파형 타이밍도와 도 8의 파형 타이밍도 사이의 주된 차이점은, 활성 신호(E, 315)가 클럭 신호(CLK, 305)의 상승 엣지와 동시에 활성화된다는 점이다. 이하에서, 도 3, 도 4 및 도 8을 참조하여 설명이 계속된다.
도 8에 도시된 바와 같이, 비활성 모드(835) 동안에, 클럭 신호(CLK, 305)는 로우 레벨을 유지하고, 이는 노드 A 및 노드 B가 하이 레벨로 프리차지되도록 한다. 예시적으로, 활성 신호(E, 315)는 측정 윈도(805)의 시작 타이밍(820)과 실질적으로 동일한 시간 또는 동일한 시간에(예를 들어, 타이밍(815)에) 활성화된다. 클럭 신호(305)의 상승 엣지(820)는 측정 모드를 시작한다. 측정 모드가 시작할 때, 래치 A 및 래치 B는 노드 A 및 노드 B의 전압들을 각각 측정한다.
활성 신호(E, 315)가 클럭 신호(CLK, 305)의 상승 엣지(820)와 매우 근접하거나, 동시에, 또는 그 이후에 활성화될 때에도, CICG 회로가 활성 신호(E, 315)의 값을 판별할 수 있는 차용 시간 구간(810)이 존재한다. 다시 말하면, 차용 시간 구간(810)은 측정 윈도(805)로부터 차용되고 셋업 시간에 추가되어, CICG 회로의 동작 성능 및 내성을 향상시킨다. 더 상세하게는, 차용 시간 구간(810)은 래치 A 및 래치 B 사이의 트립 포인트 차이(trip point difference)로 인해 발생한다. 트립 포인트 차이는, 측정 모드 동안에 상보적 스위치 로직(complimentary switch logic)이 노드 A 및 노드 B의 전압 레벨들을 특정하고 래치하는 방법의 본질적인 결과로 발생한다.
측정 및 래치 구간 동안의 상보적 래치들에 의해 발생되는 유용한 지연으로 인해, 활성 신호(E, 315)는 정상적으로 측정될 수 있는 시간을 더 갖는다. 따라서, 활성 신호(E, 315)는 타이밍(515) 이후에 도착할 수 있다. 다시 말하면, 활성 신호(E, 315)는 클럭 신호(CLK, 305)의 상승 엣지와 근접하여 또는 그 이후에도 수신될 수 있으며, 정상적으로 측정될 수 있다. 예시적으로, 활성 신호(E, 315)는 클럭 신호(CLK, 305)의 상승 엣지 이후에도 수신될 수 있으며, 정상적으로 측정될 수 있다. 이는 네거티브 셋업 시간(negative setup time)이라 불린다.
이 예에서, 활성 신호(E, 315)가 클럭 신호(CLK, 305)의 상승 엣지(820)와 연관되어 정상적으로 셋업되므로, 다음의 현상들이 발생한다. 타이밍(820)에, 프리차지 트랜지스터들(P1, P2)이 턴 오프 되고, 측정 트랜지스터(N4)가 턴 온 된다. 상술된 바와 같이, 제어 트랜지스터(N2)의 게이트로 공급되는 노드 B는 초기에 프리차지되고 하이 레벨로 래치되므로, 제어 트랜지스터(N2)는 턴 온 상태를 유지한다. 활성 신호(E, 315)가 하이 레벨이므로, 활성 트랜지스터(N3)는 턴 온 상태를 유지한다. 따라서, 노드 A 및 접지 전압(GND) 사이에 도전 경로가 형성되고, 노드 A가 로우 레벨로 낮아진다.
그 동안, 활성 신호(E, 315)가 인버터(325)에 의해 반전되어 반전 활성 트랜지스터(N1)의 게이트에 공급되므로, 반전 활성 트랜지스터(N1)는 턴 오프 상태를 유지한다. 따라서, 노드 B 및 접지 전압(GND) 사이에 고임피던스 경로가 형성되고, 노드 B는 하이 레벨로 래치된 상태를 유지한다. 타이밍(840)에래치 A 및 래치 B가 트립 포인트(즉, 되돌려지지 않는 포인트)에 도달한 후에, 노드 A 및 노드 B의 전압 레벨들은 확정되고, 노드 A는 로우 레벨로 노드 B는 하이 레벨로 래치된다. 인버터(335)는 노드 A의 전압을 반전하고, 따라서, 타이밍(830)에 도시된 바와 같이, 클럭 펄스(805)를 따라 또는 클럭 펄스(805)를 모방하여, 게이팅된 클럭 신호(GATED CLK, 310)로서 하이 레벨이 출력된다.
활성 신호(E, 315)는 타이밍(825)에, 이 예에서 클럭 신호(CLK, 305)가 하이인 때에(즉, 측정 윈도(807) 동안에), 비활성화된다. 활성 신호(E, 315)가 클럭 엣지(예를 들어, 타이밍(720))에 따라 정상적으로 셋업될 때, 활성 신호(E, 315)가 클럭 신호(CLK, 305)가 하이인 동안에(예를 들어, 타이밍(725)에) 턴 오프 될 때에도, 게이팅된 클럭 신호(GATED CLK, 310)는 클럭 신호(CLK, 305)를 따라 또는 모방하여 움직인다. 다시 말하면, 이 상태에서, 노드 A는 전원 전압(VDD) 및 접지 전압(GND) 사이를 클럭 신호(CLK, 305)의 주파수로 왕복한다. 따라서, 인버터(335)로 인해 극성이 반대가 되더라도, 게이팅된 클럭 신호(GATED CLK, 310)는 전원 전압(VDD) 및 접지 전압(GND) 사이를 노드 A의 주파수로 왕복한다. 활성 신호(E, 315)가 턴 오프 된 후, 그리고 클럭 펄스(707) 전체가 게이팅된 클럭 신호(GATED CLK, 310)로서 완전하게 전송된 후(즉, 펄스(732)), 게이팅된 클럭 신호(GATED CLK, 310)는 중지 상태(Quiescent State)로 복귀한다. 활성 신호(E, 315)의 값에 따라, 게이팅된 클럭 신호(GATED CLK, 310)는 클럭 신호(CLK, 305)의 임의의 횟수의 클럭 사이클들을 따라 움직힐 수 있음이 이해될 것이다.
더 상세하게는, 활성 신호(E, 315)의 타이밍(825)에서의 비활성화는, 활성 트랜지스터(N3)의 턴 오프 및 반전 활성 트랜지스터(N1)의 턴 온을 유발한다. 따라서, 노드 B 및 접지 전압(GND) 사이에 트랜지스터들(N1, N4)을 통해 도전 경로가 형성되므로, 타이밍(845)에 도시된 바와 같이 노드 B는 일시적으로 접지 전압(GND)으로 낮아진다. 그동안, 래치 A는 노드 A의 전압을 로우 레벨로 래치하고 있으므로, 노드 A는 로우 레벨을 유지하며, 이는 측정 윈도(807) 동안에 활성 신호(E, 315)의 비활성화에 의해 발생할 수 있는 게이팅된 클럭 신호(GATED CLK, 310)의 글리치(glitch)를 방지한다.
타이밍들(830, 832)에 도시된 바와 같이, 게이팅된 클럭 신호(GATED CLK, 310)는 실질적으로 클럭 신호(CLK, 305)에 따라 또는 모방하여 움직인다. 클럭 신호(CLK, 305)의 각 클럭 사이클의 각 로우 레벨 구간 동안 노드 A 및 노드 B가 프리차지되므로, 게이팅된 클럭 신호(GATED CLK, 310) 또한 로우 레벨로 설정된다. 각 측정 윈도(예를 들어, 805, 807 등) 동안에, 상술된 바와 같이 활성 신호(E, 315)가 접지 전압(GND)으로의 도전 경로를 생성하므로, 노드 A의 전압은 낮아진다. 이러한 사이클은 활성 신호(E, 315)가 정상적으로 활성화되어 있는 한 무한하게 반복될 수 있다. 활성 신호(E, 315)가 비활성화된 후, 활성 트랜지스터(N3)가 턴 오프 되므로, 노드 A는 하이 레벨로 래치된 상태를 유지한다. 따라서, 게이팅된 클럭 신호(GATED CLK, 310)는 중지 상태(Quiescent State)가 된다.
도 9는 본 발명의 실시 예에 따른 도 3 그리고/또는 도 4의 CICG 회로들과 연관된 다양한 파형들을 보여주는 파형 타이밍도의 다른 예이다. 도 9는 도 6과 유사하나, 추가적으로 노드 A 및 노드 B의 파형들이 후술되는 다른 기호들과 함께 도시된다. 이하에서, 도 3, 도 4 및 도 9를 참조하여 설명이 계속된다.
도 9에 도시된 바와 같이, 비활성 모드(935) 동안에, 클럭 신호(CLK, 305)는 로우 레벨을 유지하며, 노드 A 및 노드 B는 하이 레벨로 프리차지된다. 클럭 신호(CLK, 305)의 상승 엣지는 측정 모드를 시작한다. 측정 모드가 시작되면, 래치 A 및 래치 B는 각각 노드 A 및 노드 B의 전압들을 측정한다.
이 예에서, 첫 번째 측정 윈도는 905 이다. 타이밍(950)에 도시된 바와 같이, 활성 신호(E, 315)가 로우 레벨로 유지되므로, 활성 트랜지스터(N3)는 턴 오프 상태를 유지하고, 노드 A는 하이 레벨로 래치된 상태를 유지한다. 따라서, 타이밍(930)에 도시된 바와 같이, 게이팅된 클럭 신호(GATED CLK, 310)는 인버터(335)로 인해 로우 레벨을 유지한다.
클럭 신호(CLK, 305)가 로우 레벨로 스윙할 때, 노드 A 및 노드 B는 하이 레벨(예를 들어, 전원 전압(VDD))로 프리차지되고 래치된다. 다음 측정 윈도는 907이고, 클럭 신호(CLK, 305)의 상승 엣지(922)에 시작한다. 타이밍(922)에, 프리차지 트랜지스터들(P1, P2)은 턴 오프 되고, 측정 트랜지스터(N4)는 턴 온 된다. 활성 신호(E, 315)가 아직 수신되지 않았으므로, 활성 트랜지스터(N3)는 초기에 턴 오프 된 상태를 유지한다. 반면, 반전 활성 트랜지스터(N1)는 인버터(325)로 인해 초기에 턴 온 된 상태를 유지한다. 따라서, 노드 B 및 접지 전압(GND) 사이에 도전 경로가 형성되고, 타이밍(945)에 도시된 바와 같이 래치 B는 노드 A를 로우 레벨로 측정 및 래치한다. 그러나, 클럭 신호(CLK, 305)가 진동하여도, 노드 A 및 접지 전압(GND) 사이의 고임피던스로 인해, 타이밍(952)에 도시된 바와 같이 노드 A는 하이 레벨로 래치된 상태를 유지한다.
되돌려 지지 않는 포인트(트립 포인트) 이후에, 노드 A 및 노드 B의 전압 레벨들은 확정되고, 노드 A는 하이 레벨로 노드 B는 로우 레벨로 래치된다. 인버터(335)는 노드 A의 전압을 반전한다. 따라서, 게이팅된 클럭 신호(GATED CLK, 310)은 로우 레벨로 유지된다.
이 예에서, 활성 신호(E, 315)는 측정 윈도(907) 동안에(예를 들어, 타이밍(915)에) 활성화된다. 다시 말하면, 활성 신호(E, 315)는 클럭 신호(CLK, 305)가 하이인 동안에 활성화된다. 이는 도 6의 제 2 케이스와 유사하다. 활성 신호(E, 315)가 측정 윈도(907)의 일부에서 활성화되더라도, 게이팅된 클럭 신호(GATED CLK, 310)는 다음의 현상들로 인해 로우 레벨을 유지한다.
활성 신호(E, 315)의 활성화는 활성 트랜지스터(N3)의 턴 온을 유발한다. 그러나, 노드 B가 로우 레벨(타이밍(945)에 표시된 바와 같이)이므로, 제어 트랜지스터(N2)는 턴 오프를 유지한다. 따라서, 노드 A 및 접지 전압(GND) 사이에 고임피던스 경로가 여전히 존재한다. 이로 인해, 노드 A는 하이 레벨로 래치된 상태를 유지한다. 따라서, 게이팅된 클럭 신호(GATED CLK, 310)는 타이밍(932)에 도시된 바와 같이 로우 레벨을 유지한다.
이 예에서, 활성 신호(E, 315)는 클럭 신호(CLK, 305)가 로우일 때 그리고 노드 A 및 노드 B가 프리차지된 상태일 때, 타이밍(925)에 비활성화된다. 따라서, 활성 신호(E, 315)의 비활성화되는 게이팅된 클럭 신호(GATED CLK, 310)에 영향을 주지 않는다. 따라서, 게이팅된 클럭 신호(GATED CLK, 310)의 중지 상태(Quiescent State)가 유지된다.
도 10은 본 발명의 실시 예에 따른 도 3 그리고/또는 도 4의 CICG 회로들과 연관된 다양한 파형들을 보여주는 파형 타이밍도의 더 복잡한 예이다. 이 예는 상술된 제 1 케이스 및 제 2 케이스의 조합을 보여준다. 이하에서, 도 3, 도 4 및 도 10을 참조하여 설명이 계속된다.
도 10에 도시된 바와 같이, 비활성 모드(1035) 동안에, 클럭 신호(CLK, 305)는 로우 레벨을 유지하고, 노드 A 및 노드 B는 하이 레벨로 프리차지된다. 클럭 신호(CLK, 305)의 상승 엣지는 측정 모드를 시작한다. 측정 모드가 시작되면, 래치 A 및 래치 B는 각각 노드 A 및 노드 B의 전압들을 측정한다.
이 예에서, 첫 번째 측정 윈도는 1005이며, 클럭 신호(CLK, 305)의 상승 엣지(1020)에서 시작한다. 타이밍(1020)에, 프리차지 트랜지스터들(P1, P2)이 턴 오프 되고, 측정 트랜지스터(N4)가 턴 온 된다. 활성 신호(E, 315)가 수신되지 않았으므로, 활성 트랜지스터(N3)는 초기의 턴 오프 상태를 유지한다. 반면, 반전 활성 트랜지스터(N1)는 인버터(325)로 인해 초기의 턴 온 상태를 유지한다. 따라서, 노드 B 및 접지 전압(GND) 사이에 도전 경로가 형성되고, 타이밍(1045)에 도시된 바와 같이 래치 B는 노드 B를 로우 레벨로 측정 및 래치한다. 그러나, 노드 A 및 접지 전압(GND) 사이의 고임피던스 경로로 인해, 노드 A는 하이 레벨로 래치된 상태를 유지한다.
타이밍(1045)의 되돌려지지 않는 포인트(즉, 트립 포인트) 이후에, 노드 A 및 노드 B의 전압 레벨들은 확정되고, 노드 A는 하이 레벨로 노드 B는 로우 레벨로 래치된다. 인버터(335)는 노드 A의 전압을 반전하고, 따라서 게이팅된 클럭 신호(GATED CLK, 310)로서 로우 레벨이 유지된다.
이 예에서, 측정 윈도(1005) 동안에(예를 들어, 타이밍(1015)에), 활성 신호(E, 315)가 활성화된다. 다시 말하면, 활성 신호(E, 315)는 클럭 신호(CLK, 305)가 하이일 때에 활성화된다. 이는 도 6 및 도 9의 제 2 케이스와 유사하다. 따라서, 상세한 설명은 반복되지 않는다.
여기에서, 활성 신호(E, 315)가 측정 윈도(1005)의 일부에서 활성화되더라도, 게이팅된 클럭 신호(GATED CLK, 310)는 다음의 현상들로 인해 로우 레벨을 유지한다. 활성 신호(E, 315)의 활성화는 활성 트랜지스터(N3)의 턴 온을 유발한다. 그러나, 타이밍(1045)에서 설명된 바와 같이 노드 B가 로우 레벨이므로, 제어 트랜지스터(N2)는 턴 오프 상태를 유지한다. 따라서, 노드 A 및 접지 전압(GND) 사이에 여전히 고임피던스 경로가 존재한다. 이로 인해, 노드 A는 하이 레벨로 래치된 상태를 유지한다. 따라서, 게이팅된 클럭 신호(GATED CLK, 310)는 로우 레벨을 유지한다. 활성 신호(E, 315)가 클럭 신호(CLK, 305)의 상승 엣지(1020)와 연관하여 정상적으로 셋업되지 않으므로, 게이팅된 클럭 신호(GATED CLK, 310)는, 적어도 이번 클럭 펄스에서, 클럭 신호(CLK, 305)를 따라 움직이지 않는다.
그럼에도 불구하고, 활성 신호(E, 315)가 상승 엣지(1022)에 시작되는 다음 측정 윈도(1007)와 연관되어 정상적으로 셋업되므로, 게이팅된 클럭 신호(GATED CLK, 310)는 활성화되고, 타이밍(1030) 및 타이밍(1032)에 도시된 바와 같이, 클럭 신호(CLK, 305)를 따라 또는 모방하여 움직인다. 이는 상술된 제 1 케이스와 유사하다. 이러한 타입의 일련의 상황들의 상세한 설명은 도 5 및 도 7을 참조하여 제공되었으므로, 간결한 설명을 위하여 설명이 반복되지 않는다.
타이밍(1025)의 활성 신호(E, 315)의 비활성화는, 클럭 신호(CLK, 305)가 하이일 때(즉, 측정 윈도(1009)에서) 발생하며, 도 7에서 설명된 현상들과 유사한 일련의 현상들이 발생한다. 클럭 신호(CLK, 305)가 하이일 때 활성 신호(E, 315)가 턴 오프인 경우(예를 들어, 타이밍(1025)의 경우)에도, 게이팅된 클럭 신호(CLK, 310)는, 적어도 이번 클럭 펄스에서, 클럭 신호(CLK, 305)를 따라 또는 모방하여 움직인다. 다시 말하면, 이 상태에서, 노드 A는 클럭 신호(CLK, 305)의 주파수로 전원 전압(VDD) 및 접지 전압(GND) 사이를 왕복한다. 따라서, 인버터(335)로 인해 극성이 반대일지라도, 게이팅된 클럭 신호(GATED CLK, 310)는 노드 A의 주파수로 전원 전압(VDD) 및 접지 전압(GND) 사이를 왕복한다. 활성 신호(E, 315)가 턴 오프 된 후, 그리고 클럭 펄스(1009)가 게이팅된 클럭 신호(GATED CLK, 310)로서(즉, 펄스(1032)로서) 완전히 전달된 후, 게이팅된 클럭 신호(GATED CLK, 310)는 타이밍(1034)에 중지 상태(Quiescent State)로 복귀한다. 활성 신호(E, 315)의 값에 따라, 게이팅된 클럭 신호(GATED CLK, 310)는 클럭 신호(CLK, 305)의 임의의 수의 클럭 사이클들을 따라 움직일 수 있음이 이해될 것이다.
더 상세하게는, 타이밍(1025)의 활성 신호(E, 315)의 비활성화는 활성 트랜지스터(N3)가 턴 오프 되도록 그리고 반전 활성 트랜지스터(N1)가 턴 온 되도록 한다. 따라서, 노드 B 및 접지 전압(GND) 사이에 트랜지스터들(N1, N4)을 통해 도전 경로가 형성되므로, 타이밍(1047)에 노드 B는 일시적으로 전원 전압(GND)으로 낮아진다. 그 동안에, 래치 A가 노드 A의 전압을 로우 레벨로 래치하므로, 노드 A는 로우 레벨로 유지된다. 이는, 측정 윈도(1009) 동안에 활성 신호(E, 315)의 비활성화에 의해 발생될 수 있는 게이팅된 클럭 신호(GATED CLK, 310)의 글리치(Glitch)를 방지한다.
타이밍들(1030, 1032)에 도시된 바와 같이, 게이팅된 클럭 신호(GATED CLK, 310)는 실질적으로 클럭 신호(CLK, 305)를 따라 또는 모방하여 움직인다. 노드 A 및 노드 B는 클럭 신호(CLK, 305)의 각 클럭 사이클의 각 로우 레벨 동안에 각각 프리차지되므로, 게이팅된 클럭 신호(GATED CLK, 310)는 로우 레벨로 설정된다. 각 측정 윈도(예를 들어, 1007, 1009 등)에서, 상술된 바와 같이 활성 신호(E, 315)의 활성화가 접지 전압(GND)으로의 도전 경로를 형성하므로, 노드 A의 전압이 낮아진다. 이러한 사이클은 활성 신호(E, 315)가 정상적으로 활성화되는 한 무한하게 반복된다. 활성 신호(E, 315)가 비활성화된 후, 활성 트랜지스터(N3)가 턴 오프 상태이므로, 노드 A는 하이 레벨로 래치된 상태를 유지한다. 따라서, 게이팅된 클럭 신호(GATED CLK, 310)는 타이밍(1034)에 도시된 바와 같이 중지 상태(Quiescent State)로 된다.
도 11 내지 도 16은, 본 발명의 실시 예에 따른 하나 또는 그 이상의 CICG 회로를 갖는 프로세서 그리고/또는 로직이 실장될 수 있는 다양한 장치들을 보여주는 개념도들이다.
예를 들어, 도 11에 도시된 바와 같이, 스마트 폰(1115)은 상술된 바와 같은 하나 또는 그 이상의 CICG 회로들을 포함할 수 있는 프로세스 그리고/또는 로직(1105)을 포함할 수 있다. 마찬가지로, 도 12에 도시된 태블릿(1215), 도 13에 도시된 노트북 컴퓨터(1315), 도 14에 도시된 휴대폰(1415), 도 15에 도시된 카메라(1515), 그리고 도 16에 도시된 데스크탑 컴퓨터(1615)는 상술된 바와 같은 하나 또는 그 이상의 CICG 회로들(1110)을 포함할 수 있다. 클럭 신호를 사용하는 임의의 장치는, 상술된 바와 같은 하나 또는 그 이상의 CICG 회로들(1110)을 포함할 수 있고, 또는 그와 함께 동작할 수 있다.
도 17은 여기에 게시된 본 발명의 기술적 사상에 따른 하나 또는 그 이상의 CICG 회로들(1110)을 포함하는 프로세서 그리고/또는 로직(1730)을 포함하는 컴퓨팅 시스템(1700)의 블록도이다. 도 17을 참조하면, 컴퓨팅 시스템(1700)은 클럭(1710), 랜덤 액세스 메모리(RAM, 1715), 사용자 인터페이스(1720), 기저대역(baseband) 칩셋과 같은모뎀(1725), 그리고/또는 자동 테스트 장치(ATE, Automated Test Equipment, 1735), 그리고 이들이 연결된 시스템 버스(1705)를 포함한다. 프로세서 그리고/또는 로직(I1730)은 여기에 게시된 하나 또는 그 이상의 CICG 회로(1110)를 포함하며, 시스템 버스(1705)에 연결될 수 있다.
여기에 게시된 기술적 사상을 이용하여, 동작 성능에 영향을 주지 않으면서 또는 미세한 영향만을 주면서, 클럭 트리 전력(clock tree power)이 크게 감소된다. 또한, 동작 성능 및 저전력 소비의 밸런스가 달성된다. 따라서, 모바일 장치의 배터리 수명이 확장된다. 모든 또는 실질적으로 모든 PICG 회로들 및 PREICG 회로들은 CICG 회로들로 대체될 수 있다. 이러한 시도는, 고속 ARM 코어와 같은 고속 프로세서의 최대 가용 주파수를 감소시키지 않으면서, 총 CPU 클럭 전력을 30%를 감소시킨다. 또한, 홀드 시간이 감소된다. 또한, 최소 펄스폭 요구가 보다 쉽게 충족될 수 있다. 전체적으로, 타이밍의 변화를 초래하는 전압 및 열경사도(thermal gradient)에 대한 민감도가 감소되므로, 향상된 신뢰성을 갖는 클럭 게이팅 회로가 제공된다.
다른 장점은, 전통적인 ICG 구현에 대한 CICG 회로의 향상된 활성-활성 클럭 지연(enable-to-enable-clock delay)을 포함한다. 상보적 스위치 로직 구조는 펄서 회로 전력 불이익(pulser circuit power penalty) 없이 펄스 스타일(pulse-style) 동작 성능을 허용한다. 클럭 입력 핀 부하(load) 또한 적다. CICG 회로는 활성화되었을 때나 비활성화되었을 때나, 통상적인 ICG 회로와 비교하여 향상된 전력 소모 특성을 갖는다. 활성화될 때, 동적 전력 소모는 통상적인 펄스 기반 ICG 회로를 제거함으로써 감소된다. 활성 모드에서, 25%의 전력 감소가 달성될 수 있다. 비활성화될 때, 동적 전력 소모는 통상적인 펄스 기반 ICG 회로를 제거함으로써 달성된다. 결과적으로, 50%의 전력 감소가 달성될 수 있다. 추가적으로, CICG 회로는 펄스 폭 가변을 위해 PICG 회로들에서 요구되는 LV IVD (Low-Voltage Instantaneous Voltage Droop) 마진의 필요성을 감소시킨다.
다음의 논의는, 본 발명이 구현될 수 있는 적절한 기계 또는 기계들의 짧고 일반적인 설명을 제공한다. 통상적으로, 기계 또는 기계들은 프로세서들, 메모리(예를 들어, RAM, ROM 또는 다른 상태 저장 매체), 스토리지 장치들, 비디오 인터페이스, 그리고 입력/출력 인터페이스 포트들에 부착된 시스템 버스를 포함한다. 기계 또는 기계들은, 다른 기계로부터 수신되는 명령, 가상 현실(VR, Virtual Reality) 환경의 상호작용, 바이오메트릭 피드백(biometric feedback), 또는 다른 입력 신호 뿐 아니라, 키보드, 마우스 등과 같은 전통적인 입력 장치들로부터의 입력에 의해 적어도 부분적으로 제어될 수 있다. 여기에서 사용되는 용어인 '기계'는 하나의 기계, 가상 기계, 또는 통신에 의해 결합된 기계들의 시스템, 가상 기계들, 또는 함께 동작하는 장치들을 포함하는 넓은 의미로 사용된다. 예시적인 기계는, 자동차, 기차, 택시 등과 같은 사적 또는 공적 교통 수단과 같은 교통 장치들 뿐 아니라, 개인용 컴퓨터, 워크스테이션, 서버, 휴대용 컴퓨터, 핸드헬드 장치, 전화, 태블릿 등과 같은 컴퓨팅 장치들을 포함한다.
기계 또는 기계들은, 프로그램 가능한 또는 프로그램 가능하지 않은 로직 장치들 또는 어레이들, ASIC (Application Specific Integrated Circit), 임베디드 컴퓨터, 스마트 카드와 같은 실장된 컨트롤러들을 포함할 수 있다. 기계 또는 기계들은, 네트워크 인터페이스, 모뎀, 또는 다른 통신 결합 수단을 통해, 하나 또는 그 이상의 원거리 기계들과의 연결을 사용할 수 있다. 기계들은 인터넷, 인트라넷, LAN, WAN 등과 같은 물리적 그리고/또는 논리적 네트워크를 통해 상호 연결될 수 있다. 당업자는, 네트워크 통신은 RF, 위성, 마이크로웨이브, IEEE 545.11, 블루투스, 광, 적외선, 케이블, 레이저 등을 포함하는 다양한 유무선 단거리/장거리 캐리어 및 프로토콜을 이용할 수 있음이 이해될 것이다.
본 발명의 실시 예들은, 기계에 의해 액세스되었을 때 해당 기계가 동작을 수행하도록 또는 추상 데이터 타입(ADT, Abstract Data Type) 또는 로우 레벨 하드웨어 콘텍스트(low-level hardware context)를 정의하도록 하는, 기능, 프로시저, 데이터 구조, 응용 프로그램 등을 포함하는 연관 데이터를 참조하여 또는 데이터와 함께 설명될 수 있다. 예를 들어, 연관 데이터는 RAM, ROM 등과 같은 휘발성 그리고/또는 불휘발성 메모리에 저장될 수 있고, 또는 하드 드라이브, 플로피 드라이브, 광학 스토리지, 테이프, 플래시 메모리, 메모리 스틱, 디지털 비디오 디스크, 생체 저장(biological storage) 등과 같은 저장 매체에 저장될 수 있다. 연관 데이터는 물리적 그리고/또는 논리적 네트워크를 포함하는 전송 환경을 통해, 패킷, 직렬 데이터, 병렬 데이터, 전송 신호(propagated signal) 등의 형태로 전송될 수 있고, 압축된 또는 암호화된 형태로 사용될 수 있다. 연관 데이터는 분산 환경에서 사용될 수 있고, 지역적으로 그리고/또는 원거리 기계 액세스를 위해 저장될 수 있다.
본 발명의 기술적 사상이 실시 예들을 참조하여 설명되었으나, 실시 예들은 본 발명의 기술적 사상으로부터 괴리되지 않으면서 배치 및 상세한 구성이 변경될 수 있고, 다른 방식으로 결합될 수 있음이 이해될 것이다. 상술된 설명은 구체적인 실시 예들에 집중하지만, 다른 구성이 고려될 수 있다. 더 상세하게는, '본 발명의 실시 예에 따른' 또는 이와 유사한 설명이 사용되지만, 이는 실시 예가 가능함을 넓은 의미로 참조하는 것이며, 본 발명의 기술적 사상을 구체적인 실시 예의 구성으로 한정하는 것이 아니다. 이러한 용어들은, 동일한 실시 예들 또는 다른 실시 예들과 결합된 상이한 실시 예들을 참조할 수 있다.
본 발명의 실시 예들은, 하나 또는 그 이상의 프로세서에 의해 실행 가능한 명령들을 포함하는 기계 판독 가능한 비일시적 저장 매체(non-transitory machine-readable medium)를 포함할 수 있다. 명령들은 여기에 게시된 본 발명의 구성 요소들을 수행하는 명령들을 포함한다.
상술된 실시 예들은 본 발명의 기술적 사상을 한정하는 것으로 이해되지 않는다. 비록 매우 적은 수의 실시 예들이 설명되었지만, 당업자는 본 기재의 진보한 지식 및 장점들로부터 본질적으로 괴리되지 않으면서, 그러한 실시 예들에 수많은 응용들이 가능함을 이해할 것이다. 따라서, 이러한 모든 응용들은 청구범위에 정의된 바와 같이, 본 발명의 범위에 포함된다.
300, 400; CICG 회로
305, CLK; 클럭 신호
310, GATED CLK; 게이팅된 클럭 신호
315, E; 활성 신호
320, 325, 330; 인버터
335; 게이팅 인버터

Claims (32)

  1. 상보적 스위치 로직을 이용하여 클럭 신호를 게이팅하는 게이팅 방법에 있어서:
    클럭 신호를 수신하는 단계;
    제 2 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 제 1 노드 및 제 2 노드를 제 1 전압 레벨로 프리차지하는 단계;
    상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 제 1 래치에 의해, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하는 단계; 그리고
    상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 제 2 래치에 의해, 상기 제 2 노드를 상기 제 1 전압 레벨로 래치하는 단계를 포함하는 게이팅 방법.
  2. 제 1 항에 있어서,
    활성 신호를 수신하는 단계;
    상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 1 래치에 의해, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하는 단계; 그리고
    상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 2 래치에 의해, 상기 제 2 노드를 상기 제 1 전압 레벨로 래치하는 단계를 더 포함하는 게이팅 방법.
  3. 제 1 항에 있어서,
    게이팅된 클럭 신호를 생성하는 단계를 더 포함하는 게이팅 방법.
  4. 제 1 항에 있어서,
    활성 신호가 수신될 수 있는 셋업 시간을 제공하는 단계;
    측정 윈도 내에서 상기 제 1 노드 및 상기 제 2 노드의 전압 레벨들을 측정하는 단계; 그리고
    상기 활성 신호를 수신하기 위한 추가 시간이 제공되도록, 상기 측정 윈도로부터 시간을 차용하고, 상기 차용된 시간을 상기 활성 신호가 수신될 수 있는 상기 셋업 시간에 추가하는 단계를 더 포함하는 게이팅 방법.
  5. 제 4 항에 있어서,
    상기 측정 윈도는 상기 클럭 신호가 하이 전압 레벨인 시간의 구간에 대응하는 게이팅 방법.
  6. 제 1 항에 있어서,
    상기 제 1 래치 및 상기 제 2 래치 중 적어도 하나는 용량성 소자(capacitive elements)를 포함하고, 스위치 온 또는 스위치 오프 되는 트랜지스터를 갖지 않는 게이팅 방법.
  7. 제 1 항에 있어서,
    상기 제 1 전압 레벨은 고전압 레벨에 대응하는 게이팅 방법.
  8. 제 1 항에 있어서,
    상기 제 2 전압 레벨은 저전압 레벨에 대응하는 게이팅 방법.
  9. 제 8 항에 있어서,
    상기 프리차지하는 단계는, 상기 클럭 신호가 상기 저전압 레벨일 때 수행되는 게이팅 방법.
  10. 제 1 항에 있어서,
    활성 신호를 수신하는 단계;
    상기 활성 신호가 상기 제 1 전압 레벨로 활성화될 때, 상기 클럭 신호를 모방하는 게이팅된 클럭 신호를 생성하는 단계; 그리고
    상기 활성 신호가 상기 제 2 전압 레벨로 비활성화된 후, 중지 상태(Quiescent State)인 게이팅된 클럭 신호를 생성하는 단계를 더 포함하는 게이팅 방법.
  11. 제 10 항에 있어서,
    상기 활성 신호가 상기 제 2 전압 레벨로 비활성화될 때, 상기 활성 신호의 비활성화가 발생한 상기 클럭 신호의 펄스 전체의 모방을 완료하는 단계를 더 포함하는 게이팅 방법.
  12. 제 11 항에 있어서,
    상기 모방을 완료하는 단계는,
    상기 활성 신호의 비활성화에 응답하여, 상기 클럭 신호의 상기 펄스 전체가 상기 게이팅된 클럭 신호에 의해 모방되도록, 상기 제 1 노드 및 상기 제 2 노드를 상기 제 2 전압 레벨로 래치하는 단계를 포함하는 게이팅 방법.
  13. 제 1 항에 있어서,
    상기 클럭 신호가 상기 제 1 전압 레벨일 때, 활성 신호의 활성화를 수신하는 단계; 그리고
    상기 활성 신호에도 불구하고, 중지 상태인 게이팅된 클럭 신호의 생성을 지속하는 단계를 더 포함하는 게이팅 방법.
  14. 상보적 전압 스위치 집적 클럭 게이팅(Integrated Clock Gating) 회로에 있어서:
    클럭 신호를 수신하도록 구성되는 제 1 및 제 2 프리차지 트랜지스터들;
    상기 제 1 프리차지 트랜지스터에 연결되는 제 1 노드;
    상기 제 2 프리차지 트랜지스터에 연결되는 제 2 노드;
    상기 제 1 노드에 연결되는 제 1 래치; 그리고
    상기 제 2 노드에 연결되는 제 2 래치를 포함하고,
    제 1 프리차지 트랜지스터는 상기 클럭 신호에 응답하여 상기 제 1 노드를 프리차지하고,
    상기 제 2 프리차지 트랜지스터는 상기 클럭 신호에 응답하여 상기 제 2 노드를 프리차지하는 상보적 전압 스위치 집적 클럭 게이팅 회로.
  15. 제 14 항에 있어서,
    상기 제 1 노드에 연결되고, 상기 제 1 노드의 전압 레벨을 반전하여 게이팅된 클럭 신호를 생성하도록 구성되는 인버터를 더 포함하는 상보적 전압 스위치 집적 클럭 게이팅 회로.
  16. 제 14 항에 있어서,
    상기 클럭 신호를 수신하도록 구성되는 측정 트랜지스터;
    상기 측정 트랜지스터에 연결되고, 활성 신호를 수신하도록 구성되는 활성 트랜지스터; 그리고
    상기 제 2 노드 및 상기 측정 트랜지스터에 연결되고, 반전된 활성 신호를 수신하도록 구성되는 반전 활성 트랜지스터를 더 포함하는 상보적 전압 스위치 집적 클럭 게이팅 회로.
  17. 제 16 항에 있어서,
    상기 제 1 노드, 상기 제 2 노드, 그리고 상기 활성 트랜지스터에 연결되는 제어 트랜지스터를 더 포함하고,
    상기 제 1 노드는 상기 제어 트랜지스터의 게이트에 연결되는 상보적 전압 스위치 집적 클럭 게이팅 회로.
  18. 제 16 항에 있어서,
    상기 측정 트랜지스터는 저전압 전위에 연결되고,
    상기 제 1 및 제 2 프리차지 트랜지스터들은 상기 저전압 전위보다 높은 고전압 전위에 연결되는 상보적 전압 스위치 집적 클럭 게이팅 회로.
  19. 제 16 항에 있어서,
    상기 제 1 프리차지 트랜지스터는 제 2 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 1 노드를 제 1 전압 레벨로 프리차지하도록 구성되고,
    상기 제 2 프리차지 트랜지스터는 상기 제 2 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 프리차지하도록 구성되고,
    상기 제 1 래치는 상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하도록 구성되고, 그리고
    상기 제 2 래치는 상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 프리차지하도록 구성되는 상보적 전압 스위치 집적 클럭 게이팅 회로.
  20. 제 16 항에 있어서,
    상기 제 1 래치는 상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하도록 구성되고, 그리고
    상기 제 2 래치는 상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 래치하도록 구성되는 상보적 전압 스위치 집적 클럭 게이팅 회로.
  21. 제 16 항에 있어서,
    상기 활성 트랜지스터의 소스는 상기 측정 트랜지스터의 드레인에 연결되고, 그리고
    상기 반전 활성 트랜지스터의 소스는 상기 측정 트랜지스터의 상기 드레인에 연결되는 상보적 전압 스위치 집적 클럭 게이팅 회로.
  22. 제 16 항에 있어서,
    상기 반전 활성 트랜지스터의 드레인은 상기 제 2 노드에 연결되는 상보적 전압 스위치 집적 클럭 게이팅 회로.
  23. 상보적 스위치 로직을 이용하여 클럭 신호를 게이팅하는 시스템에 있어서:
    시스템 버스;
    상기 시스템 버스에 연결된 메모리;
    상기 시스템 버스 및 상기 메모리와 연관된 사용자 인터페이스; 그리고
    상기 시스템 버스를 통해 상기 메모리 및 상기 사용자 인터페이스를 제어하도록 구성되는 프로세서를 포함하고,
    상기 프로세서는 하나 또는 그 이상의 상보적 전압 스위치 집적 클럭 게이팅(Integrated Clock Gating) 회로를 포함하는 시스템.
  24. 제 23 항에 있어서,
    상기 상보적 전압 스위치 집적 클럭 게이팅 회로는,
    클럭 신호를 수신하도록 구성되는 제 1 및 제 2 프리차지 트랜지스터들;
    상기 제 1 프리차지 트랜지스터에 연결되는 제 1 노드;
    상기 제 2 프리차지 트랜지스터에 연결되는 제 2 노드;
    상기 제 1 노드에 연결되는 제 1 래치; 그리고
    상기 제 2 노드에 연결되는 제 2 래치를 포함하고,
    제 1 프리차지 트랜지스터는 상기 클럭 신호에 응답하여 상기 제 1 노드를 프리차지하고,
    상기 제 2 프리차지 트랜지스터는 상기 클럭 신호에 응답하여 상기 제 2 노드를 프리차지하는 시스템.
  25. 제 24 항에 있어서,
    상기 상보적 전압 스위치 집적 클럭 게이팅 회로는,
    제 1 노드에 연결되고, 상기 제 1 노드의 전압 레벨을 반전하여 게이팅된 클럭 신호를 생성하도록 구성되는 인버터를 더 포함하는 시스템.
  26. 제 24 항에 있어서,
    상기 상보적 전압 스위치 집적 클럭 게이팅 회로는,
    상기 클럭 신호를 수신하도록 구성되는 측정 트랜지스터;
    상기 측정 트랜지스터에 연결되고, 활성 신호를 수신하도록 구성되는 활성 트랜지스터; 그리고
    상기 제 2 노드 및 상기 측정 트랜지스터에 연결되고, 반전된 활성 신호를 수신하도록 구성되는 반전 활성 트랜지스터를 더 포함하는 시스템.
  27. 제 26 항에 있어서,
    상기 상보적 전압 스위치 집적 클럭 게이팅 회로는,
    상기 제 1 노드, 상기 제 2 노드, 그리고 상기 활성 트랜지스터에 연결되는 제어 트랜지스터를 더 포함하고,
    상기 제 1 노드는 상기 제어 트랜지스터의 게이트에 연결되는 시스템.
  28. 제 26 항에 있어서,
    상기 측정 트랜지스터는 저전압 전위에 연결되고,
    상기 제 1 및 제 2 프리차지 트랜지스터들은 상기 저전압 전위보다 높은 고전압 전위에 연결되는 상보적 전압 스위치 집적 클럭 게이팅 회로.
  29. 제 26 항에 있어서,
    상기 제 1 프리차지 트랜지스터는 제 2 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 1 노드를 제 1 전압 레벨로 프리차지하도록 구성되고,
    상기 제 2 프리차지 트랜지스터는 상기 제 2 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 프리차지하도록 구성되고,
    상기 제 1 래치는 상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하도록 구성되고, 그리고
    상기 제 2 래치는 상기 제 1 전압 레벨을 갖는 상기 클럭 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 프리차지하도록 구성되는 시스템.
  30. 제 26 항에 있어서,
    상기 제 1 래치는 상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 1 노드를 상기 제 2 전압 레벨로 래치하도록 구성되고, 그리고
    상기 제 2 래치는 상기 제 1 전압 레벨을 갖는 상기 활성 신호에 응답하여, 상기 제 2 노드를 상기 제 1 전압 레벨로 래치하도록 구성되는 시스템.
  31. 제 26 항에 있어서,
    상기 활성 트랜지스터의 소스는 상기 측정 트랜지스터의 드레인에 연결되고, 그리고
    상기 반전 활성 트랜지스터의 소스는 상기 측정 트랜지스터의 상기 드레인에 연결되는 시스템.
  32. 제 26 항에 있어서,
    상기 반전 활성 트랜지스터의 드레인은 상기 제 2 노드에 연결되는 상보적 전압 스위치 집적 클럭 게이팅 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170000024A (ko) * 2015-06-22 2017-01-02 삼성전자주식회사 고속으로 동작하는 클록 게이팅 회로

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362910B2 (en) * 2012-12-28 2016-06-07 Texas Instruments Incorporated Low clock-power integrated clock gating cell
US9602086B2 (en) * 2015-03-25 2017-03-21 Oracle International Corporation Double half latch for clock gating
US10230373B2 (en) 2015-04-27 2019-03-12 Samsung Electronics Co., Ltd. Clock gating circuit
KR102353028B1 (ko) * 2015-09-07 2022-01-20 삼성전자주식회사 시퀀셜 회로 및 그것의 동작 방법
US10581410B2 (en) 2015-09-10 2020-03-03 Samsung Electronics Co., Ltd High speed domino-based flip flop
US9564897B1 (en) 2015-10-06 2017-02-07 Samsung Electronics Co., Ltd Apparatus for low power high speed integrated clock gating cell
EP3217548B1 (en) * 2016-03-11 2021-05-05 Socionext Inc. Multiplexers
KR102465497B1 (ko) 2016-04-28 2022-11-09 삼성전자주식회사 반도체 회로
KR20180058378A (ko) * 2016-11-24 2018-06-01 에스케이하이닉스 주식회사 버퍼 회로, 이를 이용하는 반도체 장치 및 시스템
US10298235B2 (en) 2017-04-02 2019-05-21 Samsung Electronics Co., Ltd. Low power integrated clock gating cell using controlled inverted clock
US10409317B2 (en) * 2017-06-05 2019-09-10 Qualcomm Incorporated Apparatus and methods for reducing clock-ungating induced voltage droop
CN107528568B (zh) * 2017-08-28 2020-08-18 天津大学 具有数据保持反馈回路的tspc触发器
CN109726162B (zh) * 2019-02-28 2022-03-18 天津芯海创科技有限公司 一种自适应并行时钟序列检测装置及方法
US10784864B1 (en) * 2019-03-13 2020-09-22 Samsung Electronics Co., Ltd. Low power integrated clock gating system and method
US11190186B2 (en) * 2020-04-08 2021-11-30 Samsung Electronics Co., Ltd. Clock gating cell with low power and integrated circuit including the same
CN112580280B (zh) * 2020-12-08 2023-01-31 海光信息技术股份有限公司 逻辑电路的优化方法、优化装置以及存储介质
CN116774776B (zh) * 2023-08-16 2023-11-10 沐曦集成电路(上海)有限公司 芯片时钟控制系统

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278308B1 (en) * 1999-10-08 2001-08-21 Advanced Micro Devices, Inc. Low-power flip-flop circuit employing an asymmetric differential stage
JP2001186009A (ja) * 1999-12-22 2001-07-06 Sony Corp 論理回路
US7039146B2 (en) * 2001-01-16 2006-05-02 Advanced Micro Devices, Inc. Method and interface for glitch-free clock switching
US6411152B1 (en) * 2001-09-24 2002-06-25 Broadcom Corporation Conditional clock buffer circuit
KR100425474B1 (ko) * 2001-11-21 2004-03-30 삼성전자주식회사 감소된 프리차지 레벨을 적용하는 데이터 출력방법과데이터 출력회로
US6809570B2 (en) 2003-01-21 2004-10-26 Hewlett-Packard Development Company, L.P. Clock gater circuit
JP3874733B2 (ja) * 2003-02-28 2007-01-31 富士通株式会社 高速入力信号の受信回路
CN1300972C (zh) * 2003-07-14 2007-02-14 松下电器产业株式会社 时钟信号切换装置、时钟信号切换方法、数据总线切换装置及数据总线切换方法
US20050162193A1 (en) * 2004-01-27 2005-07-28 Texas Instruments Incorporated High performance sense amplifiers
US7057421B2 (en) * 2004-04-22 2006-06-06 Winbond Electronics Corp. Flipflop
KR101074424B1 (ko) * 2004-11-05 2011-10-17 삼성전자주식회사 고속 저전력 클록 게이티드 로직 회로
US7131092B2 (en) * 2004-12-21 2006-10-31 Via Technologies, Inc. Clock gating circuit
US7301373B1 (en) * 2005-08-04 2007-11-27 Advanced Micro Devices, Inc. Asymmetric precharged flip flop
US7622977B2 (en) * 2005-10-27 2009-11-24 The Regents Of The University Of Michigan Ramped clock digital storage control
JP4702066B2 (ja) * 2006-01-13 2011-06-15 ソニー株式会社 アナログ／デジタル変換回路
JP4711915B2 (ja) 2006-09-04 2011-06-29 東芝メモリシステムズ株式会社 電子回路
US7639057B1 (en) 2006-12-07 2009-12-29 Marvell International Ltd. Clock gater system
KR100853649B1 (ko) 2007-04-02 2008-08-25 삼성전자주식회사 레벨 컨버팅 기능을 포함하는 클럭-게이티드 래치
US7541832B1 (en) * 2007-04-30 2009-06-02 Arizona Board Of Regents For And On Behalf Of Arizona State University Low power, race free programmable logic arrays
US7930673B2 (en) * 2007-05-29 2011-04-19 Magma Design Automation, Inc. Method for automatic clock gating to save power
US7902878B2 (en) 2008-04-29 2011-03-08 Qualcomm Incorporated Clock gating system and method
US8030982B2 (en) 2008-10-30 2011-10-04 Qualcomm Incorporated Systems and methods using improved clock gating cells
US7808279B2 (en) 2008-11-03 2010-10-05 Freescale Semiconductor, Inc. Low power, self-gated, pulse triggered clock gating cell
US9018995B2 (en) 2009-12-03 2015-04-28 Cadence Design Systems, Inc. Integrated clock gating cell for circuits with double edge triggered flip-flops
JP2012080337A (ja) * 2010-10-01 2012-04-19 Sony Corp 位相比較器およびクロックデータリカバリ回路
CN102035528B (zh) * 2010-11-30 2012-10-03 四川和芯微电子股份有限公司 高速动态比较锁存器
JP5807549B2 (ja) * 2012-01-10 2015-11-10 富士通株式会社 比較回路およびａ／ｄ変換回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170000024A (ko) * 2015-06-22 2017-01-02 삼성전자주식회사 고속으로 동작하는 클록 게이팅 회로

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