KR100425474B1 - 감소된 프리차지 레벨을 적용하는 데이터 출력방법과데이터 출력회로 - Google Patents

감소된 프리차지 레벨을 적용하는 데이터 출력방법과데이터 출력회로 Download PDF

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Abstract

클락파워를 감소시킴과 동시에 감지속도를 증가시켜 데이터 출력속도를 증가시킬 수 있는 플립플롭 및 상기 플립플롭을 이용한 데이터 출력방법이 제공된다. 상기 플립플롭은 두 개의 입력단들과 두 개의 출력단들을 구비하고, 제1상태를 갖는 클락신호에 응답하여 상기 두 개의 출력단들 각각을 상기 플립플롭으로 공급되는 공급전압보다 낮은 프리차지전압으로 프리차지하고, 제2상태를 갖는 상기 클락신호에 응답하여 상기 두 개의 입력단들로 입력되는 차동 입력신호들의 전압차이를 증폭하여 그 증폭결과들을 상기 두 개의 출력단들로 출력하는 마스터 래치; 및 상기 마스터 래치의 두 개의 출력단들 각각에 접속되어 상기 두 개의 출력단들 각각의 출력신호를 래치하는 슬레이브 래치를 구비한다. 상기 클락신호의 전압은 상기 프리차지전압보다 낮다.

Description

감소된 프리차지 레벨을 적용하는 데이터 출력방법과 데이터 출력회로{Data output method and data output circuit for applying reduced precharge level}
본 발명은 데이터 출력방법 및 데이터 출력회로에 관한 것으로, 보다 상세하게는 클락파워를 감소시킴과 동시에 감지속도를 증가시켜 데이터 출력속도를 증가시킬 수 있는 플립플롭과 상기 플립플롭을 이용한 데이터 출력방법에 관한 것이다.
도 1은 종래의 플립-플롭에 기초한 센스 앰프의 회로도를 나타낸다. 도 1을 참조하면, 플립-플롭에 기초한 센스 앰프(100; Sense Amplifier Based Flip-Flop; 이하 'SAFF'라 한다.)는 마스터 래치(10; master latch)와 슬레이브 래치(30; slave latch)를 구비한다. 마스터 래치(10)는 크로스 커플된 감지 증폭기로 구성되며, 슬레이브 래치(30)는 R-S 래치로 구성된다.
SAFF(100)은 차동입력신호들(D와 /D)을 수신하여 차동출력신호들(Q와 /Q)을 출력한다. SAFF(100)은 클락신호(CLK)가 로우(low)인 구간에서 프리차지되며, 클락(CLK)이 하이(high)인 구간에서 데이터(D와 /D)를 감지하여 CMOS 레벨을 갖는 데이터를 출력한다.
일반적으로 SAFF(100)는 클락파워(clock power; Pcp)와 다이나믹 파워 (dynamic power; Pdp)를 소비한다. 클락파워는 수학식1로 표현되며, 다이나믹 파워는 수학식 2로 표현된다.
여기서 Cc는 클락신호(CLK)의 로딩(loading)을 나타내고, Vc는 클락신호 (CLK)의 진폭을 나타내며, fc는 클락신호(CLK)의 주파수를 나타낸다.
여기서 Ctc는 전이(transition)하는 내부 노드들(/R, /S)의 전체 커패시턴스를 나타내고, V는 내부 노드들의 전압 스윙 폭을 나타내며, f는 내부노드들의 전이주파수를 나타낸다. 클락로딩(clock loading)이 증가함에 따라 시스템의 클락파워(Pcp)가 증가하므로, 클락파워(Pcp)를 감소시킬 필요가 있다. 따라서 SAFF(100)는 클락파워(Pcp)를 감소시키지 못하는 문제점이 있다.
도 2는 종래의 감소된 클락 스윙 플립-플롭의 회로도를 나타낸다. 도 2의 플립-플롭(200; Reduced Clock Swing Flip-Flop; 이하 'RCSFF'라 한다.)은 클락파워 (Pcp)를 감소시키기 위해 공급전압(VDD)보다 낮은 클락전압을 사용한다. 클락전압은 클락신호(CLK)의 진폭을 의미한다.
RCSFF(200)가 프라차지되는 동안, 노드들(P와 /P)의 전압레벨은 공급전압 (VDD)레벨로 프라차지되고, 프리차지 트랜지스터들(P1과 P2)의 게이트 전압은 공급전압(VDD)보다 낮으므로 프리차지 트랜지스터들(P1과 P2)의 누설전류는 증가되는 문제점이 있다. 따라서 상기 누설전류를 감소시키기 위하여, 프리차지 트랜지스터들(P1과 P2)의 문턱전압(threshold voltage)을 증가시켜야 하는 문제점이 있다.
상기 문턱전압을 증가시키기 위하여, 프리차지 트랜지스터들(P1과 P2)의 벌크(bulk)로 공급전압(VDD)보다 높은 벌크전압(Vwell)을 공급해야하는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 클락파워를 감소시킴과 동시에 감지속도를 증가시켜 데이터 출력속도를 증가시킬 수 있는 데이터 출력방법과 이를 이용한 데이터 출력회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 플립-플롭으로 구현되는 센스 앰프의 회로도를 나타낸다.
도 2는 종래의 감소된 클락 스윙 플립-플롭의 회로도를 나타낸다.
도 3은 본 발명의 제 1실시예에 따른 감소된 프리차지 레벨 플립플롭의 회로도를 나타낸다.
도 4는 본 발명의 제2실시예에 따른 감소된 프리차지 레벨 플립플롭의 회로도를 나타낸다.
도 5는 본 발명의 제1실시예에 따른 입/출력파형의 시뮬레이션도를 나타낸다.
도 6은 종래의 SAFF, RCSFF와 본 발명의 실시예에 따른 RPLFF의 파라미터의 시뮬레이션결과를 나타낸다.
상기 기술적 과제를 달성하기 위한 마스터 래치와 슬레이브 래치를 구비하는 플립플롭을 이용하여 데이터를 출력하는 방법은 제1상태의 클락신호에 응답하여 상기 마스터 래치의 두 출력단들을 공급전압보다 낮은 프리차지 전압으로 프라차지하는 단계; 및 제2상태의 상기 클락신호에 응답하여 상기 마스터 래치의 두 입력단들로 입력되는 차동입력신호들의 전압차이를 증폭하고 그 증폭 결과에 따른 차동출력신호들을 상기 두 출력단들로 출력하는 단계를 구비한다.
상기 클락신호의 전압 또는 상기 클락신호의 스윙폭은 상기 프리차지 전압보다 낮게 설정되는 것이 바람직하고, 상기 데이터 출력방법은 상기 슬레이브 래치를 사용하여 상기 차동출력신호들을 래치하는 단계를 더 구비한다.
상기 기술적 과제를 달성하기 위한 마스터 래치와 슬레이브 래치를 구비하는 플립플롭을 이용하여 데이터를 출력하는 방법은 제1상태의 클락신호에 응답하여 상기 마스터 래치의 두 출력단들 각각을 공급전압보다 낮은 제1전압으로 프라차지하는 단계; 및 제2상태의 상기 클락신호에 응답하여 상기 마스터 래치의 두 입력단들로 입력되는 제1차동출력신호들의 전압차이를 증폭하고 증폭결과로서 발생된 제2차동출력신호들을 상기 두 출력단들로 출력하는 단계를 구비하며, 상기 클락신호의 전압은 상기 제1전압보다 낮은 것은 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 플립플롭은 두 개의 입력단들과 두 개의 출력단들을 구비하고, 제1상태를 갖는 클락신호에 응답하여 상기 두 개의 출력단들 각각을 상기 플립플롭으로 공급되는 공급전압보다 낮은 프리차지전압으로 프리차지하고, 제2상태를 갖는 상기 클락신호에 응답하여 상기 두 개의 입력단들로 입력되는 차동 입력신호들의 전압차이를 증폭하여 그 증폭결과들을 상기 두 개의 출력단들로 출력하는 마스터 래치; 및 상기 마스터 래치의 두 개의 출력단들 각각에 접속되어 상기 두 개의 출력단들 각각의 출력신호를 래치하는 슬레이브 래치를 구비한다.
상기 클락신호의 전압은 상기 프리차지 전압보다 낮게 설정되는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 마스터 래치와 슬레이브 래치를 구비하는 플립플롭에 있어서, 상기 마스터 래치는 제2상태의 클락신호에 응답하여 차동 입력신호들의 전압차이를 증폭하고 그 결과로서 발생된 차동출력신호들을 제1출력단 및 제2출력단으로 출력하는 차동 페어; 상기 제1출력단 및 상기 제2출력단사이의 전압차이를 감지하고 CMOS레벨을 갖는 출력신호들을 출력하는 감지 증폭회로; 및 제1상태의 상기 클락신호에 응답하여 상기 제1출력단 및 상기 제2출력단을 공급전압보다 낮은 프리차지 전압으로 프라차지하는 프리차지/등화회로회로를 구비하며, 상기 슬레이브 래치는 상기 제1출력단 및 상기 제2출력단에 접속되어 상기 제1출력단의 신호 및 상기 제2출력단의 신호를 래치한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제 1실시예에 따른 감소된 프리차지 레벨 플립플롭의 회로도를 나타낸다. 도 3을 참조하면, 감소된 프리차지 레벨 플립플롭(300, reducedprecharge level flip-flop; 이하 'RPLFF'라 한다.)은 마스터 래치(310)와 슬레이브 래치(370)를 구비한다.
마스터 래치(310)는 제1상태(예컨대 '로우')의 클락신호(CLK)에 응답하여 공급전압(VDD)보다 낮은 프리차지 전압(VRP)으로 노드들(NOD4와 NOD5)을 프라차지하고, 제2상태(예컨대 '하이')의 클락신호(CLK)에 응답하여 차동입력신호들(D와 DB)을 차동출력신호들(Sb와 Rb)로 변환하여 출력한다. 차동출력신호들(Sb와 Rb)은 서로 CMOS레벨을 갖는 것이 바람직하다.
본 발명에서는 프리차지 전압(VRP)은 공급전압(VDD)보다 낮게 설정되며, 클락신호(CLK)의 전압은 프리차지 전압(VRP)보다 낮게 설정되는 것이 바람직하다. 슬래이브 래치(370)는 차동출력신호들(Sb와 Rb)을 래치한다.
이하에서 프리차지 단계(precharge phase)는 제1상태의 클락신호(CLK)에 응답하여 노드들(NOD4와 NOD5)의 전압레벨을 프리차지 전원(VRP)레벨로 프리차지시키는 단계로 정의하고, 이벨류에이션 단계(evaluation phase)는 제2상태의 클락신호 (CLK)에 응답하여 차동신호들(D와 DB)을 수신하여 CMOS레벨을 갖는 신호들(Sb와 Rb)을 출력하는 단계로 정의한다.
마스터 래치(310)는 프리차지 단계에서 노드들(NOD4와 NOD5)의 전압레벨을 프리차지 전압(VRP)레벨로 프리차지시키며, 프리차지 전압(VRP)은 수학식3으로 표현되고, 클락신호(CLK)의 전압(VCLK)은 수학식4로 표현된다.
여기서 VDD는 반도체 장치의 공급전압(supply voltage), Vtp는 프리차지 동안 PMOS트랜지스터들(361과 369)에 의한 누설전류를 방지하기 위한 PMOS트랜지스터들(361과 369)의 문턱전압의 절대값을, Vth는 MOS트랜지스터의 문턱전압의 절대값을 나타낸다.
마스터 래치(310)는 풀-다운회로(320), 차동 페어(330), 스위칭 회로(340), 감지증폭회로(350), 프리차지/등화회로(360)를 구비한다. 풀-다운회로(320)는 NMOS 트랜지스터(321)를 구비하며, NMOS 트랜지스터(321)는 노드(NOD1)와 접지전원사이에 접속되고, NMOS 트랜지스터(321)는 게이트로 입력되는 제2상태의 클락신호(CLK)에 응답하여 턴-온된다.
차동 페어(330; differential pair)는 NMOS 트랜지스터들(331과 333)을 구비하며, 트랜지스터(331)는 노드(NOD1)와 노드(NOD2)사이에 접속되며 트랜지스터 (331)의 게이트로 제1데이터(D)가 입력된다. 트랜지스터(333)는 노드(NOD1)와 노드(NOD3)사이에 접속되며 트랜지스터(333)의 게이트로 제2데이터(DB)가 입력된다.
제1데이터(D)와 제2데이터(DB)는 차동신호들(differential signals) 또는 상보적인 신호들(complementary signals)인 것이 바람직하다. 차동 페어(330)는 제1데이터(D)와 제2데이터(DB)에 응답하여 차동신호들을 노드들(NOD2와 NOD3)로 각각 출력한다.
스위칭 회로(340)는 NMOS트랜지스터(341)로 구성되며, 트랜지스터(341)는 노드(NOD2)와 노드(NOD3)사이에 접속되며, 트랜지스터(341)의 게이트로 공급전압 (VDD)이 입력된다. 스위칭 회로(340)는 공급전압(VDD)에 응답하여 노드(NOD2) 또는 노드(NOD3)가 플로팅(floating)되는 것을 방지한다.
도 3을 참조하면, 감지증폭회로(350)는 크로스 커플된 PMOS 트랜지스터들 (363과 367)과 크로스 커플된 NMOS 트랜지스터들(351과 353)을 구비하며, 감지증폭회로(350)는 노드들(NOD2와 NOD3)의 신호들에 감지하여 CMOS레벨을 갖는 출력신호들을 출력한다.
프리차지/등화회로(360)는 다수개의 PMOS 트랜지스터들(361, 365와 369)을 구비하며, 트랜지스터(361)는 프리차지전원(VRP)과 노드(NOD4)사이에 접속되고, 트랜지스터(369)는 프리차지전원(VRP)과 노드(NOD5)사이에 접속된다. 즉, 트랜지스터들(361과 369)은 제1상태의 클락신호(CLK)에 응답하여 노드들(NOD4와 NOD5)을 프리차지전압(VRP)레벨로 프리차지한다. 트랜지스터(365)는 노드들(NOD4와 NOD5)을 등화 (equalization)시킨다.
트랜지스터들(361, 365, 369)의 게이트로 클락신호(CLK)가 입력되며, 트랜지스터(363)는 공급전원(VDD)과 노드(NOD4)사이에 접속되고 트랜지스터(367)는 공급전원(VDD)과 노드(NOD5)사이에 접속되고 트랜지스터(365)는 노드(NOD4)와 노드(NOD5)사이에 접속된다. 노드(NOD4)의 출력전압(Sb)과 노드(NOD5)의 출력전압(Rb)은 슬레이브 래치(370)로 각각 입력된다.
슬레이브 래치(370)는 다수개의 인버터들과 다수개의 트랜지스터들을 구비하며, 노드(NOD4)의 출력전압(Sb)과 노드(NOD5)의 출력전압(Rb)에 응답하여 제1출력신호(Q)와 제2출력신호(QB)를 출력한다. 노드(NOD4)의 출력전압(Sb)이 논리 '로우'인 경우 슬레이브 래치(370)는 논리'하이'인 제1출력신호(Q)를 출력하며, 노드 (NOD5)의 출력전압(Rb)이 논리 '로우'인 경우 슬레이브 래치(370)는 논리 '로우'인 제1출력신호(Q)를 출력한다. 제1출력신호(Q)와 제2출력신호(QB)는 서로 상보적인 신호들이다.
도 4는 본 발명의 제2실시예에 따른 감소된 프리차지 레벨을 갖는 플립플롭의 회로도를 나타낸다. 도 4의 RPLFF(400)은 마스터 래치(410)와 슬레이브 래치(480)를 구비한다.
마스터 래치(410)는 제1상태의 클락신호(CLK)에 응답하여 공급전압(VDD)보다 낮은 프리차지 전압(VA)으로 노드들(NOD14와 NOD15)을 프라차지하고, 제2상태의 클락신호(CLK)에 응답하여 차동입력신호들(D와 DB)을 차동출력신호들(Sb와 Rb)로 변환하여 출력한다. 차동출력신호들(Sb와 Rb)은 CMOS레벨을 갖는 것이 바람직하다.
본 발명에서 프리차지 전압(VA)은 공급전압(VDD)보다 낮게 설정되며, 클락신호(CLK)의 전압은 프리차지 전압(VA)보다 낮게 설정되는 것이 바람직하다. 슬레이브 래치(370)는 차동출력신호들(Sb와 Rb)을 래치한다.
마스터 래치(410)는 프리차지 단계에서 노드들(NOD4와 NOD5)의 전압레벨을프리차지 전압(VA)레벨로 프리차지 시키며, 프리차지 전압(VA)은 수학식5로 표현되고, 클락(CLK)의 전압(VCLK)은 수학식6으로 표현된다.
여기서 VDD는 반도체 장치의 공급전압(supply voltage), Vtp는 트랜지스터 (471)의 문턱전압을, Vth는 MOS 트랜지스터의 문턱전압의 절대값을 나타낸다.
마스터 래치(410)는 풀-다운회로(420), 차동 페어(430), 스위칭 회로(440), CMOS 로직회로(450), 프리차지/등화회로(460) 및 클램핑회로(470)를 구비한다. 풀-다운회로(420)는 NMOS 트랜지스터(421)를 구비하며, NMOS 트랜지스터(421)는 노드 (NOD11)와 접지전원(VSS)사이에 접속되고, NMOS 트랜지스터(421)의 게이트로 클락신호(CLK)가 입력된다.
차동 페어(430)는 NMOS 트랜지스터들(431과 433)로 구성되며, 트랜지스터 (431)는 노드(NOD11)와 노드(NOD12)사이에 접속되며 트랜지스터(431)의 게이트로 제1데이터(D)가 입력된다. 트랜지스터(433)는 노드(NOD11)와 노드(NOD13)사이에 접속되며 트랜지스터(433)의 게이트로 제2데이터(DB)가 입력된다.
제1데이터(D)와 제2데이터(DB)는 서로 차동신호들(differential signals) 또는 상보적인 신호들(complementary signals)인 것이 바람직하다. 즉, 차동 페어(430)는 제1데이터(D)와 제2데이터(DB)에 응답하여 차동신호들을 노드들 (NOD12, NOD13)로 각각 출력한다.
스위칭 회로(440)는 NMOS트랜지스터(441)로 구성되며, 트랜지스터(441)는 노드(NOD12)와 노드(NOD13)사이에 접속되며, 트랜지스터(441)의 게이트로 공급전압 (VDD)이 입력된다. 스위칭 회로(440)는 공급전압(VDD)에 응답하여 노드(NOD12) 또는 노드(NOD13)가 플로팅(floating)되는 것을 방지한다.
도 4를 참조하면, 감지증폭회로(450)는 크로스 커플된 PMOS 트랜지스터들 (463과 467)과 크로스 커플된 NMOS 트랜지스터들(451과 453)을 구비하며, 감지증폭회로(450)는 차동 페어(440)의 출력신호들에 응답하여 CMOS레벨을 갖는 출력신호들을 출력한다. 클램핑회로(470)는 공급전압(VDD)과 노드(NOD16)사이에 접속되는 다이오드 결합된 NMOS 트랜지스터(471)를 구비하며, 클램핑회로(470)는 공급전압 (VDD)을 클램핑(clamping)한다. 즉, 클램핑회로(470)는 노드(NOD16)로 공급전압 (VDD)보다 낮은 전압을 공급하기 위한 것이므로 소정의 다이오드로 대체될 수 있다.
프리차지/등화회로(460)는 다수개의 PMOS 트랜지스터들(461, 465와 469)을 구비하며, 트랜지스터(461)는 노드(NOD16)와 노드(NOD14)사이에 접속되고 트랜지스터(469)는 노드(NOD16)와 노드(NOD15)사이에 접속된다. 이 경우 프리차지 전압(VA)은 노드(NOD16)의 전압을 의미한다. 즉, 트랜지스터들(461과 469)은 제1상태의 클락신호(CLK)에 응답하여 노드들(NOD14와 NOD15)의 전압레벨을 프리차지 전압(VA)레벨로 프리차지한다.
트랜지스터들(461, 465, 469)의 게이트로 클락신호(CLK)가 입력되며, 트랜지스터(463)는 공급전원(VDD)과 노드(NOD14)사이에 접속되고 트랜지스터(467)는 공급전원(VDD)과 노드(NOD15)사이에 접속되고 트랜지스터(465)는 노드(NOD14)와 노드 (NOD15)사이에 접속된다. 노드(NOD14)의 출력전압(Sb)과 노드(NOD15)의 출력전압(Rb)은 슬레이브 래치(480)로 각각 입력된다.
슬레이브 래치(480)는 다수개의 인버터들과 다수개의 트랜지스터들을 구비하며, 노드(NOD14)의 출력전압(Sb)과 노드(NOD15)의 출력전압(Rb)에 응답하여 제1출력신호(Q)와 제2출력신호(QB)를 출력한다. 노드(NOD14)의 출력전압(Sb)이 논리 '로우'인 경우 슬레이브 래치(480)는 논리'하이'인 제1출력신호(Q)를 출력하며, 노드(NOD15)의 출력전압(Rb)이 논리 '로우'인 경우 슬레이브 래치(480)는 논리 '로우'인 제1출력신호(Q)를 출력한다.
도 5는 본 발명의 제1실시예에 따른 입/출력파형의 시뮬레이션도를 나타낸다. 도 5는 공급전압(VDD)을 1.8(V), 프리차지 전압(VRP)을 1.3(V), 그리고 클락전압(Vclk)을 1.0(v)으로 하고, |Vth|를 0.65(v), NMOS트랜지스터들(351과 353)의 문턱전압(Vtn)을 0.5(V)호 한 경우의 시뮬레이션 결과를 나타낸다. 도 3 및 도 5를 참조하여 본 발명의 실시예에 따른 RPLFF(300)의 동작을 설명하면 다음과 같다.
우선, 클락신호(CLK)가 제1상태(예컨대 0(v))인 경우, 즉 프리차지 단계인 경우 트랜지스터들(361, 365, 369)은 턴-온되므로 노드들(NOD4와 NOD5)은 프리차지 전압(VRP)레벨(예컨대 1.3V)로 프리차지된다. 또한, 공급전압(VDD)에 응답하여 트랜지스터(341)가 턴-온되므로 노드들(NOD2와 NOD3)은 프리차지 전압(VRP)레벨과 NMOS트랜지스터들(351과 353)의 문턱전압(Vtn)의 차이에 상응하는 전압(VRP-Vtn)레벨로 된다. 그러나 트랜지스터(321)는 턴-오프되므로 차동페어(330)는 작동하지 않는다.
계속하여, 클락신호(CLK)가 제2상태(예컨대 1.0(V))인 경우, 즉 이벨류에이션 단계인 경우 트랜지스터들(361, 365, 369)은 턴-오프되지만 노드들(NOD4와 NOD5)은 프리차지 전압(VRP)레벨(예컨대 1.3V)을 유지한다. 제1데이터(D)가 논리'하이(high)'이고 제2데이터(DB)가 논리 '로우(low)'인 경우, 노드(NOD2)의 전압레벨은 노드(NOD3)의 전압레벨보다 약간 낮아진다. 감지증폭회로(350)에 의한 센싱동작이 완료되면, 노드(NOD2)는 트랜지스터(331)에 의하여 형성된 전류 패스(current path)에 의하여 로우로 되고, 노드(NOD3)는 트랜지스터들(331과 341)에 의하여 형성된 전류 패스에 의하여 로우로 된다.
차동페어(330)는 차동신호들(D, DB)을 수신하여 차동신호들을 출력하는 것이 바람직하다. 즉, 감지증폭회로(350)는 노드(NOD2)의 전압 레벨과 노드(NOD3)의 전압레벨을 감지(sensing)하므로, 노드(NOD2)의 전압레벨이 노드(NOD3)의 전압레벨보다 약간 낮은 경우, 트랜지스터(351)는 턴-온되므로 노드(NOD4)의 출력전압(Sb)은 '로우'로 되나, 트랜지스터(353)는 턴-오프되므로 노드(NOD5)의 출력전압(Rb)은 '하이'를 유지한다.
감지증폭회로(350)는 차동페어(330)의 출력신호들에 응답하여 CMOS 레벨을 갖는 신호들(Sb, Rb)을 슬레이브 래치(370)로 출력한다. 슬레이브 래치(370)는 논리 '로우'인 출력전압(Sb)과 논리 '하이'인 출력신호(Rb)에 응답하여 논리 '하이'인 제1출력신호(Q)와 상보적인 제2출력신호(QB)를 출력한다.
제1데이터(D)가 논리'로우'이고 제2데이터(DB)가 논리 '하이'인 경우, 노드(NOD3)의 전압레벨은 노드(NOD2)의 전압레벨보다 낮아진다. 따라서 트랜지스터 (351)가 턴-오프되므로, 노드(NOD4)의 출력전압(Sb)은 논리 '하이'를 유지하나, 트랜지스터(353)는 턴-온되므로 노드(NOD5)의 출력전압(Rb)은 논리 '로우'로 된다.
슬레이브 래치(370)는 논리 '하이'인 출력전압(Sb)과 논리 '로우'인 출력신호(Rb)에 응답하여 논리 '로우'인 제1출력신호(Q)와 상보적인 제2출력신호(QB)를 출력한다.
도 6은 종래의 SAFF, RCSFF와 본 발명의 실시예에 따른 RPLFF의 파라미터의 시뮬레이션결과를 나타낸다. 도 6을 참조하면, 본 발명의 실시예에 따른 RPLFF가 소비하는 평균파워는 종래의 SAFF와 RCSFF가 소비하는 평균파워에 비하여 감소된 결과를 나타낸다. 또한, RPLFF의 상승지연/하강지연은 RCSFF의 상승지연/하강지연보다 현저히 감소된 결과를 나타낸다. 본 발명의 실시예에 따른 RPLFF는 평균파워를 감소시키면서 데이터 감지속도를 증가시키는 효과가 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 또한 도 3의 각각의 회로들(310 내지 370)과 도 4의 각각의 회로들(410 내지 480)은 본 발명의 설명의 편의를 위하여 분류한 것으로 본 발명의 구성요소를 제한하거나 한정하는 것이 아니다. 따라서 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 데이터 출력방법과 데이터 출력회로는 클락신호의 스윙 폭 또는 클락전압을 공급전압보다 낮게 할 수 있으므로 클락파워를 감소시키는 효과가 있다.
또한, 본 발명에 따른 데이터 출력방법과 데이터 출력회로는 누설전류를 감소시키기 위한 부가적인 승압전원이나 승압전원을 공급하는 부가적인 장치를 구비하지 않으므로 칩 사이즈를 감소시키는 효과가 있다.
그리고 본 발명에 따른 데이터 출력방법과 데이터 출력회로는 프리차지 전압을 공급전압보다 감소시킬 수 있고, 종래의 R-S 래치에 비하여 동작속도가 빠른 슬래이브 래치를 사용하므로 데이터의 감지속도를 증가시키는 장점이 있다.

Claims (18)

  1. 삭제
  2. 마스터 래치와 슬레이브 래치를 구비하는 플립플롭을 이용하여 데이터를 출력하는 방법에 있어서,
    제1상태의 클락신호에 응답하여 상기 마스터 래치의 두 출력단들을 공급전압보다 낮은 프리차지 전압으로 프라차지하는 단계; 및
    제2상태의 상기 클락신호에 응답하여 상기 마스터 래치의 두 입력단들로 입력되는 차동입력신호들의 전압차이를 증폭하고 그 증폭 결과에 따른 차동출력신호들을 상기 두 출력단들로 출력하는 단계를 구비하는 것을 특징으로 하는 데이터 출력방법.
  3. 제 2항에 있어서, 상기 클락신호의 전압 또는 상기 클락신호의 스윙폭은 상기 프리차지 전압보다 낮게 설정되는 것을 특징으로 하는 데이터 출력방법.
  4. 제 1항에 있어서, 상기 데이터 출력방법은
    상기 슬레이브 래치를 사용하여 상기 차동출력신호들 각각을 수신하여 래치하는 단계를 더 구비하는 것을 특징으로 하는 데이터 출력방법.
  5. 삭제
  6. 마스터 래치와 슬레이브 래치를 구비하는 플립플롭을 이용하여 데이터를 출력하는 방법에 있어서,
    제1상태의 클락신호에 응답하여 상기 마스터 래치의 두 출력단들 각각을 공급전압보다 낮은 제1전압으로 프라차지하는 단계; 및
    제2상태의 상기 클락신호에 응답하여 상기 마스터 래치의 두 입력단들로 입력되는 제1차동출력신호들의 전압차이를 증폭하고 증폭결과로서 발생된 제2차동출력신호들을 상기 두 출력단들로 출력하는 단계를 구비하며,
    상기 클락신호의 전압은 상기 제1전압보다 낮은 것을 특징으로 하는 데이터 출력방법.
  7. 삭제
  8. 삭제
  9. 플립플롭에 있어서,
    두 개의 입력단들과 두 개의 출력단들을 구비하고, 제1상태를 갖는 클락신호에 응답하여 상기 두 개의 출력단들 각각을 상기 플립플롭으로 공급되는 공급전압보다 낮은 프리차지전압으로 프리차지하고, 제2상태를 갖는 상기 클락신호에 응답하여 상기 두 개의 입력단들로 입력되는 차동 입력신호들의 전압차이를 증폭하여 그 증폭결과들을 상기 두 개의 출력단들로 출력하는 마스터 래치; 및
    상기 마스터 래치의 두 개의 출력단들 각각에 접속되어 상기 두 개의 출력단들 각각의 출력신호를 래치하는 슬레이브 래치를 구비하는 것을 특징으로 하는 플립플롭.
  10. 제 9항에 있어서, 상기 클락신호의 전압은 상기 프리차지 전압보다 낮은 것을 특징으로 하는 플립플롭.
  11. 삭제
  12. 마스터 래치와 슬레이브 래치를 구비하는 플립플롭에 있어서,
    상기 마스터 래치는,
    제2상태의 클락신호에 응답하여 차동 입력신호들의 전압차이를 증폭하고 그 결과로서 발생된 차동출력신호들을 제1출력단 및 제2출력단으로 출력하는 차동 페어;
    상기 제1출력단 및 상기 제2출력단사이의 전압차이를 감지하고 CMOS레벨을 갖는 출력신호들을 출력하는 감지 증폭회로; 및
    제1상태의 상기 클락신호에 응답하여 상기 제1출력단 및 상기 제2출력단을 공급전압보다 낮은 프리차지 전압으로 프라차지하는 프리차지/등화회로회로를 구비하며,
    상기 슬레이브 래치는 상기 제1출력단 및 상기 제2출력단에 접속되어 상기 제1출력단의 신호 및 상기 제2출력단의 신호를 래치하는 것을 특징으로 하는 플립플롭.
  13. 제12항에 있어서, 상기 클락신호의 전압은 상기 프리차지 전압보다 낮은 것을 특징으로 하는 플립플롭.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
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