CN112863570A - 读写转换电路及其驱动方法、存储器 - Google Patents

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Abstract

本发明涉及存储技术领域，提出一种读写转换电路及其驱动方法、存储器。该读写转换电路包括：第一预充电路、正反馈电路、第二预充电路、第四开关单元、第六开关单元、第七开关单元、第八开关单元、第十开关单元、第十一开关单元、第十二开关单元、第十三开关单元、第十四开关单元、第十五开关单元。该读写转换电路能够在信号读取阶段，仅通过第一信号端或者第二信号端中一个向第三信号端和第四信号端读取相应的信号，以及能够在信号写入阶段，仅通过第三信号端或者第四信号端中一个向第一信号端和第二信号端写入相应的信号。

Description

读写转换电路及其驱动方法、存储器
技术领域
本发明涉及存储技术领域，尤其涉及一种读写转换电路及其驱动方法、存储器。
背景技术
如图1所示，为相关技术中一种动态随机存取存储器的结构示意图。动态随机存取存储器一般包括存储器阵列01、Sa(灵敏放大器阵列)02、XDEC(行译码电路)04、YDEC(列译码电路)03、以及Gdata&Gdata#信号的读放大电路(SSA)和写驱动电路(write driver)05。图2为图1的局部放大图，当一根WL(字线)被选中(经过XDEC译码控制)后，数据传输到上下两侧的SA，经SA放大后，再回写至选中的WL上连接的cell单元。数据需要更改或重新写入时，YDEC列译码选中相应的SA位置，数据由一组Gdata&Gdata#，经过本地的读写转换电路(lrwap)传输到一组Ldata&Ldata#上，再写入对应的SA及相连接的cell单元。数据读出时，数据传输的方向相反，YDEC列译码选中相应的SA位置，数据传输到一组Ldata&Ldata#上，再由本地的读写转换电路(lrwap)传输到一组Gdata&Gdata#，最后经SSA(second senseamplifier)放大输出。
如图3所示，为相关技术中读写转换电路一种示例性实施例的结构示意图。该读写转换电路可以将信号端Ldata的信号读取到信号端Gdata，将Ldata#的信号读取到信号端Gdata#，以及将信号端Gdata的信号写入到信号端Ldata，将信号端Gdata#的信号写入到信号端Ldata#。该读写转换电路在写入阶段，首先，通过晶体管T8、T9、T10向信号端Ldata和Ldata#写入复位电压，然后，向信号端Wr输入有效电平以导通晶体管T1和T2，从而将信号端Gdata的信号写入到信号端Ldata，将信号端Gdata#的信号能够写入到信号端Ldata#。在读取阶段，首先向信号端Gdata、Gdata#写入高电平信号，然后，向信号端Rd输入有效电平以导通晶体管T4、T6、T7，当信号端Ldata#为高电平，Ldata为低电平时，T3在信号端Ldata#作用下导通，从而将接地端GND的低电平信号传输到信号端Gdata，同时，T5在信号端Ldata作用下关断，Gdata#保持高电平。同理，当信号端Ldata#为低电平，Ldata为高电平时，Gdata#为低电平，Gdata为高电平。
然而，相关技术中，读写转换电路在写入数据和读取数据时，信号端Gdata、Gdata#需要处于相反的互补极性，即信号端Gdata、Gdata#上信号的电平逻辑相反。相关技术中读写转换电路的读写速度较慢，且与该读写转换电路连接的预充电驱动器件和写入驱动器件尺寸较大，功耗较高。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于提供一种读取转换电路及其驱动方法、存储器，该读取转换电路用于解决相关技术中，信号端Gdata、Gdata#必须处于相反的互补极性的技术问题。
本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明的一个方面，提供一种读写转换电路，该读写转换电路包括：第一预充电路、正反馈电路、第二预充电路、第四开关单元、第六开关单元、第七开关单元、第八开关单元、第十开关单元、第十一开关单元、第十二开关单元、第十三开关单元、第十四开关单元、第十五开关单元。第一预充电路连接第一预充控制端、第一电源端、第一信号端、第二信号端，用于响应所述第一预充控制端的信号将所述第一电源端的信号传输到所述第一信号端和第二信号端；正反馈电路连接所述第一信号端、第二信号端、第二电源端，用于响应所述第一信号端的信号以将所述第二电源端的信号传输到所述第二信号端，同时用于响应所述第二信号端的信号断开所述第一信号端和所述第二电源端，以及用于响应所述第二信号端的信号以将所述第二电源端的信号传输到所述第一信号端，同时用于响应所述第一信号端的信号断开所述第二信号端和所述第二电源端；第二预充电路用于向第三信号端、第四信号端预充电压；第四开关单元的控制端连接第一写入控制端，第一端连接第三信号端，第二端连接所述第一信号端；第六开关单元的控制端连接所述第三信号端，第一端连接所述第二信号端；第七开关单元的控制端连接所述第一写入控制端，第一端连接所述第六开关单元的第二端，第二端连接所述第三电源端；第八开关单元的控制端连接第二写入控制端，第一端连接所述第二信号端，第二端连接第四信号端；第十开关单元的控制端连接所述第四信号端，第一端连接所述第一信号端；第十一开关单元的控制端连接所述第二写入控制端，第一端连接所述第十开关单元的第二端，第二端连接所述第三电源端；第十二开关单元的控制端连接所述第二信号端，第一端连接所述第三信号端；第十三开关单元的控制端连接第一读取控制端，第一端连接所述第十二开关单元的第二端，第二端连接所述第三电源端；第十四开关单元的控制端连接所述第一信号端，第一端连接所述第四信号端；第十五开关单元的控制端连接第二读取控制端，第一端连接所述第十四开关单元的第二端，第二端连接所述第三电源端。
本发明的一种示例性实施例中，第一预充电路包括第一开关单元、第二开关单元、第三开关单元，第一开关单元的控制端连接第一预充控制端，第一端连接第一电源端，第二端连接第一信号端；第二开关单元的控制端连接第一预充控制端，第一端连接第一电源端，第二端连接第二信号端；第三开关单元的控制端连接第一预充控制端，第一端连接第一信号端，第二端连接第二信号端。
本发明的一种示例性实施例中，所述正反馈电路包括第五开关单元、第九开关单元，第五开关单元的控制端连接所述第一信号端，第一端连接所述第二电源端，第二端连接所述第二信号端；第九开关单元的控制端连接所述第二信号端，第一端连接所述第二电源端，第二端连接所述第一信号端。
本发明的一种示例性实施例中，所述第五开关单元为P型晶体管，所述第六开关单元为N型晶体管；所述第二电源端的信号为高电平信号，所述第三电源端的信号为低电平信号。
本发明的一种示例性实施例中，所述第五开关单元为N型晶体管，所述第六开关单元为P型晶体管；所述第二电源端的信号为低电平信号，所述第三电源端的信号为高电平信号。
本发明的一种示例性实施例中，所述第九开关单元为P型晶体管，所述第十开关单元为N型晶体管；所述第二电源端的信号为高电平信号，所述第三电源端的信号为低电平信号。
本发明的一种示例性实施例中，所述第九开关单元为N型晶体管，所述第十开关单元为P型晶体管；所述第二电源端的信号为低电平信号，所述第三电源端的信号为高电平信号。
本发明的一种示例性实施例中，所述第十二开关单元为N型晶体管，所述第三电源端的信号为低电平信号，所述第二预充电路用于向所述第三信号端、第四信号端预充高电平信号。
本发明的一种示例性实施例中，所述第十二开关单元为P型晶体管，所述第三电源端的信号为高电平信号，所述第二预充电路用于向所述第三信号端、第四信号端预充低电平信号。
本发明的一种示例性实施例中，所述第十四开关单元为N型晶体管，所述第三电源端的信号为低电平信号，所述第二预充电路用于向所述第三信号端、第四信号端预充高电平信号。
本发明的一种示例性实施例中，所述第十四开关单元为P型晶体管，所述第三电源端的信号为高电平信号，所述第二预充电路用于向所述第三信号端、第四信号端预充低电平信号。
根据本发明的一个方面，提供一种读写转换电路驱动方法，用于驱动上述的读写转换电路，该方法包括：
在写入阶段的：
第一阶段：向第一预充控制端输入有效电平信号，以利用第一预充电路响应所述第一预充控制端的有效电平信号将所述第一电源端的信号传输到所述第一信号端和第二信号端；
第二阶段：向第三信号端输入第一待写入信号，以响应所述第一写入控制端的信号将所述第三信号端的第一待写入信号传输到所述第一信号端，以及，用于响应第一信号端的信号将所述第二电源端的信号传输到所述第二信号端，或用于响应所述第一写入控制端、所述第三信号端的信号将所述第三电源端的信号传输到所述第二信号端，同时向第四信号端写入第二待写入信号；
或，向第四信号端输入第三待写入信号，以响应第二写入控制端的信号将所述第四信号端的第三待写入信号传输到所述第二信号端，以及，用于响应第二信号端的信号将所述第二电源端的信号传输到所述第一信号端，或用于响应所述第二写入控制端、所述第四信号端的信号将所述第三电源端的信号传输到所述第一信号端，同时向第三信号端写入第四待写入信号；
在读取阶段的：
第一阶段：利用第二预充电路向所述第三信号端、第四信号端预充电压；
第二阶段：向第一读取控制端输入有效电平信号，以响应所述第二信号端、第一读取控制端的信号将所述第三电源端的信号传输到所述第三信号端，同时利用第二预充电路向所述第四信号端预充电压；
或，向第二读取控制端输入有效电平信号，以响应所述第一信号端、第二读取控制端的信号将所述第三电源端的信号传输到所述第四信号端，同时利用第二预充电路向所述第三信号端预充电压。
根据本发明的一个方面，提供一种存储器，该存储器包括上述的读写转换电路。
根据本发明的一个方面，提供一种读写转换电路，该读写转换电路能够在信号读取阶段，仅通过第一信号端或者第二信号端中一个向第三信号端和第四信号端读取相应的信号，以及能够在信号写入阶段，仅通过第三信号端或者第四信号端中一个向第一信号端和第二信号端写入相应的信号。
本公开提供一种读写转换电路及其驱动方法，存储器。该读写转换电路能够在信号读取阶段，仅通过第一信号端或者第二信号端中一个向第三信号端和第四信号端读取相应的信号，以及能够在信号写入阶段，仅通过第三信号端或者第四信号端中一个向第一信号端和第二信号端写入相应的信号。一方面，该两级流水线的方式对第三信号端和第四信号端的使用周期由原来的一个tCCD(相邻写入命令之间的间隔)时间，变为tCCD×2的时间，这样对时序的要求可以大大的放松，或者说可以更有利于进一步提高读写的速度。另一方面，空闲的第三信号端或第四信号端可以进行预充电或者预写入操作，从而使得读写信号具有更充足的时间工作，进而可以使得预充电驱动器件和写入驱动器件尺寸减小，且有利于该预充电驱动器件和写入驱动器件功耗的降低。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中一种动态随机存取存储器的结构示意图；
图2为图1的局部放大图；
图3为相关技术中读写转换电路一种示例性实施例的结构示意图；
图4为本公开读写转换电路一种示例性实施例的结构示意图；
图5为本公开读取转换电路一种实施例实施例中各节点的时序图；
图6为本公开读取转换电路另一种实施例实施例中各节点的时序图；
图7为本公开读写转换电路另一种示例性实施例的结构示意图；
图8为本公开读写转换电路另一种示例性实施例的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
本示例性实施例首先提供一种读写转换电路，如图4所示，为本公开读写转换电路一种示例性实施例的结构示意图。该读写转换电路包括：第一预充电路1、正反馈电路2、第二预充电路3、第四开关单元T4、第六开关单元T6、第七开关单元T7、第八开关单元T8、第十开关单元T10、第十一开关单元T11、第十二开关单元T12、第十三开关单元T13、第十四开关单元T14、第十五开关单元T15。第一预充电路1连接第一预充控制端PreEqN、第一电源端V1、第一信号端Ldata、第二信号端Ldata#，用于响应所述第一预充控制端PreEqN的信号将所述第一电源端V1的信号传输到所述第一信号端Ldata和第二信号端Ldata#；正反馈电路1连接所述第一信号端Ldata、第二信号端Ldata#、第二电源端V2，用于响应所述第一信号端Ldata的信号以将所述第二电源端V2的信号传输到所述第二信号端Ldata#，同时用于响应所述第二信号端端Ldata#的信号断开所述第一信号端端Ldata和所述第二电源端V2，以及用于响应所述第二信号端端Ldata#的信号以将所述第二电源端V2的信号传输到所述第一信号端端Ldata，同时用于响应所述第一信号端Ldata的信号断开所述第二信号端Ldata#和所述第二电源端V2；第二预充电路3用于向第三信号端Gdata、第四信号端Gdata#预充电压；第四开关单元T4的控制端连接所述第一写入控制端Wr1，第一端连接所述第三信号端Gdata，第二端连接所述第一信号端Ldata；第六开关单元T6的控制端连接所述第三信号端Gdata，第一端连接所述第二信号端Ldata#；第七开关单元T7的控制端连接所述第一写入控制端Wr1，第一端连接所述第六开关单元T6的第二端，第二端连接所述第三电源端V3。第八开关单元T8的控制端连接所述第二写入控制端Wr2，第一端连接所述第二信号端Ldata#，第二端连接所述第四信号端Gdata#；第十开关单元T10的控制端连接所述第四信号端Gdata#，第一端连接所述第一信号端Ldata；第十一开关单元T11的控制端连接所述第二写入控制端Wr2，第一端连接所述第十开关单元T10的第二端，第二端连接所述第三电源端V3；第十二开关单元T12的控制端连接所述第二信号端Ldata#，第一端连接所述第三信号端Gdata；第十三开关单元T13的控制端连接所述第一读取控制端Rd1，第一端连接所述第十二开关单元T12的第二端，第二端连接所述第三电源端V3；第十四开关单元T14的控制端连接所述第一信号端Ldata，第一端连接所述第四信号端Gdata#；第十五开关单元T15的控制端连接所述第二读取控制端Rd2，第一端连接所述第十四开关单元T14的第二端，第二端连接所述第三电源端V3。
本公开提供一种读写转换电路。该读写转换电路能够在信号读取阶段，仅通过第一信号端或者第二信号端中一个向第三信号端和第四信号端读取相应的信号，以及能够在信号写入阶段，仅通过第三信号端或者第四信号端中一个向第一信号端和第二信号端写入相应的信号。一方面，该两级流水线的方式对第三信号端和第四信号端的使用周期由原来的一个tCCD(相邻写入命令之间的间隔)时间，变为tCCD×2的时间，这样对时序的要求可以大大的放松，或者说可以更有利于进一步提高读写的速度。另一方面，空闲的第三信号端或第四信号端可以进行预充电或者预写入操作，从而使得读写信号具有更充足的时间工作，进而可以使得预充电驱动器件和写入驱动器件尺寸减小，且有利于该预充电驱动器件和写入驱动器件功耗的降低。
本示例性实施例中，如图4所示，所述第一预充电路1可以包括第一开关单元T1、第二开关单元T2、第三开关单元T3。第一开关单元T1的控制端连接所述第一预充控制端PreEqN，第一端连接所述第一电源端V1，第二端连接所述第一信号端Ldata；第二开关单元T2的控制端连接所述第一预充控制端PreEqN，第一端连接所述第一电源端V1，第二端连接所述第二信号端Ldata#；第三开关单元T3的控制端连接所述第一预充控制端PreEqN，第一端连接所述第一信号端Ldata，第二端连接所述第二信号端Ldata#。该读写转换电路在读写驱动前需要进行预充电操作，在预充电阶段，第一预充控制端PreEqN输入有效电平信号以导通第一开关单元T1、第二开关单元T2、第三开关单元T3。第一电源端V1向第一信号端Ldata和第二信号端Ldata#预充复位电平。
本示例性实施例中，如图4所示，所述正反馈电路1可以包括第五开关单元T5、第九开关单元T9，第五开关单元T5的控制端连接所述第一信号端Ldata，第一端连接所述第二电源端V2，第二端连接所述第二信号端Ldata#；第九开关单元T9的控制端连接所述第二信号端Ldata#，第一端连接所述第二电源端V2，第二端连接所述第一信号端Ldata。
本示例性实施例中，如图4所示，所述第五开关单元T5可以为P型晶体管，所述第六开关单元为N型晶体管；相应的，所述第二电源端V2的信号为高电平信号，所述第三电源端V3的信号为低电平信号。该读写转换电路能够通过第三信号端Gdata向第一信号端Ldata和第二信号端Ldata#写入信号。当第三信号端Gdata为高电平信号时，Wr1输入有效电平信号以导通第四开关单元T4、第七开关单元T7，第三信号端Gdata的信号传输到第一信号端Ldata，同时，第三信号端Gdata的高电平信号导通第六开关单元，第三电源端V3的低电平信号传输到第二信号端Ldata#。当第三信号端Gdata为低电平信号时，Wr1输入有效电平信号以导通第四开关单元T4，第三信号端Gdata的信号传输到第一信号端Ldata，同时，第一信号端Ldata的低电平信号导通第五开关单元T5，以将第二电源端V2的高电平信号传输到第二信号端Ldata#，同时，第二信号端Ldata#的高电平信号关断第九开关单元T9以使第一信号端Ldata的低电平信号不受第二电源端V2高电平的影响。
本示例性实施例中，如图4所示，所述第九开关单元可以为P型晶体管，所述第十开关单元可以为N型晶体管；相应的，所述第二电源端V2的信号为高电平信号，所述第三电源端V3的信号为低电平信号。该读写转换电路能够通过第四信号端Gdata#向第一信号端Ldata和第二信号端Ldata#写入信号。当第四信号端Gdata#为高电平信号时，Wr2输入有效电平信号以导通第八开关单元T8、第十一开关单元T11，第四信号端Gdata#的信号传输到第二信号端Ldata#，同时，第四信号端Gdata#的高电平信号导通第十开关单元T10，以使第三电源端V3的低电平信号传输到第一信号端Ldata。当第四信号端Gdata#为低电平信号时，Wr2输入有效电平信号以导通第八开关单元T8，以将第四信号端Gdata#的信号传输到第二信号端Ldata#，同时，第二信号端Ldata#的低电平信号导通第九开关单元T9，以将第二电源端V2的高电平信号传输到第一信号端Ldata，同时，第一信号端Ldata的高电平信号关断第五开关单元T5以使第二信号端Ldata#的低电平信号不受第二电源端V2高电平的影响。
本示例性实施例中，如图4所示，所述第十二开关单元可以为N型晶体管，相应的，所述第三电源端V3的信号为低电平信号，所述第二预充电路3用于向所述第三信号端Gdata、第四信号端Gdata#预充高电平信号。该读写转换电路能够通过第二信号端Ldata#向第三信号端Gdata和第四信号端Gdata#读取信号。当第二信号端Ldata#为高电平信号时，第十二开关单元T12导通，同时第一读取控制端Rd1输入有效电平信号以导通第十三开关单元T13，从而第三电源端V3的低电平信号传输到第三信号端Gdata，同时，第四信号端Gdata#保持第二预充电路向其预充的高电平。
本示例性实施例中，如图4所示，所述第十四开关单元可以为N型晶体管，相应的，所述第三电源端V3的信号可以为低电平信号，所述第二预充电路3用于向所述第三信号端Gdata、第四信号端Gdata#预充高电平信号。该读写转换电路能够通过第一信号端Ldata向第三信号端Gdata和第四信号端Gdata#读取信号。当第一信号端Ldata为高电平信号时，第十四开关单元T14导通，同时第二读取控制端Rd2输入有效电平信号以导通第十五开关单元T15，从而第三电源端V3的低电平信号传输到第四信号端Gdata#，同时，第三信号端Gdata保持第二预充电路向其预充的高电平。
本示例性实施例中，第一开关单元T1、第二开关单元T2、第三开关单元T3、第四开关单元T4、第七开关单元T7、第八开关单元T8、第九开关单元T9、第十一开关单元T11、第十三开关单元T13、第十五开关单元T15可以为P型晶体管也可以为N型晶体管，如图4所示，本示例性实施例以第一开关单元T1、第二开关单元T2、第三开关单元T3为P型晶体管，第四开关单元T4、第七开关单元T7、第八开关单元T8、第九开关单元T9、第十一开关单元T11、第十三开关单元T13、第十五开关单元T15为N型晶体管为例进行说明。
本示例性实施例中，该读取转换电路的驱动方式分为读取阶段和写入阶段。如图5所示，为本公开读取转换电路一种实施例实施例中各节点的时序图。写入阶段分为第一阶段t1和第二阶段t2，在第一阶段t1，第一预充控制端PreEqN为低电平，第一写入控制端Wr1、第二写入控制端Wr2为低电平，第一预充电路向第一信号端Ldata和第二信号端Ldata#预充复位信号；在第二阶段t2，第一写入控制端Wr1为高电平，第二写入控制端Wr2为低电平，从而可以第三信号端Gdata向第一信号端Ldata和第二信号端Ldata#写入信号，此时，第四信号端Gdata#为自由端，可以向第四信号端Gdata#预充数据信号以在下一写入阶段通过第四信号端Gdata#向第一信号端Ldata和第二信号端Ldata#写入信号。如图6所示，为本公开读取转换电路另一种实施例实施例中各节点的时序图。读取阶段分为第一阶段t1和第二阶段t2，在第一阶段t1，第二预充电路向第三信号端Gdata和第四信号端Gdata#预充高电平信号；在第二阶段t2，当第一信号端Ldata为低电平信号，第二信号端Ldata#为高电平信号时，第一读取控制端Rd1输入高电平信号以导通第十三开关单元，第二信号端Ldata#的高电平信号导通第十二开关单元T12，从而将第三电源端的低电平信号传输到第三信号端Gdata，第四信号端保持第一阶段t1第二预充电路向其预充的高电平信号，此时，第四信号端Gdata#为自由端，可以向第四信号端Gdata#进行下一次读取阶段的预充电操作。同理，当第一信号端Ldata为高电平信号，第二信号端Ldata#为低电平信号时，第二读取控制端Rd2输入高电平信号以导通第十五开关单元T15，第一信号端Ldata的高电平信号导通第十四开关单元T14，从而将第三电源端的低电平信号传输到第四信号端Gdata#，第三信号端保持第一阶段第二预充电路向其预充的高电平信号，此时，第三信号端Gdata为自由端，可以向第三信号端Gdata进行下一次读取阶段的预充电操作。
如图7所示，为本公开读写转换电路另一种示例性实施例的结构示意图。本示例性实施例中，所述第五开关单元T5可以为N型晶体管，所述第六开关单元T6可以为P型晶体管；所述第九开关单元T9可以为N型晶体管，所述第十开关单元T10可以为P型晶体管；相应的，所述第二电源端V2的信号为低电平信号，所述第三电源端V3的信号为高电平信号。本示例性实施例中，所述第十二开关单元T12可以为P型晶体管，所述第十四开关单元T14可以为P型晶体管，相应的，所述第二预充电路3用于向所述第三信号端Gdata、第四信号端Gdata#预充低电平信号。本示例性实施例中，第一开关单元T1、第二开关单元T2、第三开关单元T3、第四开关单元T4、第七开关单元T7、第八开关单元T8、第九开关单元T9、第十一开关单元T11、第十三开关单元T13、第十五开关单元T15可以为P型晶体管也可以为N型晶体管，如图7所示，本示例性实施例中，第一开关单元T1、第二开关单元T2、第三开关单元T3可以为P型晶体管，第四开关单元T4、第七开关单元T7、第八开关单元T8、第九开关单元T9、第十一开关单元T11、第十三开关单元T13、第十五开关单元T15可以为N型晶体管。本示例性实施例提供的读写转换电路与图4中所示的读写转换电路驱动方法相同，此处不再赘述。
如图8所示，为本公开读写转换电路另一种示例性实施例的结构示意图。该读写转换电路中，第一开关单元T1和第二开关单元T2可以为N型晶体管，第三开关单元可以为P型晶体管。第一预充控制端PreEqN通过第二反相器P2与第一节点N1连接，第一开关单元T1、第二开关单元T2的控制端分别与第一节点N1连接，第三开关单元T3的控制端通过第一反相器P1与第一节点N1连接。
本示例性实施例还提供一种读写转换电路驱动方法，用于驱动上述的读写转换电路，该方法包括：
在写入阶段的：
第一阶段：向第一预充控制端输入有效电平信号，以利用第一预充电路响应所述第一预充控制端的有效电平信号将所述第一电源端的信号传输到所述第一信号端和第二信号端；
第二阶段：向第三信号端输入第一待写入信号，以响应所述第一写入控制端的信号将所述第三信号端的第一待写入信号传输到所述第一信号端，以及，用于响应第一信号端的信号将所述第二电源端的信号传输到所述第二信号端，或用于响应所述第一写入控制端、所述第三信号端的信号将所述第三电源端的信号传输到所述第二信号端，同时向第四信号端写入第二待写入信号；
或，向第四信号端输入第三待写入信号，以响应第二写入控制端的信号将所述第四信号端的第三待写入信号传输到所述第二信号端，以及，用于响应第二信号端的信号将所述第二电源端的信号传输到所述第一信号端，或用于响应所述第二写入控制端、所述第四信号端的信号将所述第三电源端的信号传输到所述第一信号端，同时向第三信号端写入第四待写入信号；
在读取阶段的：
第一阶段：利用第二预充电路向所述第三信号端、第四信号端预充电压；
第二阶段：向第一读取控制端输入有效电平信号，以响应所述第二信号端、第一读取控制端的信号将所述第三电源端的信号传输到所述第三信号端，同时利用第二预充电路向所述第四信号端预充电压；
或，向第二读取控制端输入有效电平信号，以响应所述第一信号端、第二读取控制端的信号将所述第三电源端的信号传输到所述第四信号端，同时利用第二预充电路向所述第三信号端预充电压。
本示例性实施例还提供一种存储器，该存储器包括上述的读写转换电路。
本实施例提供的存储器与上述的读写转换电路具有相同的技术特征和工作原理，上述内容已经做出详细说明，此处不再赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (14)

1.一种读写转换电路，其特征在于，包括：
第一预充电路，连接第一预充控制端、第一电源端、第一信号端、第二信号端，用于响应所述第一预充控制端的信号将所述第一电源端的信号传输到所述第一信号端和第二信号端；
正反馈电路，连接所述第一信号端、第二信号端、第二电源端，用于响应所述第一信号端的信号以将所述第二电源端的信号传输到所述第二信号端，同时用于响应所述第二信号端的信号断开所述第一信号端和所述第二电源端，以及用于响应所述第二信号端的信号以将所述第二电源端的信号传输到所述第一信号端，同时用于响应所述第一信号端的信号断开所述第二信号端和所述第二电源端；
第二预充电路，用于向第三信号端、第四信号端预充电压；
第四开关单元，控制端连接第一写入控制端，第一端连接第三信号端，第二端连接所述第一信号端；
第六开关单元，控制端连接所述第三信号端，第一端连接所述第二信号端；
第七开关单元，控制端连接所述第一写入控制端，第一端连接所述第六开关单元的第二端，第二端连接第三电源端；
第八开关单元，控制端连接第二写入控制端，第一端连接所述第二信号端，第二端连接第四信号端；
第十开关单元，控制端连接所述第四信号端，第一端连接所述第一信号端；
第十一开关单元，控制端连接所述第二写入控制端，第一端连接所述第十开关单元的第二端，第二端连接所述第三电源端；
第十二开关单元，控制端连接所述第二信号端，第一端连接所述第三信号端；
第十三开关单元，控制端连接第一读取控制端，第一端连接所述第十二开关单元的第二端，第二端连接所述第三电源端；
第十四开关单元，控制端连接所述第一信号端，第一端连接所述第四信号端；
第十五开关单元，控制端连接第二读取控制端，第一端连接所述第十四开关单元的第二端，第二端连接所述第三电源端。
2.根据权利要求1所述的读写转换电路，其特征在于，所述正反馈电路包括：
第五开关单元，控制端连接所述第一信号端，第一端连接所述第二电源端，第二端连接所述第二信号端；
第九开关单元，控制端连接所述第二信号端，第一端连接所述第二电源端，第二端连接所述第一信号端。
3.根据权利要求1所述的读写转换电路，其特征在于，所述第一预充电路包括：
第一开关单元，控制端连接所述第一预充控制端，第一端连接所述第一电源端，第二端连接所述第一信号端；
第二开关单元，控制端连接所述第一预充控制端，第一端连接所述第一电源端，第二端连接所述第二信号端；
第三开关单元，控制端连接所述第一预充控制端，第一端连接所述第一信号端，第二端连接所述第二信号端。
4.根据权利要求2所述的读写转换电路，其特征在于，所述第五开关单元为P型晶体管，所述第六开关单元为N型晶体管；
所述第二电源端的信号为高电平信号，所述第三电源端的信号为低电平信号。
5.根据权利要求2所述的读写转换电路，其特征在于，所述第五开关单元为N型晶体管，所述第六开关单元为P型晶体管；
所述第二电源端的信号为低电平信号，所述第三电源端的信号为高电平信号。
6.根据权利要求2所述的读写转换电路，其特征在于，所述第九开关单元为P型晶体管，所述第十开关单元为N型晶体管；
所述第二电源端的信号为高电平信号，所述第三电源端的信号为低电平信号。
7.根据权利要求2所述的读写转换电路，其特征在于，所述第九开关单元为N型晶体管，所述第十开关单元为P型晶体管；
所述第二电源端的信号为低电平信号，所述第三电源端的信号为高电平信号。
8.根据权利要求1所述的读写转换电路，其特征在于，所述第十二开关单元为N型晶体管，所述第三电源端的信号为低电平信号，所述第二预充电路用于向所述第三信号端、第四信号端预充高电平信号。
9.根据权利要求1所述的读写转换电路，其特征在于，所述第十二开关单元为P型晶体管，所述第三电源端的信号为高电平信号，所述第二预充电路用于向所述第三信号端、第四信号端预充低电平信号。
10.根据权利要求1所述的读写转换电路，其特征在于，所述第十四开关单元为N型晶体管，所述第三电源端的信号为低电平信号，所述第二预充电路用于向所述第三信号端、第四信号端预充高电平信号。
11.根据权利要求1所述的读写转换电路，其特征在于，所述第十四开关单元为P型晶体管，所述第三电源端的信号为高电平信号，所述第二预充电路用于向所述第三信号端、第四信号端预充低电平信号。
12.一种读写转换电路驱动方法，用于驱动权利要求1-11任一项所述的读写转换电路，其特征在于，包括：
在写入阶段的：
第一阶段：向第一预充控制端输入有效电平信号，以利用第一预充电路响应所述第一预充控制端的有效电平信号将所述第一电源端的信号传输到所述第一信号端和第二信号端；
第二阶段：向第三信号端输入第一待写入信号，以响应所述第一写入控制端的信号将所述第三信号端的第一待写入信号传输到所述第一信号端，以及，用于响应第一信号端的信号将所述第二电源端的信号传输到所述第二信号端，或用于响应所述第一写入控制端、所述第三信号端的信号将所述第三电源端的信号传输到所述第二信号端，同时向第四信号端写入第二待写入信号；
或，向第四信号端输入第三待写入信号，以响应第二写入控制端的信号将所述第四信号端的第三待写入信号传输到所述第二信号端，以及，用于响应第二信号端的信号将所述第二电源端的信号传输到所述第一信号端，或用于响应所述第二写入控制端、所述第四信号端的信号将所述第三电源端的信号传输到所述第一信号端，同时向第三信号端写入第四待写入信号；
在读取阶段的：
第一阶段：利用第二预充电路向所述第三信号端、第四信号端预充电压；
第二阶段：向第一读取控制端输入有效电平信号，以响应所述第二信号端、第一读取控制端的信号将所述第三电源端的信号传输到所述第三信号端，同时利用第二预充电路向所述第四信号端预充电压；
或，向第二读取控制端输入有效电平信号，以响应所述第一信号端、第二读取控制端的信号将所述第三电源端的信号传输到所述第四信号端，同时利用第二预充电路向所述第三信号端预充电压。
13.一种存储器，其特征在于，包括权利要求1-11任一项所述的读写转换电路。
14.一种读写转换电路，其特征在于，该读写转换电路能够在信号读取阶段，仅通过第一信号端或者第二信号端中一个向第三信号端和第四信号端读取相应的信号，以及能够在信号写入阶段，仅通过第三信号端或者第四信号端中一个向第一信号端和第二信号端写入相应的信号。
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US17/356,775 US11830571B2 (en) 2019-11-27 2021-06-24 Read-write conversion circuit, read-write conversion circuit driving method, and memory

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113689899A (zh) * 2021-08-27 2021-11-23 西安微电子技术研究所 一种存储阵列电路结构及大型存储阵列电路结构

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4853896A (en) * 1986-06-10 1989-08-01 Nec Corporation Write driver circuit of semiconductor memory device
CN1221192A (zh) * 1997-12-24 1999-06-30 三菱电机株式会社 半导体集成电路
US20020000838A1 (en) * 2000-05-19 2002-01-03 Nec Corporation Sense amplifier circuit
US20020181307A1 (en) * 2001-05-31 2002-12-05 International Business Machines Corporation Single bitline direct sensing architecture for high speed memory device
US6504782B1 (en) * 1999-08-17 2003-01-07 Nec Corporation Semiconductor memory apparatus that can prevent write level of data to memory cell from dropping and improve sense speed at next cycle
US20030094985A1 (en) * 2001-11-21 2003-05-22 Heo Nak-Won Data output method and data output circuit for applying reduced precharge level
US20100054062A1 (en) * 2008-09-03 2010-03-04 Nec Electronic Corporation Static random access memory (SRAM) and test method of the SRAM having precharge circuit to precharge bit line
US20110063892A1 (en) * 2009-09-16 2011-03-17 Elpida Memory, Inc. Sense amplifier circuit and semiconductor device
CN102280128A (zh) * 2010-06-09 2011-12-14 上海宏力半导体制造有限公司 存储器
CN102280130A (zh) * 2010-06-09 2011-12-14 上海宏力半导体制造有限公司 快闪存储器及其读出放大电路
US20160293247A1 (en) * 2015-03-31 2016-10-06 Arm Limited Read-Write Contention Circuitry
CN106205664A (zh) * 2016-06-28 2016-12-07 醴陵恒茂电子科技有限公司 存储器读写传输门管控电路
US20170148499A1 (en) * 2015-11-25 2017-05-25 Micron Technology, Inc. Semiconductor device with single ended main i/o line
CN110289028A (zh) * 2018-03-19 2019-09-27 三星电子株式会社 用于读出放大器的控制信号发生器和包括其的存储器设备
CN210805233U (zh) * 2019-11-27 2020-06-19 长鑫存储技术有限公司 读写转换电路、存储器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4929668B2 (ja) * 2005-10-12 2012-05-09 富士通セミコンダクター株式会社 半導体メモリ
US8050114B2 (en) * 2008-10-14 2011-11-01 Arm Limited Memory device having a single pass-gate transistor per bitline column multiplexer coupled to latch circuitry and method thereof
US8588009B2 (en) * 2011-09-28 2013-11-19 International Business Machines Corporation Circuit for memory cell recovery
US8873182B2 (en) * 2012-03-09 2014-10-28 Lsi Corporation Multi-path data processing system
KR102043265B1 (ko) * 2012-12-11 2019-11-12 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
CN103632178B (zh) * 2013-12-11 2016-12-07 威海北洋电气集团股份有限公司 Rfid密集档案管理装置及其使用方法
US9281027B1 (en) * 2014-10-10 2016-03-08 Arm Limited Test techniques in memory devices
CN104572559B (zh) * 2015-01-08 2017-07-21 江苏杰瑞科技集团有限责任公司 一种Multibus总线到ISA总线的读写操作转换电路
US9824749B1 (en) * 2016-09-02 2017-11-21 Arm Limited Read assist circuitry
US10614878B2 (en) * 2016-09-23 2020-04-07 Taiwan Semiconductor Manufacturing Company Limited High speed SRAM device with cross coupled bit line charging circuit and voltage
CN108665917A (zh) * 2017-03-31 2018-10-16 晨星半导体股份有限公司 接收器及控制接收器的方法
US10811061B1 (en) * 2019-08-14 2020-10-20 Micron Technology, Inc. Reduced die size and improved memory cell restore using shared common source driver
US11264081B1 (en) * 2020-08-30 2022-03-01 Taiwan Semiconductor Manfacturing Company, Ltd. Memory circuit, electronic device having the memory circuit, and method of operating memory circuit

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4853896A (en) * 1986-06-10 1989-08-01 Nec Corporation Write driver circuit of semiconductor memory device
CN1221192A (zh) * 1997-12-24 1999-06-30 三菱电机株式会社 半导体集成电路
US6046949A (en) * 1997-12-24 2000-04-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit
US6504782B1 (en) * 1999-08-17 2003-01-07 Nec Corporation Semiconductor memory apparatus that can prevent write level of data to memory cell from dropping and improve sense speed at next cycle
US20020000838A1 (en) * 2000-05-19 2002-01-03 Nec Corporation Sense amplifier circuit
US20020181307A1 (en) * 2001-05-31 2002-12-05 International Business Machines Corporation Single bitline direct sensing architecture for high speed memory device
US20030094985A1 (en) * 2001-11-21 2003-05-22 Heo Nak-Won Data output method and data output circuit for applying reduced precharge level
US20100054062A1 (en) * 2008-09-03 2010-03-04 Nec Electronic Corporation Static random access memory (SRAM) and test method of the SRAM having precharge circuit to precharge bit line
US20110063892A1 (en) * 2009-09-16 2011-03-17 Elpida Memory, Inc. Sense amplifier circuit and semiconductor device
CN102280128A (zh) * 2010-06-09 2011-12-14 上海宏力半导体制造有限公司 存储器
CN102280130A (zh) * 2010-06-09 2011-12-14 上海宏力半导体制造有限公司 快闪存储器及其读出放大电路
US20160293247A1 (en) * 2015-03-31 2016-10-06 Arm Limited Read-Write Contention Circuitry
US20170148499A1 (en) * 2015-11-25 2017-05-25 Micron Technology, Inc. Semiconductor device with single ended main i/o line
CN107039055A (zh) * 2015-11-25 2017-08-11 美光科技公司 具有单端主i/o线的半导体装置
CN106205664A (zh) * 2016-06-28 2016-12-07 醴陵恒茂电子科技有限公司 存储器读写传输门管控电路
CN110289028A (zh) * 2018-03-19 2019-09-27 三星电子株式会社 用于读出放大器的控制信号发生器和包括其的存储器设备
CN210805233U (zh) * 2019-11-27 2020-06-19 长鑫存储技术有限公司 读写转换电路、存储器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113689899A (zh) * 2021-08-27 2021-11-23 西安微电子技术研究所 一种存储阵列电路结构及大型存储阵列电路结构
CN113689899B (zh) * 2021-08-27 2023-09-01 西安微电子技术研究所 一种存储阵列电路结构及大型存储阵列电路结构

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