CN100538891C - 多端口半导体存储装置 - Google Patents

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Abstract

本发明涉及的半导体存储装置当同一行存取时，设定字线(WLA)及(WLB)的电压电平为电源电压(VDD-Vtp)。另一方面，当异行存取时，字线(WLA)或(WLB)的电压电平设定为电源电压(VDD)。据此，在两方的端口(PA、PB)同时对同一行存取时，通过将字线(WLA、WLB)的电压电平设为电源电压(VDD-Vtp)，通过抑制存储单元的驱动电流量可以防止晶体管的电流比变小。其结果可以防止SNM的恶化。

Description

多端口半导体存储装置
技术领域
本发明涉及半导体存储装置，尤其是与有多端口的SRAM(静态随机存取存储器)有关。
背景技术
近年来，伴随着便携式终端机器的普及，高速处理如声音和图像的大量的数据的数字信号处理的重要性日高。作为搭载于这种便携终端机器的半导体存储装置，可高速存取处理的SRAM占据了重要位置。
另一方面，各端口能独立使用、可写入读出数据的多端口半导体存储装置受到关注。具有多端口的SRAM的需求增加。
在作为多端口之一种的双端口的情况下，可从二端口同时写入及读出数据。
但是，此种双端口SRAM，例如，有可能会同时对同一行进行数据写入。特别是在此种情况下，有对存储单元添加高负荷的可能，作为例外此种命令输入一般被禁止。
关于这一点，在特开平7-141859号公报中已经公开了对同一行同时存取的简易的检测方式。
然而，在有对同一行同时进行存取的情况下，尽管禁止同时对同一行进行数据写入，但在进行数据的同时读出的情况下可没有任何障碍地进行数据读出。
另一方面，一般在设计SRAM存储器时，作为为了防止数据的读出破坏的容限指标的静态噪声容限(Static noise margin，以下称SNM)已被知悉。
有上述双端口的SRAM存储单元，对同一行设有2根字线，由于存在2字线同时上升和仅一根字线上升的两种情况，需要考虑此两方面并考虑SNM后设计SRAM存储单元的容限。
基于这一点，比较仅一根字线上升的情况，2字线同时上升的情况下，SNM有趋小的倾向。
因此，有双端口的SRAM存储单元的情况下，作为改善SNM的对策，和与同一行的字线电气耦合的存取晶体管相比，采用通过增大构成反相器的N沟道MOS晶体管的驱动管的尺寸以确保SNM的设计。
因此，与单端口的SRAM存储单元相比，双端口SRAM存储单元不仅需增加2个晶体管，还需要增大驱动管的尺寸，存在全体上单元面积增大的问题。
此外，由于驱动管的尺寸增大，还产生了静态时的漏电流增加的问题。
发明内容
本发明为解决上述问题的提案，其目的为提供一种在充分确保静态噪声容限(SNM)的同时存储单元尺寸亦可缩小的多端口半导体存储装置。
本发明设计的半导体存储装置，具备：存储阵列，具有矩阵状配置的多个存储单元；第1及第2端口，进行相互独立的输入输出信号的发送接收；及选择电路，按照第1及第2端口各自输入的地址对存储阵列可以进行同时存取。存储阵列包含：多个第1及第2字线，分别对应于存储单元行设置；多个第1及第2位线，分别对应于存储单元列设置。各存储单元包含：触发器电路，根据存储数据，把第1及第2存储节点分别设定为第1及第2电位电平的一方及另一方；第1栅极晶体管，将对应的第1字线与栅极电气耦合，将对应的第1位线与触发器电路之间电气耦合；及第2栅极晶体管，将对应的第2字线与栅极电气耦合，将对应的第2位线与触发器电路之间电气耦合。选择电路包含：第1及第2行解码器，分别对应于第1及第2端口设置，依照输入地址分别输出行选择指示；多个字驱动器，分别对应于存储单元行设置，各自根据自第1及第2的行解码器的行选择结果驱动第1及第2字线。各字驱动器在接收到来自第1及第2行解码器的一方的行选择指示输入时，将对应一方的字线电压电平设定为第1电压电平，在接收到来自第1及第2行解码器两方的行选择指示输入时，分别将第1及第2字线的电压电平设定为较第1电压电平低的第2电压电平。
本发明涉及的半导体存储装置在接收到来自第1及第2行解码器两方的行选择指示的输入时，分别将第1及第2字线的电压电平设定为较第1电压电平低的第2电压电平。因此，即使在2个存取晶体管导通时亦可抑制驱动电流量，由于可以防止驱动电流比变小从而能够抑制SNM的恶化。
本发明的另一半导体存储装置具备：存储阵列，具有矩阵状配置的多个存储单元；第1及第2端口，进行相互独立的输入输出信号的发送接收；及选择电路，按照上述第1及第2端口各自输入的地址对上述存储阵列可以进行同时存取。上述存储阵列包含：多个第1及第2字线，分别对应于存储单元行设置；及多个第1及第2位线，分别对应于存储单元列设置。各上述存储单元包含：触发器电路，根据存储数据，把第1及第2存储节点分别设定为第1及第2电位电平的一方及另一方；第1栅极晶体管，将对应的第1字线与栅极电气耦合，将对应的第1位线与上述触发器电路之间电气耦合；及第2栅极晶体管，将对应的第2字线与栅极电气耦合，将对应的第2位线与上述触发器电路之间电气耦合。还具有分别对应于存储单元行设置，各自对包含于对应的存储单元行内的各存储单元的上述触发器电路提供工作电压的电源线。上述选择电路包含：第1及第2行解码器，分别对应于上述第1及第2端口设置，按照输入地址分别输出行选择指示；多个字驱动器，分别对应于存储单元行设置，各自根据自上述第1及第2行解码器的行选择结果驱动对应的第1及第2字线，同时驱动对应的电源线。各上述字驱动器，在接收到来自上述第1及第2行解码器的一方的行选择指示输入时，将对应电源线的电压电平设定为第1电压电平，在接收到来自上述第1及第2行解码器两方的行选择指示输入时，分别将上述对应电源线的电压电平设定为较上述第1电压电平高的第2电压电平。
此外，接收到来自第1及第2行解码器两方的行选择指示的输入时，将对应的电源线的电压电平设定为较第1电压电平高的第2电压电平。据此通过提高触发器电路的工作电压，即使在2个存取晶体管导通的情况下亦可使SNM持有余量，从而能够抑制SNM的恶化。
本发明涉及的别的半导体存储装置具备：存储阵列，具有矩阵状配置的多个存储单元；第1及第2端口，进行相互独立的输入输出信号的发送接收；及选择电路，按照上述第1及第2端口各自输入的地址对上述存储阵列可以进行同时存取。上述存储阵列包含：多个第1及第2字线，分别对应于存储单元行设置；及多个第1及第2位线，分别对应于存储单元列设置。各上述存储单元包含：触发器电路，根据存储数据，把第1及第2存储节点分别设定为第1及第2电位电平的一方及另一方；第1栅极晶体管，将对应的第1字线与栅极电气耦合，将对应的第1位线与上述触发器电路之间电气耦合；及第2栅极晶体管，将对应的第2字线与栅极电气耦合，将对应的第2位线与上述触发器电路之间电气耦合。上述选择电路包含：第1及第2行解码器，分别对应于上述第1及第2端口设置，按照输入地址分别输出行选择指示；多个字驱动器，分别对应于存储单元行设置，各自根据自上述第1及第2行解码器的行选择结果驱动对应的第1及第2字线。各上述字驱动器，在接收到来自上述第1及第2行解码器的一方的行选择指示输入时，驱动对应于一方的字线，在接收到来自上述第1及第2行解码器两方的行选择指示输入时，驱动任一方的字线。
此外，接收来自第1及第2行解码器两方的行选择指示输入时，驱动任意一方的字线。据此，2个存取晶体管不同时导通，驱动电流量得到抑制，可防止驱动电流比变小，从而能够抑制SNM的恶化。
本发明的上述及其它的目的，特征，方面以及优点可以与附图相关联理解，通过与该发明有关的以下的详细说明变得清晰。
附图说明
图1为根据本发明的实施例1的半导体存储装置的概略框图。
图2为根据本发明的实施例1的存储单元结构的说明图。
图3为根据本发明的实施例1的字驱动的电路结构图。
图4为同一行存取与异行存取的情况下的字线的电压电平说明图。
图5为根据根据本发明的实施例1的存储单元的静态噪声容限的说明图。
图6为端口同时对同一行进行存取时SNM恶化的说明图。
图7为根据本发明的实施例2的半导体存储装置的概略框图。
图8为根据本发明的实施例2的存储单元的电路结构图。
图9为根据本发明的实施例2的字驱动的电路结构图。
图10为根据本发明的实施例2的同一行存取及异行存取时的电源线与字线关系的说明图。
图11为根据本发明的实施例2的静态噪声容限的说明图。
图12为根据本发明的实施例3的半导体存储装置的概略框图。
图13为根据本发明的实施例3的字驱动的电路结构图。
图14为根据本发明的实施例3的行地址比较电路的电路结构图。
图15为根据本发明的实施例3的均衡电路的电路结构图。
图16A-C为根据本发明的实施例3的异行存取时的字线和位线对的波形动作图。
图17A-C为根据本发明的实施例3的同一行存取时的字线和位线对的波形动作图。
图18为根据本发明的实施例4的半导体存储装置的概略框图。
图19为根据本发明的实施例4的选择电路的电路结构图。
图20为与时钟信号同步进行同一行存取和异行存取时的时序图。
图21为与时钟信号同步进行同一行存取和异行存取时的另一时序图。
具体实施方式
以下对该发明的实施方式参考附图进行说明。此外，对图中的同一或者相当部分附加同一符号，其说明不再重复。
实施例1
参考图1，根据本发明的实施例1的半导体存储装置1具有：端口PA用的控制电路5a，端口PB用的控制电路5b，端口PA用的读出放大器/写入驱动器15a，端口PB用的读出放大器/写入驱动器15b，端口PA用的行解码器10a，端口PB用的行解码器10b，存储阵列20，字驱动器WD0～WDn-1。
控制电路5a基于从端口PA输入的地址信号ADA的输入，将缓冲处理后的内部行地址信号IADA输出给行解码器10a。而且，控制电路5a对其它的周边电路进行必要的指示或者控制以便基于从端口PA输入的命令信号CMDA进行预定工作。例如在读出数据时，控制读出放大器/写入驱动器15a，指示把通过位线读出的存储数据作为读出数据DOA向外部输出，在数据写入时，指示把从外部输入的写入数据DIA通过位线向按照选择的地址的存储单元写入。
控制电路5b与控制电路5a同样，基于端口PB输入的地址信号ADB的输入，将缓冲处理后的内部行地址信号IADB输出给行解码器10b。而且，控制电路5b，对其它周边电路进行必要的指示或控制，以便基于端口PB输入的命令信号CMDB进行预定的工作。例如在读出数据时，控制读出放大器/写入驱动器15b，指示把通过位线读出的存储数据作为读出数据DOB向外部输出，在数据写入时，指示把外部输入的写入数据DIB通过位线向按照选择的地址的存储单元写入。此外，虽图中未示出，控制电路5a、5b与时钟信号同步，基于地址信号及命令信号的输入进行一连串的处理。而且，输入至控制电路5a的命令CMDA输入至控制电路5b，当两方的控制电路5a、5b共同选择写入命令时，作为例外控制使控制电路5b的写入命令不进行。其它的情况下，动作上写入命令和读出命令可利用两端口进行，但在本例中，为了简便令输入至控制电路5a、5b的命令CMD同为读出命令，以下进行说明。
行解码器10a基于由控制电路5a缓冲处理后的内部行地址信号IADA的输入向字驱动器WD0～WDn-1(以下总称字驱动器WD)输出作为行选择结果的解码信号。同样地，行解码器10b基于由控制电路5b缓冲处理后的内部行地址信号IADB的输入向字驱动器WD0～WDn-1输出作为行选择结果的解码信号。行解码器10a由多个逻辑电路AD构成，在本例中，基于输入的内部行地址信号组合之一对对应的字驱动器WD输出H电平的解码信号。
存储阵列20具有矩阵状集成配置的多个存储单元MC。
存储阵列20具有分别对应存储单元行设置的端口PA及PB用的多根字线WLA、WLB。
本例中，配置有n行存储单元，作为一例分别对应第1行及第n行的存储单元行示出字线WLA0、WLB0及WLAn-1及WLBn-1。
此外，分别对应存储单元列设置端口PA及PB用的位线对BLAP及BLBP。
本例中，配置有m个存储单元列，作为一例示分别对应第1列及第m列的存储单元列示出位线对BLAP0、BLBP0及BLAPm-1、BLBPm-1。
各位线对具有互补的2根位线，位线对BLAP0包含位线BLA0、/BLA0(以下总称为位线BLA、/BLA)。同样位线对BLBP0包含位线BLB0、/BLB0。(以下总称为位线BLB、/BLB)。
字驱动器WD分别对应存储单元行设置，基于来自行解码器10a、10b的输出解码信号选择性地激活对应的字线WLA或WLB。
当读出放大器/写入驱动器15a、15b应答来自控制电路5a、5b的指示读出数据时，将传送至位线对BLPA或BLPB的数据放大作为读出数据DOA、DOB输出。此外，在写入数据时，向位线对BLPA或BLPB传送对应写入数据DIA、DIB的电压电平。
参考图2，根据本发明的实施例1的存储单元MC，包含晶体管PT1，PT2，NT1～NT6。而且，晶体管PT1、PT2，作为一例，使之为P沟道MOS晶体管。另外，晶体管NT1～NT6，作为一例，使之为N沟道MOS晶体管。在此，晶体管NT3～NT6为位线和存储节点间设置的存取晶体管。此外，晶体管NT1、NT2、PT1、PT2为在存储单元MC内构成反相器的晶体管。
晶体管PT1配置于电源电压VDD与存储节点Nd0之间，其栅极电气耦合存储节点Nd1。晶体管NT1配置于存储节点Nd0与接地电压GND之间，其栅极与存储节点Nd1电气耦合。晶体管PT2配置于电源电压VDD和存储节点Nd1之间，其栅极于存储节点Nd0电气耦合。晶体管NT2配置于存储节点Nd1与接地电压GND之间，其栅极与存储节点Nd0电气耦合。这些晶体管PT1、PT2及NT1、NT2为，为了保持存储节点Nd0和Nd1的信号电平，形成2个CMOS反相器并通过交叉耦合形成CMOS型触发器电路。
存取晶体管NT3配置于存储节点Nd0与位线BLA之间，其栅极与字线WLA电气耦合。存取晶体管NT4配置于存储节点Nd1与位线/BLA之间，其栅极与字线WLA电器耦合。存取晶体管NT5配置于存储节点Nd0与位线BLB之间，其栅极与字线WLB电器耦合。存取晶体管NT6配置于存储节点Nd1与位线/BLB之间，其栅极与WLB电器耦合。
通过对字线WLA或字线WLB的激活(H电平)作出应答的存取晶体管NT3及存取晶体管NT4的导通或者存取晶体管NT5及存取晶体管NT6的导通，存储节点Nd0及Nd1和位线BLA及/BLA或者位线BLB及/BLB分别进行电气耦合，从而进行对存储节点Nd0及存储节点Nd1的数据写入及读出。
例如字线WLA非激活(L电平)，存取晶体管NT3及NT4截止的时候，根据存取节点Nd0及Nd1保持的数据电平，各CMOS反相器中的N型及P型MOS晶体管的一方导通。据此，根据存储单元中保持的数据电平，存储节点Nd0及Nd1分别与数据的H电平对应的电源电压VCC及数据的L电平对应的接地电压GND中的一方及另一方耦合。由此，不需周期性地打开字线WLA进行刷新动作，待机状态时能够保持存储单元内的数据。字线WLB与WLA同样，因此不再重复详细说明。
参考图3，根据本发明的实施例1的字驱动器WD包含晶体管NTA1，PTA1～PTA4，晶体管NTB1，PTB1～PTB4，反相器IV0～IV2，NAND电路ND0。而且，晶体管NTA1、NTB1为N沟道MOS晶体管。另外晶体管PTA1～PTA4，PTB1～PTB4为P沟道晶体管。
晶体管PTA3、PTA4配置于电源电压VDD与字线WLA之间，晶体管PTA3的栅极连接二极管与晶体管PTA4的源极侧电气耦合。晶体管PTA4的栅极与节点NA电气耦合。晶体管PTA2、PTA1及晶体管NTA1与电源电压VDD和接地电压GND之间串联，晶体管PTA2的栅极与节点NB电气耦合。此外，晶体管PTA1与晶体管NTA1之间的连接节点与字线WLA耦合。此外，晶体管PTA1、NTA1的栅极，分别接收通过反相器INV0的解码信号WSA的反转信号输入。而且晶体管PTA1～PTA4、NTA1及反相器IV0构成驱动字线WLA的字驱动单元WDUA。
晶体管PTB3、PTB4配置于电源电压VDD与字线WLB之间，晶体管PTB3的栅极连接二极管与晶体管PTB4的源极侧电气耦合。晶体管PTB4的栅极与节点NA电气耦合。晶体管PTB2、PTB1及晶体管NTB1于电源电压VDD和接地电压GND之间串联，晶体管PTB2的栅极与节点NB电气耦合。此外，晶体管PTB1与晶体管NTB1之间的连接节点与字线WLB电气耦合。此外，晶体管PTB1与NTB1的栅极，分别接收通过反相器IV1的解码信号WSB的反转信号输入。而且晶体管PTB1～PTB4、NTB1及反相器IV1构成驱动字线WLB的字驱动单元WDUB。
此外，NAND电路ND0接收解码信号WSA和解码信号WSB的输入向节点NA传送NAND逻辑计算的结果。反相器IV2接收NAND电路ND0的输出信号向节点NB传送其反转信号。而且，NAND电路ND0及反相器IV2构成用于检测是否选择了同一行地址的检测电路DTC。
以下对根据本发明的实施例1的字驱动WD的动作进行说明。
解码信号WSA、WSB，在通常的非激活状态时设定为L电平，激活状态时，设定为H电平。
例如，考虑基于端口PA的地址信号选择性激活ADA解码信号WSA的情况。此时端口PB的解码信号WSB为非激活状态。即，对端口PA与端口PB选择相互不同的行地址的情况(以下简称为异行存取)进行说明。具体来说，解码信号WSA、WSB分别为H电平及L电平。
这种情况下，在检测电路DTC中，由于不是解码信号WSA、WSB同为H电平即选择同一行地址的情况，所以作为NAND电路ND0的NAND输出结果的输出信号被设定为H电平。于是，其反转信号被设定为L电平。即，节点NA、NB的电压电平为H电平及L电平。
由此，字驱动单元WDUA中晶体管PTA2及PTA1导通，晶体管NTA1截止。与此相伴，字线WLA从初始状态L电平变化为H电平，字线WLA激活。而且，解码信号WSA为L电平时，由于晶体管NTA导通字线WLA设定为L电平。
此外，此时，节点NA为H电平，所以晶体管PT4截止。
而且，如解码信号WSA变成L电平，由于晶体管PTA2、PTA1截止，字线WLA变成初始状态的非激活状态(L电平)。
同样，如端口PB用的行选择信号WSB变成H电平，与在上述的字驱动单元WDUA中说明的一样在字驱动单元WDUB中字线WLB激活为H电平。
即，在如上述说明的端口PA及端口PB中选择相互不同的行地址时，字线WLA、WLB的一方的电压电平被驱动为H电平。
接下来，考虑端口PA、PB同时选择同一行的行地址的情况(以下简称为同一行存取)。此时，解码信号WSA、WSB同为H电平。与此相伴，NAND电路ND0的输出信号设定为L电平。而且，其反转信号设定为H电平。即，节点NA、NB的电平为L电平及H电平。
因此，晶体管PTA2、PTB2截止。另一方面，晶体管PTA4、PTB4导通。因而，字线WLA并不是通过晶体管PTA1和PTA2以电源电压VDD的电压电平驱动，而是通过晶体管PTA3、PTA4以因自电源电压VDD连接二极管而降低了晶体管PTA3的阈值电压Vtp的电源电压VDD-Vtp来驱动。同样对于字线WLB也与WLA相同，并不是通过晶体管PTB1和PTB2以电源电压VDD的电压电平驱动，而是通过晶体管PTB3、PTB4以因自电源电压VDD连接二极管而降低了晶体管PTB3的阈值电压Vtp的电源电压VDD-Vtp来驱动。
如作为一例，令电源电压VDD1.2V，晶体管PTA3、PTB3的阈值电压Vtp为0.4V，则在端口PA、PB选择同一行地址时，字线WLA、WLB以1.2-0.4＝0.8V驱动。
图4用以说明同一行存取与异行存取时的字线电压电平。
如图4所示，同一行存取时字线WLA及字线WLB的电压电平设定为电源电压VDD-Vtp。另一方面异行存取时，字线WLA或WLB的电压电平设定为电源电压VDD。
用图5说明根据本实施例1的存储单元的静态噪声容限。
如图5所示，本例中的同一行存取时，字线WLA及WLB的电压电平从电源电压VDD下降为电源电压VDD-Vtp，由此可以防止SNM的恶化。
其理由为，当仅一方端口存取时，例如考虑设定字线WLA为电源电压VDD、设定字线WLB的电压电平为接地电压GND(0V)的情况，晶体管NT1的驱动电流与晶体管NT3、NT5合起来的驱动电流之比为1。或者说，晶体管NT2的驱动电流与晶体管NT4、NT6合起来的驱动电流之比为1。
另一方面，端口PA、PB同时存取同一行时字线WLA、WLB的电压电平为电源电压VDD时，晶体管NT1的驱动电流与晶体管NT3、NT5合起来的驱动电流之比小于1。或者说，晶体管NT2的驱动电流与晶体管NT4、NT6合起来的驱动电流之比小于1。
因此，端口PA、PB同时进行同一行存取时字线WLA、WLB的电压电平为电源电压VDD的情况，与图6所示的异行存取的情况相比SNM恶化。
本实施例中，端口PA、PB同时存取同一行时，由于字线WLA、WLB的电压电平为电源电压VDD-Vtp，抑制存取晶体管的驱动电流，从而可以防止晶体管的驱动电流比变小。其结果，能够防止SNM的恶化。
如本实施例1的结构，由于通过动态控制字线的电压电平可以抑制静态噪声容限的降低，没有必要增大晶体管的尺寸，与现有的相比存储单元的面积可以减小。具体来说，现有的结构中，关于晶体管的尺寸即栅极宽度W/栅极长度L，如比较尺寸比，按W(PT1)/L(PT1)∶W(NT3)/L(NT3)∶W(NT1)/L(NT1)＝1∶1∶3设计(括弧内表示晶体管的符号)。因此，N沟道MOS晶体管的驱动晶体管需要设计得非常大，但在本申请的结构中，尺寸比可按W(PT1)/L(PT1)∶W(NT3)/L(NT3)∶W(NT1)/L(NT1)＝1∶1∶1设计，与现有相比存储单元的面积可显著性地减小。而且，对于其它的对应晶体管的尺寸也是同样。即W(PT1)/L(PT1)＝W(PT2)/L(PT2)，W(NT3)/L(NT3)＝W(NT5)/L(NT5)＝W(NT4)/L(NT4)＝W(NT6)/L(NT6)，W(NT1)/L(NT1)＝W(NT2)/L(NT2)。
而且随着晶体管尺寸的减小，待机时的漏电流也可以降低。
实施例2
参考图7，根据本发明的实施例2的半导体存储装置1a，在将字驱动器WD置换为字驱动器WDa这一点不同。还有在分别对应存储单元行设置的电源线VM0～VMn-1这一点不同。其他点与实施例1的图1的半导体存储装置1中说明的内容同样，所以不再重复详细说明。
根据本发明的实施例2的存储单元MCa其结构为从电源线VM对存储单元的触发器电路FFa供给动作电压。
参考图9根据本发明的实施例2的字驱动器WDa包含晶体管PTA1、NTA1，晶体管PTB1、NTB1，晶体管Tp1、Tp2，反相器IV0、IV1、IV3，NAND电路ND0。而且晶体管Tp1及Tp2为P沟道MOS晶体管。
晶体管PTA1、NTA1串联于电源电压VDD与接地电压GND之间，其连接节点与字线WLA电气耦合。此外，各自的栅极接收通过反相器IV0的解码信号WSA的反转信号的输入。反相器INV0与晶体管PTA1、NTA1构成驱动字线WLA的字驱动单元WDUA#。
同样地，晶体管PTB1、NTB1串联于电源电压VDD与接地电压GND之间，其连接节点与字线WLB电气耦合。此外，各自的栅极接收通过反相器IV1的解码信号WSB的反转信号的输入。反相器IV1与晶体管PTB1、NTB1构成驱动字线WLB的字驱动单元WDUB#。
NAND电路ND0接收解码信号WSA与WSB的输入输出其NAND逻辑计算的结果。晶体管Tp1配置于比电源电压VDD高的电源电压VDDM与电源线VM之间，其栅极接收NAND电路ND0的输出信号的输入。晶体管Tp2配置于电源电压VDD与电源线VM之间，其栅极接收通过反相器IV3的NAND电路ND0的反转信号输入。NAND电路ND0与反相器IV3、晶体管Tp1、Tp2构成切换电源线VM的电压电平的电压切换电路。
对根据本发明的实施例2的字驱动器WDa的动作进行说明。例如、选择相互不同的行地址时，作为一例当解码信号WSA为H电平、解码信号WSB为L电平时，字驱动单元WDUA#以电源电压VDD驱动字线WLA。同样地，解码信号WSA为L电平、解码信号WSB为H电平时，字驱动单元WDUB#以电源电压VDD驱动字线WLB。通过反相器IV0的其反转信号输入至晶体管PTA1的栅极、字线WLA与电源电压VDD电气耦合设定为H电平。这些情况下，电压调整电路VAD中NAND电路ND0的输出信号为H电平。因此，晶体管Tp1截止，晶体管Tp2导通。从而向电源线VM供给电源电压VDD。
另一方面，在同一行存取时解码信号WSA、WSB同设定为H电平，以电源电压VDD驱动字线WLA及WLB。此外，NAND电路ND0的输出信号设定为L电平。与此相伴，晶体管Tp1导通、晶体管Tp2截止。从而向电源线VM供给较电源电压VDD高的电源电压VDDM。
用图10对根据本发明的实施例2的同一行存取及异行存取中电源线VM与字线WLA、WLB的关系进行说明。
如图10所示，同一行存取时电源线VM的电压电平从电源电压VDD上升至高于其的电源电压VDDM。据此，由于触发器FFa的动作电压，当异行存取时设定为电源电压VDD而同一行存取时设定为电源电压VDDM，由此如图11的根据本发明的实施例2的静态噪声容限的说明图所示异行存取时与同一行存取时的SNM可保持约同样大小。
如此，当选择同一行的行地址时，由于使存储单元的触发器电路的动作电压上升，与实施例1的情况同样地，可以防止同一行存取时的SNM的恶化。
实施例3
参考图12，根据本发明的实施例3的半导体存储装置1b，与图1说明的半导体存储装置1比较，差异点为还具有端口PA用的行地址比较电路25a、及端口PB用的行地址比较电路25b、及用于短路位线对BLAP与BLBP的均衡电路30。另外，差异点为字驱动器WD置换为字驱动器WDb。其他点与实施例1的图1的半导体存储装置1中说明的内容同样，故不再重复详细说明。
参考图13，根据本发明的实施例3的字驱动器WDb包含反相器IV0、IV4、IV5及NAND电路ND1。反相器IV0、IV4构成驱动字线WLA的字驱动单元WDUA#。此外，NAND电路ND1、及反相器IV5构成驱动字线WLB的字驱动单元WDUBa。
字驱动单元WDUA#中反相器IV0、IV4串联，接收解码信号WSA的输入以对应输入的电压电平驱动字线WLA。另一方面，字驱动单元WDUBa中，字线WLB根据通过反相器IV5的NAND电路ND1的反转信号的输出信号进行驱动。
具体来说NAND电路ND1，接收通过反相器IV0的解码信号WSA的反转信号及解码信号WSB的输入，把其NAND逻辑计算结果输出至反相器IV5。
因此，在进行同一行存取即解码信号WSA、WSB同为H电平时为使NAND电路ND1的输出信号为H电平字线WLB为非激活状态。因而，此时仅字线WLA为激活状态。即，根据本实施例3的字驱动器WDb在选择同一行的时候仅选择端口PA的字线WLA。
如图14所示，根据本发明的实施例3的行地址比较电路25a，初级由异或电路NR(本例中作为一例的EXNOR电路)构成，次级以后，由多级的AND电路An构成。具体地，在异或电路NR输入内部行地址信号IADA、IADB的各位进行比较。而且异或电路NR中，输入同一内部行地址信号IADA、IADB时，H电平的信号传送至次级以后的AND电路的输入节点。若全为同一位值，作为最终级的AND电路的输出信号的控制信号COM设定为H电平。而且，行地址比较器25b也进行同样的动作。
参考图15，根据本发明的实施例3的均衡电路30包含传输门TGa、TGb及反相器50。
传输门TGa配置于位线BLA与BLB之间，其栅极接收控制信号COM及其通过反相器50的反转信号的输入。传输门TGb配置于位线/BLB与/BLA之间，其栅极接收控制信号COM及其经过反相器50的反转信号的输入。即，控制信号COM为L电平时，传输门关闭、H电平时位线BLA与位线BLB电气耦合。同样地位线/BLB与/BLA电气耦合。
本发明的实施例3中，由行地址比较器25a、25b输入的端口PA用内部行地址IADA和端口PB用内部行地址IADB比较，一致的时候控制信号COM被设定为H电平，位线对BLAP与BLBP电气耦合。由此，如上所述，字驱动器WDb在选择同一行的行地址时，即使仅端口PA用的字线WLA激活时，使用位线对BLAP和BLBP，端口PA用的读出放大器/写入驱动器15a和端口PB用的读出放大器/写入驱动器15b可进行同样的动作。例如，读出数据时，可以分别输出读出数据DOA、DOB。
用图16A～16C对根据本发明的实施例3的异行存取时的字线WLA、WLB与位线BLAP、BLBP的动作波形进行说明。本例中，作为一例，对解码信号WSA、WSB分别为H电平及L电平的情况进行说明。
如图16A所示字线WLA如上所述以1.2V的电压驱动。另一方面，字线WLB为非激活状态，设定为0V。
如图16B所示，位线对BLAP由与根据地址选择的存储单元的存储节点Nd0、Nd1的电位电平自预充电的1.2V的电位电平变化。在此，示出了存储节点Nd0、Nd1设定为L电平及H电平的情况。因此，随着存取晶体管NT3、NT4的导通位线BLA、/BLA的电位电平发生变化，读出放大器/写入驱动器15a对此进行放大作为读出数据DOA输出至外部。
图16C为位线对BLBP的电位电平的说明图，由于字线WLB为非激活状态故维持在预充的电位电平1.2V。
图17A～17C为根据本发明的实施例3的同一行存取时的字线WLA、WLB与位线对BLAP、BLBP的动作波形说明图。
如图17A所示在如上述的同一行存取时，仅字线WLA激活。因此，与图16A中说明的状态相同。
如图17B所示，位线对BLAP以与图16B中说明的同样的动作其电平发生变化。
图17C为位线对BLBP的电位电平，在同一行存取时，如上所述均衡电路30应答控制信号COM短路位线BLA和位线BLB。同样地短路位线/BLA和位线/BLB。由此，应答均衡电路30的动作位线对BLBP与位线对BLAP成同样的电位电平。
通过端口PA及端口PB用的读出放大器/写入驱动器15a、15b对此进行检测能够向外部输出读出数据DOA、DOB。
如此，在选择同一行的行地址时，仅一方的字线WLA激活从而防止SNM的恶化，同时可以利用两方的端口适当地进行数据读出等动作。
实施例4
在上述的实施例3中对选择同一行的行地址的情况下，不驱动字线WLB而仅驱动字线WLA，通过使用均衡电路30短路位线对BLAP与位线对BLBP，适当使用两端口PA及PB进行预定动作的方式进行了说明。本实施例4中对不使用均衡电路30，在选择同一行的行地址时，在选择同一行的行地址的情况下，适当使用两端口PA及PB进行预定动作的方式进行说明。
参考图18，根据本发明的实施例4的半导体存储装置1#与在图12中说明过的半导体存储装置1b进行比较，不同点为，设有1个行地址比较电路25，及分别对应存储单元列设置的数据线对DLP和选择电路SLC。其他的点与图1中说明过的半导体存储装置1同样，故不再重复进行详细说明。而且，数据线对DLP包含数据线DL、/DL。在本例中示出了数据线对DLP0与数据线对DLPm-1。
行地址比较电路25因与图14中说明过的行地址比较电路同样故不再重复进行详细说明。具体来说，通过比较对端口PA输入的内部行地址IADA及对端口PB输入的内部行地址IADB，在行地址一致时控制信号COM设定为H电平，在除此之外的情况下，控制信号COM设定为L电平。
参考图19根据本发明的实施例4的选择电路SLC包含传输门TG1～TG4及反相器51。
传输门TG1、TG2分别并联于位线BLA、BLB与数据线DL之间。传输门TG3、TG4分别并联于位线/BLA、/BLB与数据线/DL之间。
传输门TG1、TG2接收控制信号COM及其经过反相器51的反转信号的输入。传输门TG3、TG4与传输门TG1、TG2同样动作。即，根据本发明的实施例4的选择电路SLC，根据控制信号COM的输入，其与数据线DL的连接状态从位线对BLAP切换至位线对BLBP。
因此，控制信号COM为L电平时，与通常时同样，端口PB用的位线对BLBP经过数据线对DLP与读出放大器/写入驱动器15b电气连接。另一方面，控制信号COM为H电平时，端口PA用的位线对BLAP经过数据线DLP与读出放大器/写入驱动器15b电气连接。
在根据本实施例4的结构中，与实施例3中说明过的一样，对同一行的行地址存取时，仅驱动字线WLA而不驱动字线WLB。而且，控制信号COM从L电平变化为H电平，通过选择电路SLC读出放大器/写入驱动器15b的连接从位线对BLBP切换至BLAP。
据此，进行同一行的行地址存取时，读出放大器/写入驱动器15a、15b共同使用同一位线对BLAP进行预定的动作。即，此时端口PA用位线对BLAP为了经过选择电路SLC，与读出放大器/写入驱动器15a、15b两方连接，从各个端口进行存取。
根据本实施例4的结构如实施例3中说明过的可以充分确保SNM，同时由于存储单元的驱动晶体管的尺寸可以设计得较小从而可以试图使单元面积的缩小，而且可以试图使待机时的漏电流降低。
此外与实施例3相比，还有以下优点：位线对在仅使用端口PA用位线对BLAP时为了在数据读出时进行读出(sence)动作速度并不下降，而且数据读出时的充放电的功耗也可以降低。
用图20对与时钟信号CLKA、CLKB同步进行同一行存取及异行存取的情况进行说明。
在图20中示出端口PA用时钟信号CLKA及端口PB用时钟信号CLKB，同时示出了同一频率下以同一时序同步的波形图。
例如在时刻T1异行存取时，按照输入的端口PA用及端口PB用的地址ADA、ADB分别选择不同的字线WLA、WLB，按照输入的地址进行数据的读出动作。
另一方面，在时刻T2同一行存取时，基于输入的地址ADA、ADB的比较结果控制信号COM设定为H电平。据此仅字线WLA激活，字线WLB为非激活状态。而且由于位线对BLAP作为数据读出动作的位线使用，SNM并不恶化，可以进行双端口的高速数据读出。
用图21对与时钟信号CLKA、CLKB同步进行同一行存取及异行存取的其他的情况进行说明。本例中，示出了时钟信号CLKA及CLKB频率不同的情况。在图20中对时钟信号CLKA及CLKB为同一频率的情况进行了说明，特别是不限于相同，时钟信号CLKA的频率可以设定为时钟信号CLKB的频率的数倍。
动作上与图20中说明的同样，但对时刻T3，示出了利用端口PA、PB进行异行存取的情况。由于动作上与上述说明的同样不再重复进行详细说明。对时刻T4示出了仅端口PA的存取。对时刻T5示出了利用端口PA、PB进行异行存取的情况。由于其动作上与上述说明的同样，不再重复进行详细说明。对时刻T6，示出了仅端口PA的存取。
而且，在上述的实施例中，主要对具有多端口的一种双端口的半导体存储装置进行了说明，但本发明不限于此，同样适用于具有多端口的情况。
尽管对本发明进行了详细的说明，但这些仅出于示例的目的而并不是限定，显然，发明的精神及范围仅由所附的权利要求的范围限定。

Claims (8)

1.一种半导体存储装置，具备：
存储阵列，具有矩阵状配置的多个存储单元；
第1及第2端口，执行相互独立的输入输出信号的发送接收；以及
选择电路，按照上述第1及第2端口各自输入的地址对上述存储阵列能进行同时存取，
上述存储阵列包含：
多个第1及第2字线，分别对应于存储单元行设置；以及
多个第1及第2位线，分别对应于存储单元列设置，
各上述存储单元包含：
触发器电路，用于根据所存储的数据，把第1及第2存储节点分别设定为第1及第2电位电平；
第1栅极晶体管，用于将对应的第1字线与栅极电耦合，将对应的第1位线与上述触发器电路之间电耦合；以及
第2栅极晶体管，用于将对应的第2字线与栅极电耦合，将对应的第2位线与上述触发器电路之间电耦合，
上述选择电路包含：
第1及第2行解码器，分别对应于上述第1及第2端口设置，按照输入的地址分别输出行选择指示；以及
多个字驱动器，分别对应于存储单元行设置，用于分别根据来自上述第1及第2行解码器的行选择结果，驱动对应的第1及第2字线，
各上述字驱动器在从上述第1及第2行解码器的一方接收到行选择指示的输入时，将与该第1及第2行解码器的一方相对应的字线的电压电平设定为第1电压电平，在从上述第1及第2行解码器两方接收到行选择指示的输入时，分别将第1及第2字线的电压电平设定为较上述第1电压电平低的第2电压电平。
2.如权利要求1所述的半导体存储装置，
各上述字驱动器包含：
第1及第2字驱动单元，分别对应于对应的第1及第2字线设置，响应于从上述第1及第2行解码器分别输入的行选择指示，将上述对应的第1及第2字线的电压电平设定为第1及第2电压电平的任一个；以及
检测电路，检测来自上述第1及第2行解码器两方的行选择指示的输入，指示上述第1及第2字驱动单元以将上述对应的第1及第2字线的电压电平设定为第2电压电平。
3.一种半导体存储装置，具备：
存储阵列，具有矩阵状配置的多个存储单元；
第1及第2端口，执行相互独立的输入输出信号的发送接收；以及
选择电路，按照上述第1及第2端口各自输入的地址对上述存储阵列能进行同时存取，
上述存储阵列包含：
多个第1及第2字线，分别对应于存储单元行设置；以及
多个第1及第2位线，分别对应于存储单元列设置，
各上述存储单元包含：
触发器电路，用于根据所存储的数据，把第1及第2存储节点分别设定为第1及第2电位电平；
第1栅极晶体管，用于将对应的第1字线与栅极电耦合，将对应的第1位线与上述触发器电路之间电耦合；以及
第2栅极晶体管，用于将对应的第2字线与栅极电耦合，将对应的第2位线与上述触发器电路之间电耦合，
还具有：分别对应于存储单元行设置，分别对包含于对应的存储单元行内的各存储单元的上述触发器电路提供工作电压的电源线，
上述选择电路包含：
第1及第2行解码器，分别对应于上述第1及第2端口设置，按照输入的地址分别输出行选择指示；以及
多个字驱动器，分别对应于存储单元行设置，分别根据来自上述第1及第2行解码器的行选择结果，驱动对应的第1及第2字线，同时驱动对应的电源线，
各上述字驱动器在从上述第1及第2行解码器的一方接收到行选择指示的输入时，将对应的电源线的电压电平设定为第1电压电平，在从上述第1及第2行解码器两方接收到行选择指示的输入时，分别将上述对应的电源线的电压电平设定为较上述第1电压电平高的第2电压电平。
4.如权利要求3所述的半导体存储装置，
各上述字驱动器包含：
第1及第2字驱动单元，分别对应于对应的第1及第2字线设置，响应于从上述第1及第2行解码器分别输入的行选择指示，将上述对应的第1及第2字线的电压电平设定为上述第1电压电平；以及
电压切换电路，对应于对应的电源线设置，检测来自上述第1及第2行解码器两方的行选择指示的输入，将上述对应的电源线的电压电平从上述第1电压电平切换至第2电压电平。
5.一种半导体存储装置，具备：
存储阵列，具有矩阵状配置的多个存储单元；
第1及第2端口，执行相互独立的输入输出信号的发送接收；以及
选择电路，按照上述第1及第2端口各自输入的地址对上述存储阵列能进行同时存取，
上述存储阵列包含：
多个第1及第2字线，分别对应于存储单元行设置；以及
多个第1及第2位线，分别对应于存储单元列设置，
各上述存储单元包含：
触发器电路，用于根据所存储的数据，把第1及第2存储节点分别设定为第1及第2电位电平；
第1栅极晶体管，用于将对应的第1字线与栅极电耦合，将对应的第1位线与上述触发器电路之间电耦合；以及
第2栅极晶体管，用于将对应的第2字线与栅极电耦合，将对应的第2位线与上述触发器电路之间电耦合，
上述选择电路包含：
第1及第2行解码器，分别对应于上述第1及第2端口设置，按照输入的地址分别输出行选择指示；以及
多个字驱动器，分别对应于存储单元行设置，用于分别根据来自上述第1及第2行解码器的行选择结果，驱动对应的第1及第2字线，
各上述字驱动器在从上述第1及第2行解码器的一方接收到行选择指示的输入时，驱动与该第1及第2行解码器的一方相对应的字线，在从上述第1及第2行解码器两方接收到行选择指示的输入时，驱动任一方的字线。
6.如权利要求5所述的半导体存储装置，
各上述字驱动器包含：第1及第2字驱动单元，分别对应于对应的第1及第2字线设置，响应于从上述第1及第2行解码器分别输入的行选择指示，将上述对应的第1及第2字线驱动为预定的电压电平，
上述第1及第2字驱动单元的一方包含：检测来自上述第1及第2行解码器两方的行选择指示的输入，停止该第1及第2行解码器的对应一方的字线的驱动的停止装置。
7.如权利要求5所述的半导体存储装置，还具备：
地址比较电路，判定上述第1及第2端口分别输入的地址是否为对应于同一存储单元行的地址；以及
短路电路，分别对应于存储单元列设置，各自根据上述地址比较电路的判定结果对对应的第1及第2位线进行短路。
8.如权利要求5所述的半导体存储装置，还具备：
第1及第2读出写入电路，分别对应于上述第1及第2端口设置，分别与上述多个第1及第2位线电耦合以执行数据读出和数据写入；
地址比较电路，判定上述第1及第2端口分别输入的地址是否为对应于同一存储单元行的地址；以及
切换电路，对应于上述第1及第2读出写入电路的任一方设置，根据上述地址比较电路的判定结果，从与该第1及第2读出写入电路的对应一方的位线的电连接切换至与另一方的位线的电连接。
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