JP3101336B2 - 半導体集積記憶回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積記憶回路特
に２つのＣＰＵの間に配置されて共有メモリとして使用
されたりするデュアルポート・メモリに関するものであ
る。電子機器の機能・性能の向上に対する要求は増々強
くなっている。また、半導体集積回路の価格は増々安価
になってきている。この結果、近年ではシステムに要求
される機能・性能を満たすために、ひとつのシステムに
複数のＣＰＵを搭載し、各ＣＰＵに負荷を分散させる方
式を採ることが多い。このようなシステムでデュアルポ
ート・メモリが広く使われている。デュアルポート・メ
モリには書込みポートと読出しポートの２つのポートを
有するもの例えばファーストイン・ファーストアウト・
メモリ（ＦＩＦＯ）やラストイン・ファーストアウト・
メモリ（ＬＩＦＯ）等のメモリがある。

【０００２】

【従来の技術】複数のＣＰＵが１つのデュアルポート・
メモリを共有する例を図６（ａ）に示す。ＣＰＵ_L とＣ
ＰＵ_R の間にデュアルポート・メモリＤＰＭが配置さ
れ、ふたつのＣＰＵの共有メモリとして使用されてい
る。デュアルポート・メモリＤＰＭは制御線Ｌ₁ を介し
てＣＰＵ_L からアドレス制御情報、読出し・書込み制御
情報を受け、データバス線ＤＢ₁ を介してＣＰＵ_L とデ
ータのやりとりを行う。同時に、デュアルポート・メモ
リＤＰＭは制御線Ｌ₂ を介してＣＰＵ_R からアドレス制
御情報、読出し・書込み制御情報を受け、データバス線
ＤＢ₂ を介してＣＰＵ_R とデ一タのやりとりを行う。こ
の時、ふたつのＣＰＵは原則として互いに相手方のＣＰ
Ｕの動作を意識することなく、独立にメモリをアクセス
できる。

【０００３】計測器の場合を例に更に詳細に説明する
と、例えばＣＰＵ_L には計測用の周辺機器が接続され
て、ＣＰＵ_L はこの周辺機器を制御して計測を行い、そ
の結果をデュアルポート・メモリＤＰＭに書込む。一
方、ＣＰＵ_R には計測結果出力用の周辺機器（プリン
タ、ＣＲＴ等）が接続されて、該ＣＰＵ_R はデュアルポ
ート・メモリから読出したデータを加工して、その結果
を該出力用周辺機器に送出する。このように計測作業と
出力作業を別のＣＰＵに分担させることによって、ひと
つのＣＰＵに対する負荷が軽くなり、高速な動作が可能
となる。

【０００４】このようなデュアルポート・メモリは、一
般に図６（ｃ）に示したように構成される。この図のデ
ュアルポート・メモリＤＰＭにおいて、メモリセルアレ
イ１０を除いた各回路は左ポート及び右ポート用に別々
に用意されており、各ポートから同一メモリセルに独立
にアクセス可能になっている。左ポートからはアドレス
入力Ａ_0L〜Ａ_nLが左アドレス・バッファ３１に印加さ
れ、その出力の一部は左行デコーダ２１に送出されて、
メモリセルアレイ中の所望の行を選択する。左アドレス
・バッファ３１の残りの出力は左列デコーダ２３に送出
されて、メモリセルアレイ中の所望の例を選択する。こ
のようにして選択された所望のメモリセルは、左ＩＯ回
路２５に電気的に接続され、読出し・書込み動作が可能
となる。一方、左ポートに印加された他の制御信号／Ｃ
Ｓ_L ，／ＷＥ_L は左ＩＯバッファ３３を制御して、左Ｉ
Ｏ回路２５を介してメモリセルに対して読出し・書込み
動作を行う。右ポートに対しても、同様に右アドレス・
バッファ３２、右行デコーダ２２、右列デコーダ２４、
右ＩＯ回路２６、右ＩＯバッファ３４が設けられてお
り、左ポートと同様の動作によりメモリセルに対して読
出し・書込み動作を行う。

【０００５】上述のようなふたつのポートからの独立し
たアクセスを達成するために、デュアルポート・メモリ
のメモリセルは、通常図６（ｂ）のように構成される。
図では１２，１３が負荷素子であり、高抵抗ポリシリコ
ン等で形成される。また１４，１５はドレインとゲート
がクロス接続されたＭＯＳ ＦＥＴであり、これらの１
２〜１５の４素子でフリップ・フロップを構成して記憶
を保持することは通常のスタティック・メモリと同様で
ある。デュアルポート・メモリでは、このフリップ・フ
ロップ１１に対して、２組の伝送手段が接続されてい
る。即ち、フリップ・フロップ１１はゲートを左ポート
行選択線ＷＬ_L に接続された第一の伝送用トランジスタ
ペア１６，１７を介して左ポート・ビット線ＢＬ_L ，／
ＢＬ_L に各々接続され、また、ゲートを右ポート行選択
線ＷＬ_R に接続された第二の伝送用トランジスタペア１
８，１９を介して右ポート・ビット線ＢＬ_R ，／ＢＬ_R
に各々接続される。このようにすることによって、各ポ
ートは同一のメモリセルアレイに対して独立にアクセス
可能となる。

【０００６】ところで一般に、ある装置からのデータを
他の装置が処理する場合には、各々の装置のデータ処理
速度が異なるため、その間に介在してデータの受け渡し
を仲介するレート・バッファが必要となる。例えば、Ｃ
ＰＵの処理データをプリンタに出力するような場合、Ｃ
ＰＵからの処理データの転送速度はプリンタの印字速度
よりも速いため、一且ＣＰＵからの転送データを蓄え、
プリンタの処理速度に合わせてそのデータをプリンタに
送出するバッファが必要となり、このような用途には通
常ＦｌＦＯが用いられる。

【０００７】ＦＩＦＯ型記憶装置は、通常、図６（ｄ）
に示すように構成される。この図において、４０はＦＩ
ＦＯメモリであり、メモリセルアレイ１０、書込み回路
４１、書込ポインタ４２、読出し回路４３、読出ポイン
タ４４により構成される。書込みポインタ４２には書込
みクロック／Ｗが入力されており、メモリセルアレイ１
０のどの番地に割込みを行うかの情報、即ち書込みアド
レスをクロック／Ｗに従ってシーケンシャルに発生す
る。書込み回路４１は、書込ポインタ４２によって指示
された番地に対してＤinに与えられた入力データを書込
む。一方読出ポインタ４４には読出しクロック／Ｒが入
力されており、メモリセルアレイ１０のどの番地から読
出しを行うかの情報、即ち読出しアドレスをクロック／
Ｒに従ってシーケンシャルに発生する。読出し回路４３
は、読出ポインタ４４によって指示された番地に対して
読出し動作を行い、その読出しデータをＤout に出力す
る。なお、書込ポインタ４２及び読出ポインタ４４にリ
セット信号／ＲＳＴが入力され、両ポインタを初期設定
（０番地の設定）できるようになっている。ポインタは
具体的にはカウンタであり、クロックを計数してその計
数値をアドレスとする。最初リセット信号でクリアし、
ポインタ４２は各書込みで入力するクロック／Ｗを計数
し、またそれより遅れて読出しを行ない、ポインタ４４
は各読出し毎に入力するクロック／Ｒを計数し、ポイン
タ４４の計数値はポインタ４２の計数値を越えることは
ないようにすることで、ＦＩＦＯ動作を実行することが
できる。

【０００８】デュアルポート・メモリをＦＩＦＯメモリ
に利用でき、この場合左Ｌ側、右Ｒ側は一方が書込み側
（書込み専用）、他方が読取り側（読出し専用）に固定
される。勿論、デュアルポート・メモリそれ自体は左，
右側が書込み、読出し側に任意、随時なることができ
る。

【０００９】デュアルポート・メモリセルは上記のよう
な回路構成となっているが、このセルに対する書込みを
図７で説明する。図７のメモリセル部分は図６（ｂ）と
同じであるため説明は省略する。各ポートのビット線対
には各々負荷トランジスタ５１〜５４が接続され、ビッ
ト線のレベルを維持する。また各ポートのデータ線対Ｄ
Ｂ，／ＤＢにも各々負荷トランジスタ５９〜６２が接続
され、データ線のレベルを維持している。さらに各々の
ポートのビット線対とデータ線対との間には列選択用の
トランジスタ５５〜５８が介挿されており、各ポートの
列選択信号Ｙ_L又はＹ_R で導通を制御されている。ここ
では図示していないが、データ線対にはセンスアンプが
接続されて、読出し時にデータ線対の読出しレベルをセ
ンスする。また、書込み回路もデータ線に接続されて、
セルヘの書込みを制御する。図７（ａ）では、右ポート
から書込みを行う場合について説明するために、右ポー
トのみに書込み回路（６３〜６６で構成される回路部
分）を図示している。

【００１０】まず、図７（ａ）で右ポートから選択セル
ヘデータ“Ｈ”を書込む場合を考えることとし、この時
左ポートは右ポートから書込みを行っている行を選択し
ていないものとする。即ち、ワード線ＷＬ_R には“Ｈ”
レベル，ＷＬ_L には“Ｌ”レベルが与えられているもの
とする。上記“Ｈ”を書込むために、入力ＩＮ_R に
“Ｈ”，／ＩＮ_R に“Ｌ”が与えられる。この時、書込
み回路のトランジスタは６３，６６がオン、６４，６５
がオフとなり、その結果データ線ＤＢ_R に“Ｈ”、／Ｄ
Ｂ_R に“Ｌ”が出力される。このデータ線レベルは列選
択トランジスタ５７，５８を介してビット線に伝達され
て、ＢＬ_R を“Ｈ”，／ＢＬ_R を“Ｌ”とし、この結果
メモリセル１１のノードＣが“Ｈ”、ノード／Ｃが
“Ｌ”となり、これによってトランジスタ１５がオン、
１４がオフになり、“Ｈ”書込みが達成される。この時
“Ｌ”側のビット線レベルは、ビット線負荷トランジス
タ５４及びデータ線負荷トランジスタ６２からの負荷電
流Ｉ₁ ，Ｉ₂ によってグランド・レベルに対して浮いた
レベルとなるが、負荷トランジスタ５４，６２のｇｍは
書込み回路のトランジスタ６６のｇｍよりも通常小さく
設定されるために、このレベルの浮き（上昇）は（過常
数百ｍＶ程度）である。書込み時には、このレベルが伝
送トランジスタ１８を介してセルのノード／Ｃに書込ま
れるが、これはクロスカップルされたセルの他方のトラ
ンジスタ１４を充分にオフさせるレベルであり、従って
安定な書込みができる。

【００１１】右ポートと左ポートが別々の行を選択して
いる場合は、このように通常のシングルポート・メモリ
と同様の書込み動作が行われ、デュアルポート・メモリ
特有の問題は生じない。しかし、右ポートと左ポートが
同一の行を選択している場合の書込み動作は、以下に示
すように通常のシングルポート・メモリと異なり、間題
を生じやすい。

【００１２】左右両ポートが同一の行を選択し、且つ一
方のポート（例えば右ポート）から書込み（例えば
“Ｈ”書込み）を行う場合を次に図７（ｂ）を参照して
説明する。この場合の動作は、殆ど上記の左右両ポート
が別々の行を選択している場合と同様であるが、左ポー
トの行選択線ＷＬ_L が“Ｈ”レベルとなっている点が大
きく相違する。このために、左ポートのビット線負荷ト
ランジスタ５２からメモリセルの左ポート伝送トランジ
スタ１７を介してメモリセルのノード／Ｃに流入する電
流が生じる。また、左右両ポートが行のみでなく、列も
同一列を選択しているような場合には、左ポートの列選
択トランジスタ５６もオンしているために、左ポートの
データバス線負荷トランジスタ６０からの電流もメモリ
セルに流入することになる。このようにセルのノード／
Ｃに流入してきた左ポートからの電流は、メモリセルの
右ポート伝送トランジスタ１９及び右ポートの列選択ト
ランジスタ５８を介して右ポートの割込み回路を構成す
るトランジスタ６６に吸収される。このように、左右両
ポートが同一行を選択した場合は、書込みトランジスタ
６６はより多くの負荷電流を吸収しなければならず、従
って、“Ｌ”側のビット線レベル／ＢＬの上昇を生じて
しまう。さらに、メモリセルの二つの伝送トランジスタ
１７，１９に左ポートのビット線負荷トランジスタ５２
からの電流が流れるために、メモリセルのノード／Ｃの
レベルは、／ＢＬ_L と／ＢＬ_R のレベルをトランジスタ
１７と１９のｇｍ比で分割したレベルとなる。一方、ト
ランジスタ１７と１９とは通常同一のチャネル長・チャ
ネル幅に設計されるから、このノード／Ｃのレベルは、
１．５Ｖ程度のかなり高いレベルとなってしまう。この
レベルはクロスカップルしたセルの他方のトランジスタ
１４をオフさせることができず、従って書込み動作の不
安定化を招いてしまう。

【００１３】

【発明が解決しようとする課題】以上のように、従来技
術によるデュアルポート・メモリでは、両ポートが同一
行を選択した時の書込み動作が不安定になってしまうと
いう問題点を抱えていた。本発明は、このようなデュア
ルポート・メモリ特有の問題を解決し、常に安定な書込
み動作を行なえるようにすることを目的とするものであ
る。

【００１４】

【課題を解決するための手段】本発明ではデュアルポー
ト・メモリにおいて、２つのポートが同一行を選択しか
つ一方のポートから書込みが行われるとき、少なくとも
該書込みの動作中は他方のポート側の行選択線のレベル
を通常選択レベルと非選択レベルとの間に設定する手段
（７０，７１，７２）を備える。図１（ａ）のアドレス
一致検出回路７０が上記同一行選択を検出する回路であ
り、右行、左行デコーダ電源制御回路７１，７２が上記
選択レベルを低下させる回路である。また図１（ｂ）に
示すように、デュアルポート・メモリにおいて、２つの
ポートが同一行を選択しかつ一方のポートから書込みが
行われるとき、少なくとも該書込みの動作中は他方のポ
ート側のデータ線のインピーダンスを高くすることも可
能である。図１（ｂ）の右、左データ線負荷制御回路７
３，７４が、上記データ線負荷のインピーダンスを高く
する回路である。

【００１５】また本発明では書込みポート及び読出しポ
ートの二つの専用ポートを有するデュアルポート・メモ
リにおいては、セルの読出しポート側伝送トランジスタ
の選択時のインピーダンスを、セルの書込みポート側伝
送トランジスタの選択時のインピーダンスよりも高くな
るように設定した。これは伝送トランジスタのチャネル
幅を変える、チャネル長を変える、ゲート電圧を変え
る、等により実施でき、図２にこの各例を示す。

【００１６】

【作用】デュアルポート・メモリにおいて２つのポート
が同一行を選択し、かつ一方のポートから書込みが行な
われる（他方のポートは読出し。これは同じセルヘの同
時書込みは禁止される、ＦＩＦＯなら一方が書込みなら
必ず他方は読出し、に依る）とき、読出し側から電流が
流入し、Ｌレベルを上げて書込みを不安定にするが、こ
れは流入電流を制限する、Ｌレベルの上昇を抑止する、
ことにより改善できる。

【００１７】図１（ａ）では読出し側の行選択線（ワー
ド線）の選択レベル（Ｈレベル）を下げ、伝送トランジ
スタ１７のインピーダンスを上げることで上記のことを
行なっている。また図１（ｂ）ではデータ線、ビット線
負荷６０，５２のインピーダンスを高くすることで上記
のことを行なっている。更に図２では伝送トランジスタ
のサイズを変えて上記のことを行なっている。

【００１８】

【実施例】図１，２を詳細に説明する。図１（ａ）では
右ポートの行アドレスＡ_0R〜Ａ_iR及び左ポートの行アド
レスＡ_0L〜Ａ_iLは、各々アドレスバッファ３２，３１に
よってＭＯＳレべルに変換された後、アドレス一致検出
回路７０に送出され、右ポートと左ポートの行アドレス
が一致しているか否かがチェックされる。アドレス一致
検出回路７０は、左右両ポートの行アドレスが一致した
とき一致検出出力ＡＭを発生し、これを左右の各行デコ
ーダ電源制御回路７１，７２に送出する。右行デコーダ
電源制御回路７１は、該出力ＡＭと左ポートの書込み制
御信号／ＷＥ_L を入力されて、右ポートの行デコーダ２
２に電源レベルＶ_CRを送出する。同様にして、左行デコ
ーダ電源制御回路７２は、該出力ＡＭと右ポートの書込
み制御信号／ＷＥ_R を入力されて、左ポートの行デコー
ダ２１に電源レベルＶ_CLを送出する。左右の各行デコー
ダ２２，２１は、この電源レベルとアドレス・バッファ
からの出力信号を入力されて、行選択線に出力を送出す
る。

【００１９】図３（ａ）は、アドレス一致検出回路７０
の構成例を示した図であり、複数の排他的ＯＲ（以後Ｅ
ＯＲと略称する）回路Ｇ₁₁，Ｇ₁₂，……とノア回路Ｇ₁₀
とで構成される。ＥＯＲ回路は各アドレス・ビット
Ａ₀ ，Ａ₁ ，……毎に設けられ、右及び左のアドレス信
号が入力され、左右のアドレスが一致していれば
“Ｌ”、不一致であれば“Ｈ”の各信号を出力する。ノ
ア回路Ｇ₁₀は、この信号を入力されて、左右のアドレス
が全て一致していれば“Ｈ”、不一致であれば“Ｌ”の
信号ＡＭを出力する。

【００２０】図３（ｂ）は、行デコーダ電源制御回路７
１，７２の構成例を示したもので、インバータＩ₁ ，Ｉ
₂ 、ナンドゲートＧ₁₁、ＰチャネルＦＥＴ Ｑ₁ 、Ｎチ
ャネルＦＥＴＱ₂ ，Ｑ₃ からなっている。この回路には
書込み制御信号／ＷＥ及びアドレス一致検出信号ＡＭが
入力され、左右両ポートのアドレスが一致している（Ａ
Ｍ＝Ｈ）期間に書込み信号が印加されると、インバータ
Ｉ₂ の出力ＬＣが“Ｈ”になる。３つのＦＥＴＱ₁ 〜Ｑ
₃ の接続点がこの電源制御回路の出力端ＶＣであり、Ｌ
Ｃが“Ｌ”の時にはＱ₁ がオン、Ｑ₂ がオフとなってＶ
ＣにはＶccレベルが出力される。またＬＣが“Ｈ”の時
にはＱ₁ がオフ、Ｑ₂ がオンとなって、常時オンしてい
るトランジスタＱ₃ によってＶＣにはＶcc−Ｖthのレベ
ルが出力される。トランジスタＱ₂ は狭チャネル幅、長
チャネル長の低ｇｍのＦＥＴであり、Ｑ₂ ，Ｑ₃ がとも
にオンの時即ちＬＣが“Ｈ”の時には、ＶＣにはＶcc一
Ｖth（ＶthはＱ₃ の閾値電圧）のレベルが出力される。

【００２１】この電源制御回路の出力ＶＣは、行選択線
を駆動する行デコーダ回路の最終段インバータの電源と
して供給される。この様子を図３（ｃ）に示す。この図
でＧ₁₂はナンド回路，Ｑ₅ はＰチャネルトランジスタ、
Ｑ₆ はＮチャネルトランジスタであり、Ｑ₅ ，Ｑ₆ によ
って行デコーダ回路２１，２２の最終段インバータが構
成されているが、その電源はＶccではなくＶＣとなって
いる。従って、該デコーダ回路の“Ｌ”レベル出力は通
常のインバータと同様０Ｖであるが、“Ｈ”レベル出力
はＶccではなくＶＣであり、メモリの動作状態に対応し
てＶcc又はＶcc一Ｖthのどちらかのレベルをとる。

【００２２】図４（ａ）は、上述の図１（ａ）の動作の
タイムチャートである。ここでは、従来技術の項におけ
る説明と同様に、左ポートのアドレスが右ポートのアド
レスに一致しかつ右ポートから書込みが行われたとす
る。図のＴ₁ は左ポートのアドレスが変化して右ポート
のアドレスに一致した時刻、Ｔ₂ は右ポートに書込み信
号が印加された時刻、Ｔ₃ は右ポートが書込み動作を終
了した時刻、Ｔ₄ は左ポートのアドレスが変化して左ポ
ートと右ポートのアドレスが不一致となった時刻を各々
示している。

【００２３】まず時刻Ｔ₁ は左右両ポートのアドレスが
不一致であるため、アドレス一致検出出力ＡＭは“Ｌ”
レベルであり、これを受けて信号ＬＣも“Ｌ”レベルと
なっている。この時のＶＣはＶccレベルである。時刻Ｔ
₁ で左ポートのアドレスが変化して、右ポートのアドレ
スに一致するため出力ＡＭは“Ｈ”レベルとなるが、右
ポートは書込み動作に入っていないため出力ＬＣは
“Ｌ”レベルのままで、従ってＶＣもＶccレベルに保持
される。なお、このアドレスで選択される行の行選択線
ＷＬ_L のレベルは、時点Ｔ₁ でＶccレベルとなる。次に
時刻Ｔ₂ で右ポートが書込み動作に入ると、出力ＬＣが
“Ｈ”レベルとなり、ＶＣはＶcc−Ｖthレベルに低下す
る。これを受けて左ポートの選択行の“Ｈ”レベルもＶ
cc−Ｖthレベルに低下する。時刻Ｔ₃ で右ポートの書込
みが終了すると、ＶＣは再びＶccレベルに復帰し、行選
択線の“Ｈ”レベルもＶccに復帰する。さらに，時刻Ｔ
₄ で左ポートのアドレスが変化すると、該行選択線のレ
ベルは０Ｖになるとともに、アドレス一致検出出力ＡＭ
は不一致を検出して“Ｌ”となる。

【００２４】以上が図１（ａ）の実施例の動作概要であ
る。このように左右両ポートが同一行を選択し、かつ一
方のポートが書込み動作に入った時に、他方の読出しポ
ート側行選択線の“Ｈ”レベルを低下させることによっ
て安定な書込みができる理由について以下に説明する。
図７（ｂ）で説明したように、左右両ポートが同一行を
選択しかつ一方（本例では右）のポートから書込みを行
った場合、メモリセルのノード／Ｃのレベルは、／ＢＬ
_L と／ＢＬ_R のレベルをトランジスタ１７とｌ９のｇｍ
の比で分割したレベルとなるが、本発明ではこの時の読
出しポート側の行選択線レベル（即ちＷＬ_L レベル）を
低下させることによってトランジスタ１７のｇｍを低下
させるため、ノード／Ｃのレベルは従来例よりも低下
し、その結果クロスカップルされたセルのトランジスタ
１４をオフ状態にし易くなる。このために、このような
デュアルポート・メモリ特有の状況下でも安定した書込
み動作を保証することが可能となる。

【００２５】図３（ｄ）は、図１（ｂ）のデータ線負荷
制御回路７３，７４の実施例を示し、図５は、メモリ全
体の実施例をを示す。図３（ｄ）に示すように、データ
線負荷制御回路７３，７４はインバータＩ₃ ，Ｉ₄ とナ
ンドゲートＧ₁₃からなっている。この回路には書込み制
御信号／ＷＬ_L 又は／ＷＬ_R とアドレス一致検出信号Ａ
Ｍが入力され、左右両ポートのアドレスが一致している
期間に書込み信号が印加されると、インバータＩ₄ の出
力ＬＣ_R 又はＬＣ_L に“Ｈ”を出力する。

【００２６】このデータ線負荷制御回路の出力ＬＣ_R 及
びＬＣ_L が、右ポート及び左ポートのデータ線負荷に送
出されて、そのインピーダンスを制御する。図５では、
全図を通してそうであるが、他の図と同じ部分には同じ
符号が付してある。図示のようにビット線負荷回路５１
〜５４、データ線負荷回路５９〜６２には、Ｐチャネル
ＦＥＴ７７〜８２，７５，７６，８５，８６が直列に挿
入され、出力ＬＣ_L がＨのときトランジスタ７５，７
６，７７，７８のインピーダンスが高くなり、出力ＬＣ
_R がＨのときトランジスタ８１，８２，８５，８６のイ
ンピーダンスが高くなる。トランジスタ７９と８０は右
側コラム選択信号Ｙ_R がＨのときインピーダンスが高く
なり、トランジスタ８５，８６は左側コラム選択信号Ｙ
_L がＨのときインピーダンスが高くなる。

【００２７】図５の動作を、図４（ｂ）を参照して説明
する。図４（ｂ）でも、従来技術の説明と対比できるよ
うに、左右のポートが同一の行を選択し、かつ右ポート
から“Ｈ”を書込んだ場合を示す。図４（ｂ）のＴ₁ は
左ポートのアドレスが変化して左右両ポートの少なくと
も行アドレスが一致した時刻、Ｔ₂ は右ポートに書込み
信号が印加された時刻、Ｔ₃ は右ポートが書込み動作を
終了した時刻、Ｔ₄ は左ポートのアドレスが変化して左
右両ポートのアドレスが不一致となった時刻を各々示
す。

【００２８】まず時刻Ｔ₁ は左右両ポートのアドレスが
不一致であるため、アドレス一致検出出力ＡＭは“Ｌ”
レベルであり、これを受けて信号ＬＣ_L は“Ｌ”レベル
となっている。従って、ビット線負荷回路を構成するト
ランジスタ７７，７８及びデータ線負荷回路を構成する
トランジスタ７５，７６はオン状態となり、これらのト
ランジスタがないのと同様になって、ビット線及びデー
タ線にはこれらのＰチャネルトランジスタに直列に介挿
されたＮチャネルトランジスタ５１，５２，５９，６０
を介してチャージ供給が行われる。

【００２９】時刻Ｔ₁ において左右ポートの少なくとも
行アドレスが一致すると、出力ＡＭは“Ｈ”レベルとな
るが、右ポートは書込み動作に入っていないため出力Ｌ
Ｃ_Lは“Ｌ”レベルのままで、従ってビット線負荷回路
及びデータ線負荷回路の状態も、時刻Ｔ₁ と同様であ
る。

【００３０】次に時刻Ｔ₂ で右ポートが書込み動作に入
ると、出力ＬＣ_L が“Ｈ”レベルとなり、ビット線負荷
回路を構成するトランジスタ７７，７８はオフ状態とな
る。ここで、右ポートから書込みを行っている列は、Ｙ
_R が“Ｈ”レベルとなっているから、その列に対応する
左ポートのビット線負荷回路のトランジスタ７９，８０
もオフであり、この列のビット線負荷回路は全体として
オフ状態に設定される。従って，従来例のような、左ポ
ートのビット線負荷からメモリセルの二つの伝送トラン
ジスタ１７，１９を介して右ポートの書込みトランジス
タ６６に吸収される電流経路は発生せず、セルのノード
／Ｃのレベルは低く保たれて、安全な書込み動作が維持
される。また、ＬＣ_L が“Ｈ”であることにより、デー
タ線負荷回路を構成するトランジスタ７５，７６もオフ
であるから、左右両ポートが行のみでなく、列も同一列
を選択している場合でも、前記の有害電流経路は発生し
ない。なお、右ポートから書込みを行っている列以外に
ついてはＹ_R が“Ｌ”レベルであるから、ビット線負荷
回路はオンしているため、ビット線がフローティング状
態となって読出しが不安定になるようなことはない。時
刻Ｔ₃ で右ポートの書込みが終了すると、ＬＣ_L は再び
“Ｌ”レベルに復帰し、ビット線負荷回路及びデータ線
負荷回路はオンとなる。

【００３１】次に図２を詳述する。ＦＩＦＯメモリでは
読出し側、書込み側が一定であるから上述の電流制限手
段は固定的なものを使用できる。ここでも右側ポートが
書込み、左側ポートが読出し、とする（但しこれに固
定）。図２（ａ）では読出し用伝送トランジスタ１６，
１７のチャネル幅Ｗ_R は、書込み用伝送トランジスタ１
８，１９のチャネル幅Ｗ_W よりも狭く設定されている。
これによりセルの書込み用伝送トランジスタのインピー
ダンスを、読出し用伝送トランジスタのそれより低くす
ることができ、これらのトランジスタのインピーダンス
比で決定されるセルのノード／Ｃのレベルを低くするこ
とができる。

【００３２】図２（ｄ）では読出し用伝送トランジスタ
１６，１７のチャネル長Ｌ_R は、書込み用伝送トランジ
スタ１８，１９のチャネル長Ｌ_W よりも長く設定されて
いる。これにより同様効果を得ることができる。図２
（ｂ）（ｃ）は回路的に行なうもので、（ｂ）は書込み
（右）側、（ｃ）は読出し（左）側である。トランジス
タＱ₇ とＱ₈ ，Ｑ₉ とＱ₁₀はCMOSインバータを構成し、
行デコーダのワード線ドライバを構成する。（ｃ）では
これにダイオ一ド接続のトランジスタＱ₁₁が直列に挿入
される。ワード線選択時には、書込みポインタＷＰ、読
出しポインタＲＰがＨになり、インバータＩ₅ ，Ｉ₆ で
反転されてＱ₇ ，Ｑ₉ をオン、Ｑ₈ ，Ｑ₁₀をオフにす
る。従ってワード線ＷＬ_R ，ＷＬ_L がＨレベルになる
が、読出し側（ｃ）ではトランジスタＱ₁₁が入っている
のでこの分だけ低く、例えばＷＬ_R ＝Ｖcc，ＷＬ_L ＝Ｖ
cc−Ｖthになる。ワード線の選択レベルが低ければ伝送
トランジスタのインピーダンスが高く、これにより図２
（ａ）（ｄ）と同様な効果が得られる。

【００３３】

【発明の効果】以上に述ベたように、本発明によれば、
デュアルポート・メモリにおいて、ふたつのポートが同
一行を選択し、かつ一方のポートから書込みが行われた
場合でも、従来例に見られたような書込みの不安定性を
回避することができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の原理図（続き）である。

【図３】図１の各部の実施例を示す回路図である。

【図４】動作説明用のタイムチャートである。

【図５】図１（ｂ）の実施例を示す回路図である。

【図６】デュアルポート・メモリの説明図である。

【図７】デュアルポート・メモリにおける問題点の説明
図である。

【符号の説明】

21，22 左，右行デコーダ 71，72 右，左行デコーダ電源制御回路 70 アドレス一致検出回路 73, 74 右，左データ線負荷制御回路 Ｗ チャネル幅 Ｌ チャネル長 16〜19 伝送トランジスタ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 デュアルポート型の半導体集積記憶回路
   において、 ２つのポートが同一行を選択しかつ一方のポートから書
   込みが行われるとき、少なくとも該書込みの動作中は他
   方のポート側の行選択線のレベルを通常選択レベルと非
   選択レベルとの間に設定する手段（７０，７１，７２）
   を備えることを特徴とする半導体集積記憶回路。
2. 【請求項２】 書込み専用ポートと読出し専用ポートを
   持つデュアルポート型の半導体集積記憶回路において、 読出しポート側の伝送トランジスタのインピーダンスを
   書込みポート側の伝送トランジスタのインピーダンスよ
   りも高くなるようにしたことを特徴とする 半導体集積記
   憶回路。
3. 【請求項３】 読出しポート側の伝送トランジスタ（１
   ６，１７）を、書込みポート側の伝送トランジスタ（１
   ８，１９）より、そのチャネル幅（Ｗ）を狭く又はその
   チャネル長（Ｌ）を長くしたことを特徴とする請求項２
   に記載の半導体集積記憶回路。
4. 【請求項４】 読出しポート側の伝送トランジスタから
   の出力電位レベルを、書込みポート側の伝送トランジス
   タからの出力電位レベルより低くしたことを特徴とする
   請求項２に記載の半導体集積記憶回路。