JPH0786425A - ダイナミック型ｒａｍ - Google Patents
ダイナミック型ｒａｍInfo
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- JPH0786425A JPH0786425A JP5187359A JP18735993A JPH0786425A JP H0786425 A JPH0786425 A JP H0786425A JP 5187359 A JP5187359 A JP 5187359A JP 18735993 A JP18735993 A JP 18735993A JP H0786425 A JPH0786425 A JP H0786425A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【目的】 多ビットの単位でのメモリアクセスを行いつ
つ、低消費電力化と高集積化を実現したダイナミック型
ＲＡＭを提供する。 【構成】 中央部において分離された第１の入出力線を
持つメモリマットの両側に、かかる第１の入出力線をそ
れぞれ選択してメインアンプの入力及びライトアンプの
出力に導く第２の入出力線に接続する一対のスイッチを
設け、上記メモリマットの一方側にスイッチ制御回路を
設けて両方のスイッチを制御するとともに、上記分離さ
れた第１の入出力線にそれぞれ対応して一対のカラムス
イッチを選択する。 【効果】 同じ配線領域の幅に分離された２つの配線群
を一直線上に配置することができるからメモリアレイ内
の入出力線の配線領域を半分に減らすことができるとと
もに、そのスイッチ制御回路も簡素化できる。
つ、低消費電力化と高集積化を実現したダイナミック型
ＲＡＭを提供する。 【構成】 中央部において分離された第１の入出力線を
持つメモリマットの両側に、かかる第１の入出力線をそ
れぞれ選択してメインアンプの入力及びライトアンプの
出力に導く第２の入出力線に接続する一対のスイッチを
設け、上記メモリマットの一方側にスイッチ制御回路を
設けて両方のスイッチを制御するとともに、上記分離さ
れた第１の入出力線にそれぞれ対応して一対のカラムス
イッチを選択する。 【効果】 同じ配線領域の幅に分離された２つの配線群
を一直線上に配置することができるからメモリアレイ内
の入出力線の配線領域を半分に減らすことができるとと
もに、そのスイッチ制御回路も簡素化できる。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍに関し、特に８ビットないし３２ビットのように多ビ
ットの単位でデータの書き込みと読み出しを行うものに
利用して有効な技術に関するものである。
Ｍに関し、特に８ビットないし３２ビットのように多ビ
ットの単位でデータの書き込みと読み出しを行うものに
利用して有効な技術に関するものである。
【０００２】
【従来の技術】複数のメモリチップを１つのメモリチッ
プに置き換えて実装スペースを小さくする等のために大
記憶容量化されるダイナミック型ＲＡＭでは、多ビット
の単位でのメモリアクセスが行われる傾向にある。この
ように多ビットの単位でのメモリアクセスが行われるダ
イナミック型ＲＡＭの例としては、例えば、日経マグロ
ウヒル社１９８９年６月１２日発行（No.475) 『日経エ
レクトロニクス』PP.141〜144 がある。
プに置き換えて実装スペースを小さくする等のために大
記憶容量化されるダイナミック型ＲＡＭでは、多ビット
の単位でのメモリアクセスが行われる傾向にある。この
ように多ビットの単位でのメモリアクセスが行われるダ
イナミック型ＲＡＭの例としては、例えば、日経マグロ
ウヒル社１９８９年６月１２日発行（No.475) 『日経エ
レクトロニクス』PP.141〜144 がある。
【０００３】
【発明が解決しようとする課題】多ビットの単位でのメ
モリアクセスを行うためには、センスアンプを中心にし
た１つのメモリアレイにおいても、複数ビットの単位で
のメモリアクセスを行う必要が生じる。この場合には、
メモリセルが接続されるビット線に対してカラムスイッ
チを通して接続される入出力線の数もそれに応じて増大
させる必要がある。このような入出力線が増大すると、
その配線領域を確保するためにメモリアレイのサイズが
大きくなってしまう。
モリアクセスを行うためには、センスアンプを中心にし
た１つのメモリアレイにおいても、複数ビットの単位で
のメモリアクセスを行う必要が生じる。この場合には、
メモリセルが接続されるビット線に対してカラムスイッ
チを通して接続される入出力線の数もそれに応じて増大
させる必要がある。このような入出力線が増大すると、
その配線領域を確保するためにメモリアレイのサイズが
大きくなってしまう。
【０００４】そこで、入出力線の配線領域の幅を狭くし
つつ、複数の入出力線を配置する方法として、本願発明
者等においては、図４に示すように、メモリマットの中
央部分で点線で示すように入出力線を２つに分離して配
置することを考えた。この構成では、同じ配線領域の幅
に分離された２つの配線群を一直線上に配置することが
できるから、入出力線の配線領域を半分に減らすことが
できる。
つつ、複数の入出力線を配置する方法として、本願発明
者等においては、図４に示すように、メモリマットの中
央部分で点線で示すように入出力線を２つに分離して配
置することを考えた。この構成では、同じ配線領域の幅
に分離された２つの配線群を一直線上に配置することが
できるから、入出力線の配線領域を半分に減らすことが
できる。
【０００５】つまり、同図においてセンスアンプを挟ん
で一対からなるメモリアレイが配置され、このメモリア
レイにおいて複数ビットの単位でメモリアクセスを行う
ようにするとき、その中央部で入出力線を分離すれば同
じ配線領域幅により２倍の入出力線を配置することがで
きる。
で一対からなるメモリアレイが配置され、このメモリア
レイにおいて複数ビットの単位でメモリアクセスを行う
ようにするとき、その中央部で入出力線を分離すれば同
じ配線領域幅により２倍の入出力線を配置することがで
きる。
【０００６】ダイナミック型ＲＡＭでは、ワード線を選
択状態にするとそれに接続された多数のメモリセルの記
憶電荷がビット線に読み出されてしまうので、センスア
ンプによりそれを増幅してもとの情報電荷を書き込む必
要がある。メモリマット内の複数のメモリアレイにおい
て複数のワード線を同時に選択状態にしても、多ビット
の単位で読み出しを行うようにすることができる。しか
し、この場合には動作状態にされるセンスアンプの数に
応じて消費電流が増大してしまう。
択状態にするとそれに接続された多数のメモリセルの記
憶電荷がビット線に読み出されてしまうので、センスア
ンプによりそれを増幅してもとの情報電荷を書き込む必
要がある。メモリマット内の複数のメモリアレイにおい
て複数のワード線を同時に選択状態にしても、多ビット
の単位で読み出しを行うようにすることができる。しか
し、この場合には動作状態にされるセンスアンプの数に
応じて消費電流が増大してしまう。
【０００７】図４の構成では、メモリアレイ内に形成さ
れる入出力線の形成領域を狭くできる反面、それぞれの
入出力線をメンインアンプ等に接続される共通入出力線
とを接続させるＩ／Ｏスイッチを制御するスイッチ制御
回路が２つ設けることが必要になる。そして、スイッチ
制御回路が２つ設けられることに応じて、それに供給さ
れるマット選択信号やアドレス信号の配線領域も増加し
てしまうという問題の生じることが判明した。
れる入出力線の形成領域を狭くできる反面、それぞれの
入出力線をメンインアンプ等に接続される共通入出力線
とを接続させるＩ／Ｏスイッチを制御するスイッチ制御
回路が２つ設けることが必要になる。そして、スイッチ
制御回路が２つ設けられることに応じて、それに供給さ
れるマット選択信号やアドレス信号の配線領域も増加し
てしまうという問題の生じることが判明した。
【０００８】この発明の目的は、多ビットの単位でのメ
モリアクセスを行いつつ、低消費電力化と高集積化を実
現したダイナミック型ＲＡＭを提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
モリアクセスを行いつつ、低消費電力化と高集積化を実
現したダイナミック型ＲＡＭを提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、中央部において分離された
第１の入出力線を持つメモリマットの両側に、かかる第
１の入出力線をそれぞれ選択してメインアンプの入力及
びライトアンプの出力に導く第２の入出力線に接続する
一対のスイッチを設け、上記メモリマットの一方側にス
イッチ制御回路を設けて両方のスイッチを制御するとと
もに、上記分離された第１の入出力線にそれぞれ対応し
て一対のカラムスイッチを選択する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、中央部において分離された
第１の入出力線を持つメモリマットの両側に、かかる第
１の入出力線をそれぞれ選択してメインアンプの入力及
びライトアンプの出力に導く第２の入出力線に接続する
一対のスイッチを設け、上記メモリマットの一方側にス
イッチ制御回路を設けて両方のスイッチを制御するとと
もに、上記分離された第１の入出力線にそれぞれ対応し
て一対のカラムスイッチを選択する。
【００１０】
【作用】上記した手段によれば、同じ配線領域の幅に分
離された２つの配線群を一直線上に配置することができ
るからメモリアレイ内の入出力線の配線領域を半分に減
らすことができるとともに、そのスイッチ制御回路も簡
素化できる。
離された２つの配線群を一直線上に配置することができ
るからメモリアレイ内の入出力線の配線領域を半分に減
らすことができるとともに、そのスイッチ制御回路も簡
素化できる。
【００１１】
【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭにおけるメモリマット部の一実施例のブロック図が
示されている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術より、単結晶シリコンのような１個
の半導体基板上において形成される。同図の各回路と配
線は、半導体基板上における実際の幾何学的な配置にほ
ぼ合わせて描かれている。
ＡＭにおけるメモリマット部の一実施例のブロック図が
示されている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術より、単結晶シリコンのような１個
の半導体基板上において形成される。同図の各回路と配
線は、半導体基板上における実際の幾何学的な配置にほ
ぼ合わせて描かれている。
【００１２】メモリマットは、８個のメモリアレイから
構成される。１つのメモリアレイは、センスアンプを挟
んで設けられる一対のメモリセルアレイから構成され
る。すなわち、この実施例のメモリアレイは、上記１つ
のセンスアンプが一対のメモリセルアレイに対して共通
に用いられるという、いわゆるシェアードセンス方式に
より構成される。
構成される。１つのメモリアレイは、センスアンプを挟
んで設けられる一対のメモリセルアレイから構成され
る。すなわち、この実施例のメモリアレイは、上記１つ
のセンスアンプが一対のメモリセルアレイに対して共通
に用いられるという、いわゆるシェアードセンス方式に
より構成される。
【００１３】メモリセルアレイは、センスアンプ列と平
行にワード線が延長され、ロウデコーダ（Row Decoder)
とワードドライバ(Word Driver) からなるワード線選択
回路により選択される。この実施例では、上記１つのメ
モリマットに対して１本のワード線が選択状態にされ
る。そして、この選択されるワード線が設けられるメモ
リアレイにおけるセンスアンプのみが活性化されて、選
択されたワード線に接続されたメモリセルの記憶情報を
増幅し、もとのメモリセルに増幅された信号の書き込み
動作（再書き込み；リフレッシュ）を行う。
行にワード線が延長され、ロウデコーダ（Row Decoder)
とワードドライバ(Word Driver) からなるワード線選択
回路により選択される。この実施例では、上記１つのメ
モリマットに対して１本のワード線が選択状態にされ
る。そして、この選択されるワード線が設けられるメモ
リアレイにおけるセンスアンプのみが活性化されて、選
択されたワード線に接続されたメモリセルの記憶情報を
増幅し、もとのメモリセルに増幅された信号の書き込み
動作（再書き込み；リフレッシュ）を行う。
【００１４】この実施例では、上記センスアンプ部にそ
れと平行に設けられる第１の入出力線が同図に点線で示
すように中央部において分離されている。これにより、
１つのメモリマットから８ビットの単位でメモリアクセ
スを行う場合、メモリアレイ内に設けられる入出力線の
配線幅は、４ビット分に低減できる。すなわち、上記の
ように分離された第１の入出力線により、同図の上下に
４ビット分ずつの第１の入出力線が配置される。すなわ
ち、４ビット分の配線幅により８ビット単位でのメモリ
アクセスが可能になる。１ビットの信号に対してトルー
（非反転）信号とバー（反転）信号からなる２本の信号
線が必要とされるから、信号線の数でいうと１６本分の
信号線幅が８本分の信号線幅に低減できる。
れと平行に設けられる第１の入出力線が同図に点線で示
すように中央部において分離されている。これにより、
１つのメモリマットから８ビットの単位でメモリアクセ
スを行う場合、メモリアレイ内に設けられる入出力線の
配線幅は、４ビット分に低減できる。すなわち、上記の
ように分離された第１の入出力線により、同図の上下に
４ビット分ずつの第１の入出力線が配置される。すなわ
ち、４ビット分の配線幅により８ビット単位でのメモリ
アクセスが可能になる。１ビットの信号に対してトルー
（非反転）信号とバー（反転）信号からなる２本の信号
線が必要とされるから、信号線の数でいうと１６本分の
信号線幅が８本分の信号線幅に低減できる。
【００１５】上記のように入出力線がメモリマットの中
央部で分離されるが、ワード線は分離されることなくワ
ードドライバが設けられた側からメモリマットの反対側
端まで延長される。同様に、メモリセルアレイの相補ビ
ット線に対応して設けられるＣＭＯＳラッチ回路からな
る単位センスアンプを接続するコモンソース線もメモリ
マットの両端まで分離されることなく延長される。
央部で分離されるが、ワード線は分離されることなくワ
ードドライバが設けられた側からメモリマットの反対側
端まで延長される。同様に、メモリセルアレイの相補ビ
ット線に対応して設けられるＣＭＯＳラッチ回路からな
る単位センスアンプを接続するコモンソース線もメモリ
マットの両端まで分離されることなく延長される。
【００１６】上記メモリマットにおいて、ワード線と直
交するようにカラム選択線が配置される。このカラム選
択線は、カラムデコーダ（Column Decoder) により選択
される。カラムデコーダは、上記分離された第１の入出
力線に対応して一対のカラムスイッチを選択するような
選択信号を形成する。すなわち、上記点線で分離された
メモリマットにおいてそれぞれ１本ずつのカラム選択線
を選択状態にする。
交するようにカラム選択線が配置される。このカラム選
択線は、カラムデコーダ（Column Decoder) により選択
される。カラムデコーダは、上記分離された第１の入出
力線に対応して一対のカラムスイッチを選択するような
選択信号を形成する。すなわち、上記点線で分離された
メモリマットにおいてそれぞれ１本ずつのカラム選択線
を選択状態にする。
【００１７】上記のような１つのメモリアレイにおける
１本のワード線の選択動作及びセンスアンプの増幅動作
と、１つのマットにおいて２本のカラム選択線を選択状
態にさせることにより、分離された入出力線においてそ
れぞれ４ビットずつ、合計で８ビットの単位でのメモリ
アクセスが行われる。
１本のワード線の選択動作及びセンスアンプの増幅動作
と、１つのマットにおいて２本のカラム選択線を選択状
態にさせることにより、分離された入出力線においてそ
れぞれ４ビットずつ、合計で８ビットの単位でのメモリ
アクセスが行われる。
【００１８】スイッチ（I/O gete) は、上記メモリアレ
イの入出力線をメモリマットに対応して設けられた第２
の入出力線に接続させる。このスイッチは、上記分離さ
れた入出力線に対応してメモリマットの両側に配置され
る。上記スイッチを介してメモリマットの両側には４ビ
ット分の第２の入出力線が配置され、メインアンプＭＡ
の入力に導かれる。なお、この第２の入出力線は、図示
しない書き込み信号を入力するデータ入力バッファの出
力信号を受けるライトアンプの出力にも接続される。
イの入出力線をメモリマットに対応して設けられた第２
の入出力線に接続させる。このスイッチは、上記分離さ
れた入出力線に対応してメモリマットの両側に配置され
る。上記スイッチを介してメモリマットの両側には４ビ
ット分の第２の入出力線が配置され、メインアンプＭＡ
の入力に導かれる。なお、この第２の入出力線は、図示
しない書き込み信号を入力するデータ入力バッファの出
力信号を受けるライトアンプの出力にも接続される。
【００１９】メモリマットに対して８個のメインアンプ
ＭＡが設けられる。この実施例では、2 つのメインアン
プＭＡに対して出力選択回路（MO selecter)が設けら
れ、一方の出力信号が選ばれて出力バッファ（Dout buf
fer)に伝えられる。これにより、ダイナミック型ＲＡＭ
の外部からは１つのメモリマットから４ビットの単位で
読み出し信号が出力される。
ＭＡが設けられる。この実施例では、2 つのメインアン
プＭＡに対して出力選択回路（MO selecter)が設けら
れ、一方の出力信号が選ばれて出力バッファ（Dout buf
fer)に伝えられる。これにより、ダイナミック型ＲＡＭ
の外部からは１つのメモリマットから４ビットの単位で
読み出し信号が出力される。
【００２０】上記出力選択回路を切り替えるだけで、残
り４ビットのデータも高速に読み出すことができる。特
に制限されないが、この実施例のダイナミック型ＲＡＭ
では、上記のようなメモリマットが８個設けられる。こ
れにより、全体で３２ビットの単位でのメモリアクセス
が可能にされる。特に制限されないが、１つのメモリマ
ットは、約８Ｍビットのような記憶容量を持つようにさ
れる。これにより、この実施例のダイナミック型ＲＡＭ
は、全体で約６４Ｍビットのような大記憶容量を持つよ
うにされる。そして、上記８個のメモリマットのうち、
４個のメモリマットがマット選択信号により選択され
て、１６ビットからなるデータの読み出しと、書き込み
が可能にされる。
り４ビットのデータも高速に読み出すことができる。特
に制限されないが、この実施例のダイナミック型ＲＡＭ
では、上記のようなメモリマットが８個設けられる。こ
れにより、全体で３２ビットの単位でのメモリアクセス
が可能にされる。特に制限されないが、１つのメモリマ
ットは、約８Ｍビットのような記憶容量を持つようにさ
れる。これにより、この実施例のダイナミック型ＲＡＭ
は、全体で約６４Ｍビットのような大記憶容量を持つよ
うにされる。そして、上記８個のメモリマットのうち、
４個のメモリマットがマット選択信号により選択され
て、１６ビットからなるデータの読み出しと、書き込み
が可能にされる。
【００２１】この実施例では、スイッチ制御回路の簡素
化のために、メモリマットの一方にのみスイッチ制御回
路が設けられる。このスイッチ制御回路により上記分離
されり入出力線に対応して設けられる２つのスイッチの
スイッチ制御が行われる。すなわち、スイッチ制御回路
により形成されたＩ／Ｏコントロール信号は、それに近
接して設けられたスイッチと、メモリマットの反対側に
設けられたスイッチの両方に伝えられる。
化のために、メモリマットの一方にのみスイッチ制御回
路が設けられる。このスイッチ制御回路により上記分離
されり入出力線に対応して設けられる２つのスイッチの
スイッチ制御が行われる。すなわち、スイッチ制御回路
により形成されたＩ／Ｏコントロール信号は、それに近
接して設けられたスイッチと、メモリマットの反対側に
設けられたスイッチの両方に伝えられる。
【００２２】上記スイッチ制御回路に対して、メモリマ
ットの反対側に設けられるスイッチに伝えられるＩ／Ｏ
コントロール信号は、それに対応したメモリアレイ内を
貫通するようにして他端側に設けられる。この場合、特
に制限されないが、上記センスアンプ列が設けられる領
域が利用される。同図では、発明の理解を容易にするた
めに、１つのＩ／Ｏコントロール信号がメモリマットを
外れて延長されるように描かれているが、実際にはセン
スアンプ列にそって形成される。
ットの反対側に設けられるスイッチに伝えられるＩ／Ｏ
コントロール信号は、それに対応したメモリアレイ内を
貫通するようにして他端側に設けられる。この場合、特
に制限されないが、上記センスアンプ列が設けられる領
域が利用される。同図では、発明の理解を容易にするた
めに、１つのＩ／Ｏコントロール信号がメモリマットを
外れて延長されるように描かれているが、実際にはセン
スアンプ列にそって形成される。
【００２３】センスアンプ列は、前記のようなＣＭＯＳ
ラッチ回路を構成するＭＯＳＦＥＴや、その共通ソース
線、及び第１の入出力線が配置される配線領域が設けら
れる。この配線領域を利用して、１つのメモリアレイに
対して１本からなるＩ／Ｏコントロール線がそれぞれ配
置される。
ラッチ回路を構成するＭＯＳＦＥＴや、その共通ソース
線、及び第１の入出力線が配置される配線領域が設けら
れる。この配線領域を利用して、１つのメモリアレイに
対して１本からなるＩ／Ｏコントロール線がそれぞれ配
置される。
【００２４】この構成では、上記のようにスイッチ制御
回路がメモリマットの両側に配置されるスイッチに対応
して２個設けられるのではなく、１個により構成できる
からスイッチ制御回路自体が簡素化できる。この他、ス
イッチ制御回路にはマット選択信号や選択されるべきメ
モリアレイを選択するアドレス信号が供給されるので、
このようなマット選択信号やアドレス信号をメモリマッ
トの両側に供給するような配線領域も低減できる。この
結果、ダイナミック型ＲＡＭとしてはチップサイズを小
型化できるものとなる。
回路がメモリマットの両側に配置されるスイッチに対応
して２個設けられるのではなく、１個により構成できる
からスイッチ制御回路自体が簡素化できる。この他、ス
イッチ制御回路にはマット選択信号や選択されるべきメ
モリアレイを選択するアドレス信号が供給されるので、
このようなマット選択信号やアドレス信号をメモリマッ
トの両側に供給するような配線領域も低減できる。この
結果、ダイナミック型ＲＡＭとしてはチップサイズを小
型化できるものとなる。
【００２５】図２には、上記メモリアレイのメモリセル
部とＹ選択を行うＮチャンネル型のカラムスイッチＭＯ
ＳＦＥＴ、及び他のＣＭＯＳラッチ回路に用いられるＰ
チャンネルＭＯＳＦＥＴの一実施例の概略素子構造断面
図が示されている。同図においては、ビット線方向にお
ける概略素子構造断面図が示されている。
部とＹ選択を行うＮチャンネル型のカラムスイッチＭＯ
ＳＦＥＴ、及び他のＣＭＯＳラッチ回路に用いられるＰ
チャンネルＭＯＳＦＥＴの一実施例の概略素子構造断面
図が示されている。同図においては、ビット線方向にお
ける概略素子構造断面図が示されている。
【００２６】メモリセルとカラムスイッチを構成するＮ
チャンネルＭＯＳＦＥＴとは、Ｐ型基板４１の上に形成
されたＰ型ＷＥＬＬ（ウェル）４２に形成される。同図
においては、ポリサイドからなるビット線５０に対して
一対のメモリセルが設けられる。すなわち、一対のメモ
リセルを構成するアドレス選択用ＭＯＳＦＥＴの共通化
されたソース，ドレイン４４に対して、セルフアライメ
ント技術により形成されたコンタクトホールに導電性ポ
リシリコンからなるパッドコンタクト４７が設けられ
る。
チャンネルＭＯＳＦＥＴとは、Ｐ型基板４１の上に形成
されたＰ型ＷＥＬＬ（ウェル）４２に形成される。同図
においては、ポリサイドからなるビット線５０に対して
一対のメモリセルが設けられる。すなわち、一対のメモ
リセルを構成するアドレス選択用ＭＯＳＦＥＴの共通化
されたソース，ドレイン４４に対して、セルフアライメ
ント技術により形成されたコンタクトホールに導電性ポ
リシリコンからなるパッドコンタクト４７が設けられ
る。
【００２７】上記共通化されたソース，ドレイン４４の
左右には、キャパシタ側のソース，ドレイン４４がそれ
ぞれ設けられ、両領域の間には、薄いゲート絶縁膜５３
を介してゲート電極４６が形成される。このゲート電極
４６は、導電性ポリシリコンからなりワード線を構成す
る。このワード線は、その上に形成されたアルミニュウ
ム層５２によってワードシャントが行われる。同図に
は、同図面と垂直方向にピッチがずれた他のメモリセル
のアドレス選択用ＭＯＳＦＥＴのゲートに接続されるワ
ード線４６が例示的に示されている。このワード線４６
は、比較的厚い厚さのフィールド絶縁膜上に形成されて
いる。
左右には、キャパシタ側のソース，ドレイン４４がそれ
ぞれ設けられ、両領域の間には、薄いゲート絶縁膜５３
を介してゲート電極４６が形成される。このゲート電極
４６は、導電性ポリシリコンからなりワード線を構成す
る。このワード線は、その上に形成されたアルミニュウ
ム層５２によってワードシャントが行われる。同図に
は、同図面と垂直方向にピッチがずれた他のメモリセル
のアドレス選択用ＭＯＳＦＥＴのゲートに接続されるワ
ード線４６が例示的に示されている。このワード線４６
は、比較的厚い厚さのフィールド絶縁膜上に形成されて
いる。
【００２８】上記アドレス選択用ＭＯＳＦＥＴのキャパ
シタ側のソース，ドレインは、情報記憶用キャパシタの
ストアノードを構成する導電性ポリシリコン４８に接続
され、このポリシリコン４８は、薄い絶縁膜５４を介し
て上記キャパシタのプレート電極を構成するポリシリコ
ン４９が設けられる。
シタ側のソース，ドレインは、情報記憶用キャパシタの
ストアノードを構成する導電性ポリシリコン４８に接続
され、このポリシリコン４８は、薄い絶縁膜５４を介し
て上記キャパシタのプレート電極を構成するポリシリコ
ン４９が設けられる。
【００２９】上記ビット線５０の上には、カラム選択線
を形成する第１層目メタル層としてのタングステン層５
１が設けられる。特に制限されないが、上記ビット線を
構成するポリサイド５０は、同図では省略されている
が、シェアード選択スイッチＭＯＳＦＥＴを介して上記
タングステン層５１と接続され、同図のカラムスイッチ
を構成するＭＯＳＦＥＴの一方のソース，ドレイン４４
に接続される。このＭＯＳＦＥＴの第１の入出力線（Ｉ
／Ｏ）側のソース，ドレイン４４は、上記のように上記
メモリセルのアドレス選択用ＭＯＳＦＥＴと同様にパッ
ドコンタクト４７を介して１層目のメタル層５１を介し
て２層目のアルミニウム５２からなる第１の入出力線
（Ｉ／Ｏ）に接続される。
を形成する第１層目メタル層としてのタングステン層５
１が設けられる。特に制限されないが、上記ビット線を
構成するポリサイド５０は、同図では省略されている
が、シェアード選択スイッチＭＯＳＦＥＴを介して上記
タングステン層５１と接続され、同図のカラムスイッチ
を構成するＭＯＳＦＥＴの一方のソース，ドレイン４４
に接続される。このＭＯＳＦＥＴの第１の入出力線（Ｉ
／Ｏ）側のソース，ドレイン４４は、上記のように上記
メモリセルのアドレス選択用ＭＯＳＦＥＴと同様にパッ
ドコンタクト４７を介して１層目のメタル層５１を介し
て２層目のアルミニウム５２からなる第１の入出力線
（Ｉ／Ｏ）に接続される。
【００３０】同図の右側にはＰチャンネルＭＯＳＦＥＴ
が設けられる例が示されている。このＰチャンネルＭＯ
ＳＦＥＴは、センスアンプを構成するＣＭＯＳラッチ回
路に用いられる。このようにＰチャンネルＭＯＳＦＥＴ
は、Ｎ型ＷＥＬＬ４３に形成され、ソース，ドレイン４
５とゲート４６から構成される。周辺回路の他のＰチャ
ンネル型ＭＯＳＦＥＴも同様なＮ型ＷＥＬＬに形成され
る。
が設けられる例が示されている。このＰチャンネルＭＯ
ＳＦＥＴは、センスアンプを構成するＣＭＯＳラッチ回
路に用いられる。このようにＰチャンネルＭＯＳＦＥＴ
は、Ｎ型ＷＥＬＬ４３に形成され、ソース，ドレイン４
５とゲート４６から構成される。周辺回路の他のＰチャ
ンネル型ＭＯＳＦＥＴも同様なＮ型ＷＥＬＬに形成され
る。
【００３１】この実施例では、上記のように第１の入出
力線に接続されるカラムスイッチを構成するＮチャンネ
ルＭＯＳＦＥＴとして、その第１の入出力線に接続され
るソース，ドレインにメモリセルのアドレス選択用ＭＯ
ＳＦＥＴと同様のパッドコンタクト４７を用いる。この
構成では、ソース，ドレインの表面の酸化膜に形成する
コンタクト用の穴開けを行うのに、セルフアライメント
技術を利用することができる。これによって、パッドコ
ンタクト４７下のソース，ドレインとしては、コンタク
ト穴開け用のマスクずれを考慮して大きく形成する必要
がないから同図に示すように必要最小に小さく形成する
ことができる結果、高集積化と寄生容量値を減らすこと
ができる。
力線に接続されるカラムスイッチを構成するＮチャンネ
ルＭＯＳＦＥＴとして、その第１の入出力線に接続され
るソース，ドレインにメモリセルのアドレス選択用ＭＯ
ＳＦＥＴと同様のパッドコンタクト４７を用いる。この
構成では、ソース，ドレインの表面の酸化膜に形成する
コンタクト用の穴開けを行うのに、セルフアライメント
技術を利用することができる。これによって、パッドコ
ンタクト４７下のソース，ドレインとしては、コンタク
ト穴開け用のマスクずれを考慮して大きく形成する必要
がないから同図に示すように必要最小に小さく形成する
ことができる結果、高集積化と寄生容量値を減らすこと
ができる。
【００３２】特に、第１の入出力線のように多数のカラ
ムスイッチＭＯＳＦＥＴのソース，ドレインが接続され
る場合には、上記カラムスイッチＭＯＳＦＥＴのソー
ス，ドレインの寄生容量の低減にしたがって寄生容量値
を大幅に低減させることができる。上記第１の入出力線
の配線容量が大幅に低減できる結果、信号伝達速度が高
速になり、書き込み／読み出し動作の高速化が可能にな
る。
ムスイッチＭＯＳＦＥＴのソース，ドレインが接続され
る場合には、上記カラムスイッチＭＯＳＦＥＴのソー
ス，ドレインの寄生容量の低減にしたがって寄生容量値
を大幅に低減させることができる。上記第１の入出力線
の配線容量が大幅に低減できる結果、信号伝達速度が高
速になり、書き込み／読み出し動作の高速化が可能にな
る。
【００３３】上記のようなパッドコンタクトを用いるＭ
ＯＳＦＥＴとしては、上記のようなカラムスイッチＭＯ
ＳＦＥＴの他、センスアンプを構成するＭＯＳＦＥＴ、
ビット線のプリチャージＭＯＳＦＥＴ、ビット線のショ
ートＭＯＳＦＥＴ、シェアードセンスアンプ選択用ＭＯ
ＳＦＥＴ、ワード線ドライバ用ＭＯＳＦＥＴ等のように
微細化と寄生容量の低減を必要とする各回路に利用する
ことができるものである。
ＯＳＦＥＴとしては、上記のようなカラムスイッチＭＯ
ＳＦＥＴの他、センスアンプを構成するＭＯＳＦＥＴ、
ビット線のプリチャージＭＯＳＦＥＴ、ビット線のショ
ートＭＯＳＦＥＴ、シェアードセンスアンプ選択用ＭＯ
ＳＦＥＴ、ワード線ドライバ用ＭＯＳＦＥＴ等のように
微細化と寄生容量の低減を必要とする各回路に利用する
ことができるものである。
【００３４】この実施例では、上記のような入出力線５
２と平行に配置され、それと同じ２層目のアルミニウム
により形成された配線により前記Ｉ／Ｏコントロール信
号がメモリマットをワード線方向に貫通するように伝達
される。
２と平行に配置され、それと同じ２層目のアルミニウム
により形成された配線により前記Ｉ／Ｏコントロール信
号がメモリマットをワード線方向に貫通するように伝達
される。
【００３５】図３には、この発明に係るダイナミック型
ＲＡＭの動作の一例を説明するためのタイミング図が示
されている。ロウアドレスストローブ信号ＲＡＳＢがロ
ウレベルにされ、このタイミングで入力されているアド
レス信号ＡＸがＸアドレスとしてロウアドレスバッファ
に取り込まれる。上記信号ＲＡＳＢのロウレベルにより
ロウ系のアドレス信号が確定するので、前記マット選択
信号ＭＳｉが形成される。
ＲＡＭの動作の一例を説明するためのタイミング図が示
されている。ロウアドレスストローブ信号ＲＡＳＢがロ
ウレベルにされ、このタイミングで入力されているアド
レス信号ＡＸがＸアドレスとしてロウアドレスバッファ
に取り込まれる。上記信号ＲＡＳＢのロウレベルにより
ロウ系のアドレス信号が確定するので、前記マット選択
信号ＭＳｉが形成される。
【００３６】このようなマット選択信号ＭＳｉとほぼ同
期して、選択されるメモリアレイに対応して設けられる
スイッチ（I/O gate) をオン状態にさせるＩ／Ｏコント
ロール信号がロウレベルにされる。非選択のメモリアレ
イに対応した信号は、同図に点線で示すようにハイレベ
ルのままにされている。この後に、選択されるワード線
がハイレベルにされ、これによりメモリセルアレイのデ
ータ線ＤＬには記憶情報に対応した微小信号が現れる。
センスアンプの活性化信号ＳＰＮ／ＰＰにより、センス
アンプが増幅動作を開始してデータ線の電位ＤＬをハイ
レベル／ロウレベルに拡大される。これにより、選択さ
れたメモリセル再書き込みされてキャパシタには元の記
憶電荷が蓄積される。
期して、選択されるメモリアレイに対応して設けられる
スイッチ（I/O gate) をオン状態にさせるＩ／Ｏコント
ロール信号がロウレベルにされる。非選択のメモリアレ
イに対応した信号は、同図に点線で示すようにハイレベ
ルのままにされている。この後に、選択されるワード線
がハイレベルにされ、これによりメモリセルアレイのデ
ータ線ＤＬには記憶情報に対応した微小信号が現れる。
センスアンプの活性化信号ＳＰＮ／ＰＰにより、センス
アンプが増幅動作を開始してデータ線の電位ＤＬをハイ
レベル／ロウレベルに拡大される。これにより、選択さ
れたメモリセル再書き込みされてキャパシタには元の記
憶電荷が蓄積される。
【００３７】続いて、カラムアドレスストローブ信号Ｃ
ＡＳＢがロウレベルにされ、このタイミングで入力され
ているアドレス信号ＡＹがＹアドレスとしてカラムアド
レスバッファに取り込まれる。信号ＣＡＳＢがロウレベ
ルにされるタイミングで、信号ＷＥＢがハイレベル
（“Ｈ”）であることにより、読み出しモードと判定さ
れる。上記カラム選択タイミング信号ＹＳにより、カラ
ムスイッチが開いて入出力線Ｉ／Ｏには、データ線の電
位に対応した読み出し信号が現れる。メインアンプの動
作タイミング信号ＭＰＮ／ＳＮによりメインアンプＭＡ
が動作を開始し、入出力線Ｉ／Ｏに読み出された信号を
増幅する。そして、データ出力タイミング信号ＤＯＣに
より出力バッファが活性化されて、出力端子から読み出
し信号Ｄoutが出力される。
ＡＳＢがロウレベルにされ、このタイミングで入力され
ているアドレス信号ＡＹがＹアドレスとしてカラムアド
レスバッファに取り込まれる。信号ＣＡＳＢがロウレベ
ルにされるタイミングで、信号ＷＥＢがハイレベル
（“Ｈ”）であることにより、読み出しモードと判定さ
れる。上記カラム選択タイミング信号ＹＳにより、カラ
ムスイッチが開いて入出力線Ｉ／Ｏには、データ線の電
位に対応した読み出し信号が現れる。メインアンプの動
作タイミング信号ＭＰＮ／ＳＮによりメインアンプＭＡ
が動作を開始し、入出力線Ｉ／Ｏに読み出された信号を
増幅する。そして、データ出力タイミング信号ＤＯＣに
より出力バッファが活性化されて、出力端子から読み出
し信号Ｄoutが出力される。
【００３８】上記Ｉ／Ｏコントロール信号は、微小信号
を増幅するセンスアンプが形成される領域を貫通するよ
うに形成されるが、上記のようにロウ系の選択動作の早
いタイミングで選択されるものはロウレベルにされてし
まい、カラムスイッチが選択されるまでの間には十分な
時間があるので、上記のような長い配線を用いてメモリ
マットを貫通させて信号伝達しても動作上問題ない。そ
して、センスアンプの動作タイミングや、入出力線Ｉ／
Ｏに読み出し信号が出力されるときには、Ｉ／Ｏコント
ロール信号は何も変化しない固定レベルにされているの
で、これらの動作に対して何ら影響を及ぼさない。
を増幅するセンスアンプが形成される領域を貫通するよ
うに形成されるが、上記のようにロウ系の選択動作の早
いタイミングで選択されるものはロウレベルにされてし
まい、カラムスイッチが選択されるまでの間には十分な
時間があるので、上記のような長い配線を用いてメモリ
マットを貫通させて信号伝達しても動作上問題ない。そ
して、センスアンプの動作タイミングや、入出力線Ｉ／
Ｏに読み出し信号が出力されるときには、Ｉ／Ｏコント
ロール信号は何も変化しない固定レベルにされているの
で、これらの動作に対して何ら影響を及ぼさない。
【００３９】上記実施例から得られる作用効果は、下記
の通りである。すなわち、 （１） 中央部において分離された第１の入出力線を持
つメモリマットの両側に、かかる第１の入出力線をそれ
ぞれ選択してメインアンプの入力及びライトアンプの出
力に導く第２の入出力線に接続する一対のスイッチを設
け、上記メモリマットの一方側にスイッチ制御回路を設
けて両方のスイッチを制御するとともに、上記分離され
た第１の入出力線にそれぞれ対応して一対のカラムスイ
ッチを選択する。この構成では、同じ配線領域の幅に分
離された２つの配線群を一直線上に配置することができ
るからメモリアレイ内の入出力線の配線領域を半分に減
らすことができるとともに、そのスイッチ制御回路も簡
素化できるという効果が得られる。
の通りである。すなわち、 （１） 中央部において分離された第１の入出力線を持
つメモリマットの両側に、かかる第１の入出力線をそれ
ぞれ選択してメインアンプの入力及びライトアンプの出
力に導く第２の入出力線に接続する一対のスイッチを設
け、上記メモリマットの一方側にスイッチ制御回路を設
けて両方のスイッチを制御するとともに、上記分離され
た第１の入出力線にそれぞれ対応して一対のカラムスイ
ッチを選択する。この構成では、同じ配線領域の幅に分
離された２つの配線群を一直線上に配置することができ
るからメモリアレイ内の入出力線の配線領域を半分に減
らすことができるとともに、そのスイッチ制御回路も簡
素化できるという効果が得られる。
【００４０】（２） スイッチ制御回路に対してメモリ
マットの反対側に設けられるスイッチに伝えられる選択
信号（Ｉ／Ｏコントロール信号）を伝送する配線とし
て、第１の入出力線に隣接して、それと同じ配線材料を
用いて形成することにより効率よく配線を形成すること
ができるという効果が得られる。
マットの反対側に設けられるスイッチに伝えられる選択
信号（Ｉ／Ｏコントロール信号）を伝送する配線とし
て、第１の入出力線に隣接して、それと同じ配線材料を
用いて形成することにより効率よく配線を形成すること
ができるという効果が得られる。
【００４１】（３） シェアードセンスアンプ方式にお
いては、センスアンプの入出力部にシェアード選択スイ
ッチＭＯＳＦＥＴやカラムスイッチを設ける必要がある
ので、そこを利用して複数の入出力線や上記Ｉ／Ｏコン
トロール線を配置することができるという効果が得られ
る。
いては、センスアンプの入出力部にシェアード選択スイ
ッチＭＯＳＦＥＴやカラムスイッチを設ける必要がある
ので、そこを利用して複数の入出力線や上記Ｉ／Ｏコン
トロール線を配置することができるという効果が得られ
る。
【００４２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、スイッチ制御回路を中心にして左右に２つの
メモリマットを配置して、２つのメモリマットの両側に
それぞれ配置される２つずつのスイッチを選択するよう
にしてもよい。この構成では、スイッチ制御回路の数も
更に半分に減らすことができる。ダイナミック型ＲＡＭ
の実際のメモリマット又はメモリセルアレイの構成は、
種々の実施形態を採ることができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、スイッチ制御回路を中心にして左右に２つの
メモリマットを配置して、２つのメモリマットの両側に
それぞれ配置される２つずつのスイッチを選択するよう
にしてもよい。この構成では、スイッチ制御回路の数も
更に半分に減らすことができる。ダイナミック型ＲＡＭ
の実際のメモリマット又はメモリセルアレイの構成は、
種々の実施形態を採ることができる。
【００４３】この発明は、上記のような１つのメモリア
レイにおいて複数ビットの単位でメモリアクセスを行う
ダイナミック型ＲＡＭに広く利用できる。ダイナミック
型ＲＡＭは、ディジタル集積回路に内蔵されるものであ
ってもよい。
レイにおいて複数ビットの単位でメモリアクセスを行う
ダイナミック型ＲＡＭに広く利用できる。ダイナミック
型ＲＡＭは、ディジタル集積回路に内蔵されるものであ
ってもよい。
【００４４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、中央部において分離された
第１の入出力線を持つメモリマットの両側に、かかる第
１の入出力線をそれぞれ選択してメインアンプの入力及
びライトアンプの出力に導く第２の入出力線に接続する
一対のスイッチを設け、上記メモリマットの一方側にス
イッチ制御回路を設けて両方のスイッチを制御するとと
もに、上記分離された第１の入出力線にそれぞれ対応し
て一対のカラムスイッチを選択することにより、メモリ
アレイ内の入出力線の配線領域を半分に減らすことがで
きるとともに、そのスイッチ制御回路も簡素化できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、中央部において分離された
第１の入出力線を持つメモリマットの両側に、かかる第
１の入出力線をそれぞれ選択してメインアンプの入力及
びライトアンプの出力に導く第２の入出力線に接続する
一対のスイッチを設け、上記メモリマットの一方側にス
イッチ制御回路を設けて両方のスイッチを制御するとと
もに、上記分離された第１の入出力線にそれぞれ対応し
て一対のカラムスイッチを選択することにより、メモリ
アレイ内の入出力線の配線領域を半分に減らすことがで
きるとともに、そのスイッチ制御回路も簡素化できる。
【図１】この発明に係るダイナミック型ＲＡＭのメモリ
マット部の一実施例を示すブロック図である。
マット部の一実施例を示すブロック図である。
【図２】図１のメモリアレイのメモリセル部とその周辺
部の一実施例を示す概略素子構造断面図である。
部の一実施例を示す概略素子構造断面図である。
【図３】この発明に係るダイナミック型ＲＡＭの動作の
一例を説明するためのタイミング図である。
一例を説明するためのタイミング図である。
【図４】この発明に先立って考えられたダイナミック型
ＲＡＭにおけるメモリマット部の一例を示すブロック図
である。
ＲＡＭにおけるメモリマット部の一例を示すブロック図
である。
ＭＡ…メインアンプ、Ｉ／Ｏ…入出力線、４１…Ｐ基
板、４２…Ｐ型ＷＥＬＬ、４３…Ｎ型ＷＥＬＬ、４４…
Ｎ+ 拡散層、４５…Ｐ+ 拡散層、４６…ポリシリコン
（ゲート、ワード線）、４７…ポリシリコン（パッドコ
ンタクト）、４８…ポリシリコン（キャパシタストアノ
ード）、４９…ポリシリコン（キャパシタプレート）、
５０…ポリサイド（ビット線）、５１…１層目のメタル
（タングステン）、５２…２層目のメタル（アルミニュ
ウム）
板、４２…Ｐ型ＷＥＬＬ、４３…Ｎ型ＷＥＬＬ、４４…
Ｎ+ 拡散層、４５…Ｐ+ 拡散層、４６…ポリシリコン
（ゲート、ワード線）、４７…ポリシリコン（パッドコ
ンタクト）、４８…ポリシリコン（キャパシタストアノ
ード）、４９…ポリシリコン（キャパシタプレート）、
５０…ポリサイド（ビット線）、５１…１層目のメタル
（タングステン）、５２…２層目のメタル（アルミニュ
ウム）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 乾 隆至 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (3)
- 【請求項１】 中央部において分離された第１の入出力
線を持つメモリマットと、かかるメモリマットの両側に
配置されて上記分離された第１の入出力線をそれぞれ選
択する一対のスイッチと、上記スイッチとメインアンプ
の入力及びライトアンプの出力とを接続する第２の入出
力線と、上記一対のスイッチの選択信号を形成するスイ
ッチ制御回路と、上記分離された第１の入出力線にそれ
ぞれ対応して一対のカラム選択信号を形成するカラムデ
コーダとを備えてなることを特徴とするダイナミック型
ＲＡＭ。 - 【請求項２】 上記スイッチ制御回路の出力信号は、セ
ンスアンプ列が形成される領域において、上記第１の入
出力線に隣接して同じ配線材料により構成された信号線
を通してメモリマットの反対側に設けられたスイッチに
伝えられるものであることを特徴とする請求項１のダイ
ナミック型ＲＡＭ。 - 【請求項３】 上記センスアンプは、それを挟んで一対
のメモリアレイが配置されてなるシェアードセンス方式
のものであることを特徴とする請求項２のダイナミック
型ＲＡＭ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187359A JPH0786425A (ja) | 1993-06-30 | 1993-06-30 | ダイナミック型ｒａｍ |
| US08/267,025 US5497349A (en) | 1993-06-30 | 1994-06-21 | Dynamic random access memory device having first and second I/O line groups isolated from each other |
| TW083105631A TW253990B (ja) | 1993-06-30 | 1994-06-21 | |
| KR1019940014970A KR950002042A (ko) | 1993-06-30 | 1994-06-28 | 서로 분리된 제 1 및 제 2 입출력선 그룹을 가지는 다이나믹랜덤 엑세스 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187359A JPH0786425A (ja) | 1993-06-30 | 1993-06-30 | ダイナミック型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786425A true JPH0786425A (ja) | 1995-03-31 |
Family
ID=16204620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5187359A Withdrawn JPH0786425A (ja) | 1993-06-30 | 1993-06-30 | ダイナミック型ｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5497349A (ja) |
| JP (1) | JPH0786425A (ja) |
| KR (1) | KR950002042A (ja) |
| TW (1) | TW253990B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3604753B2 (ja) * | 1995-01-10 | 2004-12-22 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| TW348266B (en) | 1996-03-11 | 1998-12-21 | Toshiba Co Ltd | Semiconductor memory device |
| JP3477018B2 (ja) * | 1996-03-11 | 2003-12-10 | 株式会社東芝 | 半導体記憶装置 |
| JP3569417B2 (ja) * | 1996-07-19 | 2004-09-22 | 株式会社ルネサステクノロジ | 半導体メモリ |
| JPH10269765A (ja) * | 1997-03-24 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4058045B2 (ja) * | 2005-01-05 | 2008-03-05 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2523586B2 (ja) * | 1987-02-27 | 1996-08-14 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS6457495A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Semiconductor memory device |
| US4974373A (en) * | 1988-03-14 | 1990-12-04 | Tokyo Magnetic Printing Co., Ltd. | Abrasive tools |
| KR910001744A (ko) * | 1988-06-14 | 1991-01-31 | 미다 가쓰시게 | 반도체 기억장치 |
| JP2519593B2 (ja) * | 1990-10-24 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3101336B2 (ja) * | 1991-02-22 | 2000-10-23 | 富士通株式会社 | 半導体集積記憶回路 |
| JPH04362592A (ja) * | 1991-06-08 | 1992-12-15 | Hitachi Ltd | 半導体記憶装置 |
-
1993
- 1993-06-30 JP JP5187359A patent/JPH0786425A/ja not_active Withdrawn
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1994
- 1994-06-21 TW TW083105631A patent/TW253990B/zh not_active IP Right Cessation
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- 1994-06-28 KR KR1019940014970A patent/KR950002042A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| TW253990B (ja) | 1995-08-11 |
| US5497349A (en) | 1996-03-05 |
| KR950002042A (ko) | 1995-01-04 |
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Legal Events
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