JPH07122654A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH07122654A
JPH07122654A JP6204683A JP20468394A JPH07122654A JP H07122654 A JPH07122654 A JP H07122654A JP 6204683 A JP6204683 A JP 6204683A JP 20468394 A JP20468394 A JP 20468394A JP H07122654 A JPH07122654 A JP H07122654A
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JP
Japan
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conductive film
integrated circuit
bit line
circuit device
region
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JP6204683A
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English (en)
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Kazuhiko Kajitani
一彦 梶谷
Masayuki Nakamura
正行 中村
Riichi Tachibana
利一 立花
Goro Kitsukawa
五郎 橘川
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】 ＣＯＢ(Capacitor Over Bitline)構造のメモ
リセルを有する大容量ＤＲＡＭにおいて、直接周辺回路
（センスアンプ、ワードシャント等）の占有面積を縮小
する。 【構成】 メモリアレイに近接して配置した直接周辺回
路のｎチャネル型ＭＩＳＦＥＴＱｓと共通ソース線ＰＮ
1 との接続を、メモリセルの蓄積電極１５と同一の導電
膜で構成したパッド層１６を介して電気的に接続するこ
とにより、パッド層１６の上部に形成するコンタクトホ
ール２２のアスペクト比を小さくする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＤＲＡＭ(Dynamic Ran
dom Access Memory)を有する半導体集積回路装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭは、メモリセルの
微細化に伴う情報蓄積用容量素子（キャパシタ）の蓄積
電荷量（Ｃs)の減少を補うために、情報蓄積用容量素子
をメモリセル選択用ＭＩＳＦＥＴの上方に配置するスタ
ック構造を採用している。
【０００３】上記スタック構造のメモリセルのなかで
も、情報蓄積用容量素子をビット線の上方に配置するキ
ャパシタ・オーバー・ビットライン(Capacitor Over Bi
tline;ＣＯＢ）構造のメモリセルは、蓄積電極（ストレ
ージノード）と、ビット線をメモリセル選択用ＭＩＳＦ
ＥＴに接続する接続孔との合わせ余裕が不要であること
から、情報蓄積用容量素子を形成する際に蓄積電極の平
面寸法を大きくすることができる、ビット線が情報蓄積
用容量素子によりシールドされるので高い信号対雑音
（Ｓ／Ｎ）比を得ることができる、などの特長を備えて
いる。
【０００４】上記ＣＯＢ構造のメモリセルとしては、例
えば半導体基板の主面上に堆積した第１導電膜（多結晶
シリコン膜またはポリサイド膜）でメモリセル選択用Ｍ
ＩＳＦＥＴのゲート電極および第１ワード線を形成し、
この第１導電膜の上層に堆積した第２導電膜（多結晶シ
リコン膜またはポリサイド膜）でビット線を形成し、こ
の第２導電膜の上層に堆積した第３導電膜（多結晶シリ
コン膜）で情報蓄積用容量素子の蓄積電極を形成し、こ
の第３導電膜の上層に堆積した第４導電膜（多結晶シリ
コン膜）で情報蓄積用容量素子のプレート電極を形成
し、この第４導電膜の上層に堆積した第５導電膜（Ａｌ
合金膜またはタングステン膜）で第２ワード線や共通ソ
ース線などの配線を形成する構成が考えられる。この場
合、上記第４導電膜と第５導電膜との間の層間絶縁膜に
はＢＰＳＧ(Boro-Phospho SilicateGlass) 膜などが用
いられ、第５導電膜で形成される配線の断線を防止する
ためにリフローなどの平坦化処理が施される。
【０００５】
【発明が解決しようとする課題】ＤＲＡＭは、多数のメ
モリセルをマトリクス状に配置したメモリアレイとその
周囲に配置される周辺回路とで構成される。以下、ＤＲ
ＡＭの周辺回路のうち、メモリアレイに近接して配置さ
れる周辺回路（センスアンプ、ワードシャント、サブワ
ードデコーダ・ドライバ、メインワードデコーダ・ドラ
イバ、カラムデコーダ・ドライバなど）を他の周辺回路
（入出力バッファなど）と区別して直接周辺回路とい
う。
【０００６】本発明者が検討したところによると、前記
ＣＯＢ構造のメモリセルを６４乃至２５６メガビット
〔Mbit〕の大容量ＤＲＡＭに適用しようとすると、上記
した直接周辺回路の占有面積が増加し、ひいては半導体
チップの面積が増加してしまうという問題が生ずる。
【０００７】すなわち、ＣＯＢ構造のメモリセルは、ビ
ット線の上方に情報蓄積用容量素子を形成するので、メ
モリアレイの標高（半導体基板の表面からの高さ）が周
辺回路に比べて高くなる。そのため、このような標高差
のある領域に、例えば第５導電膜を使ってメモリアレイ
領域から直接周辺回路領域に連続的に配線を形成する
と、配線が断線する可能性が大きくなる。そこで、配線
の下の層間絶縁膜をＢＰＳＧ膜などで構成し、これをリ
フローすることによってメモリアレイと直接周辺回路と
の標高差を緩和する必要がある。
【０００８】ところが、ＢＰＳＧ膜のリフローによる平
坦化技術を用いると、標高の高いメモリアレイの間に位
置した直接周辺回路において層間絶縁膜の膜厚が大きく
なる。その結果、メモリアレイに近接して配置される直
接周辺回路では、他の周辺回路に比べて層間絶縁膜に開
孔されるコンタクトホールのアスペクト比が大きくな
り、コンタクトホールの加工精度やコンタクトホール内
での配線の接続信頼性が低下する。
【０００９】このような不具合を回避するためには、メ
モリアレイと直接周辺回路との間に段差緩衝領域（ＭＩ
ＳＦＥＴなどの半導体素子を形成しない領域）を設け、
直接周辺回路をメモリセルから充分に離間させることに
よって、直接周辺回路のコンタクトホールのアスペクト
比を他の周辺回路のそれとほぼ同じにしてやることが考
えられる。
【００１０】ところが、メモリアレイの周辺に段差緩衝
領域を設けると、その分、直接周辺回路の実効的な占有
面積が増加してしまうことになる。特に、大容量ＤＲＡ
Ｍの場合は、高速化や低消費電力化のためにメモリアレ
イを多数の小ブロックに分割するため、ブロックの分割
数に比例してセンスアンプなどの直接周辺回路の数も多
くなる。そのため、直接周辺回路の面積が増加すると、
半導体チップの面積増加に大きな影響を及ぼすことにな
る。
【００１１】本発明の目的は、ＣＯＢ構造のメモリセル
を有するＤＲＡＭにおいて、メモリアレイに近接して配
置される直接周辺回路の占有面積を縮小することのでき
る技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】(1).本発明の半導体集積回路装置は、半導
体基板の主面上に形成した第１導電膜でメモリセル選択
用ＭＩＳＦＥＴのゲート電極を構成し、前記第１導電膜
の上層に形成した第２導電膜でメモリセルのデータをセ
ンスアンプに伝えるビット線を構成し、前記第２導電膜
の上層に形成した第３導電膜で情報蓄積用容量素子の蓄
積電極を構成し、前記第３導電膜の上層に形成した第４
導電膜で情報蓄積用容量素子のプレート電極を構成した
メモリセルを有するＤＲＡＭにおいて、メモリアレイに
近接して配置された直接周辺回路のトランジスタと前記
第４導電膜の上層に形成した第５導電膜で構成された配
線とを、前記第３導電膜で構成されたパッド層を介して
電気的に接続するものである。
【００１５】(2).本発明の半導体集積回路装置は、半導
体基板の主面上に形成した第１導電膜でメモリセル選択
用ＭＩＳＦＥＴのゲート電極を構成し、前記第１導電膜
の上層に形成した第２導電膜でメモリセルのデータをセ
ンスアンプに伝えるビット線を構成し、前記第２導電膜
の上層に形成した第３導電膜で情報蓄積用容量素子の蓄
積電極を構成し、前記第３導電膜の上層に形成した第４
導電膜で情報蓄積用容量素子のプレート電極を構成した
メモリセルを有するＤＲＡＭにおいて、メモリアレイに
近接して配置された直接周辺回路のトランジスタと前記
第４導電膜の上層に形成した第５導電膜で構成された配
線とを、前記第３導電膜で構成された第１のパッド層お
よび前記第４導電膜で構成された第２のパッド層を介し
て電気的に接続するものである。
【００１６】
【作用】上記した手段によれば、直接周辺回路のトラン
ジスタと第５導電膜で構成された配線との間にパッド層
を設けることにより、第５導電膜で構成された配線とパ
ッド層とを接続するコンタクトホールのアスペクト比を
このパッド層を設けない場合に比べて小さくすることが
でき、コンタクトホールの加工精度やコンタクトホール
内での配線の接続信頼性を向上させることができるの
で、メモリセルと直接周辺回路との間に段差緩衝領域を
設ける必要がなくなる。
【００１７】また、上記した手段によれば、直接周辺回
路を構成するＭＩＳＦＥＴをメモリセルのメモリセル選
択用ＭＩＳＦＥＴと略同一形状、略同一寸法で形成する
ことができる。さらに、パッド層をメモリセルの情報蓄
積用容量素子の蓄積電極と略同一形状、略同一寸法で形
成することができる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００１９】（実施例１）図５は、本実施例のＤＲＡＭ
のメモリアレイおよび直接周辺回路（センスアンプ）の
一部を示す回路図である。
【００２０】図５に示すように、本実施例のＤＲＡＭの
メモリアレイは、一例として４つのメモリマットＭＭ
（ＭＭ1 〜ＭＭ4)をセンスアンプＳＡを挟んでその両側
に２つずつ直列に配置している。メモリマットＭＭのそ
れぞれは、複数対のビット線（ＢＬ，バーＢＬ）と、例
えば２５６本のワード線ＷＬ（第１ワード線ＷＬ1 のみ
図示）と、一対のｎチャネル型ＭＩＳＦＥＴＱｓにより
ラッチ回路を構成したセンスアンプＮＳＡとを備えてい
る。センスアンプＳＡは、プリチャージ回路と、一対の
ｐチャネル型ＭＩＳＦＥＴで構成されたセンスアンプＰ
ＳＡと、Ｉ／ＯスイッチＭＩＳＦＥＴとで構成されてい
る。
【００２１】ワード線ＷＬのそれぞれには多数のメモリ
セルＭＣ（メモリセルＭＣ1 のみ図示）が接続されてい
る。メモリセルＭＣは、ｎチャネル型で構成された１個
のメモリセル選択用ＭＩＳＦＥＴＱt と１ビットの情報
（“１”または“０”）を記憶する情報蓄積用容量素子
Ｃとで構成されている。一例として、メモリセルＭＣ1
に書込まれたデータの読出しは、次のように行われる。
【００２２】図５および図６に示すように、ビット線
（ＢＬ，バーＢＬ）のプリチャージ時にはＳ1 〜Ｓ4 を
すべて `Ｈ' にして４つのメモリマットＭＭ1 〜ＭＭ4
のすべてのビット線（ＢＬ，バーＢＬ）対をＨＶＣにプ
リチャージする。アクティブ時にはバーＰＣを `Ｌ' に
してプリチャージを終了し、続いてＳ1 〜Ｓ4 を `Ｌ'
にして各メモリマットＭＭ1 〜ＭＭ4 毎にビット線（Ｂ
Ｌ，バーＢＬ）を分離する。その後、メモリマットＭＭ
1 のメモリセルＭＣ1 が選択され、ビット線（ＢＬ，バ
ーＢＬ）に対データ（Ｄ11, バーＤ11）の信号電圧が現
れる。
【００２３】次に、共通ソース線ＰＮ1 を `Ｌ' にして
信号（Ｄ11, バーＤ11) を増幅した後、Ｓ1,Ｓ2 を `
Ｈ' にして共通ソース線ＰＮ2 を `Ｌ' にする。ここで
信号を充分に増幅することにより、ビット線容量が増加
した場合でも誤動作を防ぐことができる。Ｓ1,Ｓ2 を `
Ｈ' にするのに先立ってＹＳを `Ｈ' にしておくことに
より、Ｓ2 を `Ｈ' にすると同時にＳｉｏに信号電圧が
現れ、ワードシャント部ＷＣに配置した電圧−電流アン
プによりＲＯに信号電流が取り出される。その後、ＰＰ
が `Ｈ' になることにより、ビット線の `Ｈ' レベルが
電源電位まで回復する。
【００２４】図１は、上記メモリセルＭＣ1 およびこれ
に隣接して配置されたセンスアンプＮＳＡの一部（一対
のｎチャネル型ＭＩＳＦＥＴＱｓの一方）のレイアウト
を示す平面図、図２の左側は図１のＡ−Ａ' 線における
断面図、同じく右側はＢ−Ｂ' 線における断面図であ
る。
【００２５】図１および図２に示すように、ｐ- 型シリ
コン単結晶からなる半導体基板（半導体チップ）１の主
面には、ｐ型ウエル２が形成され、このｐ型ウエル２の
非活性領域の主面には、酸化シリコン膜からなる素子分
離用のフィールド絶縁膜３が形成されている。メモリセ
ルＭＣ1 のメモリセル選択用ＭＩＳＦＥＴＱt およびセ
ンスアンプＮＳＡのｎチャネル型ＭＩＳＦＥＴＱｓは、
このフィールド絶縁膜３で囲まれたｐ型ウエル２の活性
領域の主面に形成されている。
【００２６】上記メモリセル選択用ＭＩＳＦＥＴＱt お
よびｎチャネル型ＭＩＳＦＥＴＱｓのそれぞれは、ゲー
ト絶縁膜４、ゲート電極５および一対のｎ型半導体領域
６（ソース領域、ドレイン領域）で構成されている。メ
モリセル選択用ＭＩＳＦＥＴＱt のゲート電極５は、ワ
ード線ＷＬ1 と一体に構成されている。ゲート電極５
（後述する第１ワード線、第２ワード線のうちの第１ワ
ード線ＷＬ1)は、第１導電膜で形成され、例えば多結晶
シリコン膜で構成されている。この多結晶シリコン膜に
は、抵抗値を低減するためにｎ型の不純物（例えばＰ）
が導入されている。なお、ゲート電極５（第１ワード線
ＷＬ1)は、多結晶シリコン膜の上にＷＳｉX 、ＭｏＳｉ
X 、ＴｉＳｉX 、ＴａＳｉX などの高融点金属シリサイ
ド膜を積層したポリサイド膜で構成してもよい。
【００２７】上記ゲート電極５の上部には、絶縁膜７が
形成されている。この絶縁膜７は、例えば酸化シリコン
膜で構成されている。また、ゲート電極５のゲート長方
向の側壁には、サイドウォールスペーサ８が形成されて
いる。このサイドウォールスペーサ８は、例えば酸化シ
リコン膜で構成されている。
【００２８】上記絶縁膜７およびサイドウォールスペー
サ８の上層には、酸化シリコン膜で構成された絶縁膜９
を介して一対のビット線（ＢＬ，バーＢＬ）が形成され
ている。ビット線（ＢＬ）は、前記ゲート絶縁膜４と同
一層の絶縁膜に開孔されたコンタクトホール１０を通じ
てメモリセル選択用ＭＩＳＦＥＴＱt の一方のｎ型半導
体領域６に接続されている。また、ビット線（バーＢ
Ｌ）は、ゲート絶縁膜４と同一層の絶縁膜に開孔された
コンタクトホール１０を通じてｎチャネル型ＭＩＳＦＥ
ＴＱｓの一方のｎ型半導体領域６に接続されている。
【００２９】上記ビット線（ＢＬ，バーＢＬ）は、第２
導電膜で形成され、例えば多結晶シリコン膜で構成され
ている。この多結晶シリコン膜には、抵抗値を低減する
ためにｎ型の不純物（例えばＰ）が導入されている。な
お、ビット線（ＢＬ，バーＢＬ）は、多結晶シリコン膜
の上に高融点金属シリサイド膜を積層したポリサイド膜
で構成してもよい。
【００３０】上記ビット線（ＢＬ，バーＢＬ）の上部に
は、絶縁膜１１が形成されている。また、ビット線（Ｂ
Ｌ，バーＢＬ）の側壁には、サイドウォールスペーサ１
２が形成されている。絶縁膜１１およびサイドウォール
スペーサ１２は、例えば酸化シリコン膜で構成されてい
る。
【００３１】上記絶縁膜１１およびサイドウォールスペ
ーサ１２の上層には、酸化シリコン膜で構成された絶縁
膜１３を介して情報蓄積用容量素子Ｃの蓄積電極１５お
よびパッド層１６が形成されている。蓄積電極１５は、
絶縁膜１３，９およびゲート絶縁膜４と同一層の絶縁膜
に開孔されたコンタクトホール１７を通じてメモリセル
選択用ＭＩＳＦＥＴＱt の他方のｎ型半導体領域６に接
続されている。また、パッド層１６は、絶縁膜１３，９
およびゲート絶縁膜４と同一層の絶縁膜に開孔されたコ
ンタクトホール１７を通じてｎチャネル型ＭＩＳＦＥＴ
Ｑｓの他方のｎ型半導体領域６に接続されている。蓄積
電極１５およびパッド層１６は、第３導電膜で形成さ
れ、例えば多結晶シリコン膜で構成されている。この多
結晶シリコン膜には、抵抗値を低減するためにｎ型の不
純物（例えばＰ）が導入されている。
【００３２】上記情報蓄積用容量素子Ｃの蓄積電極１５
の上部には、絶縁膜１８を介して情報蓄積用容量素子Ｃ
のプレート電極１９が形成されている。この絶縁膜１８
は、例えば窒化シリコン膜と酸化シリコン膜との積層膜
で構成され、情報蓄積用容量素子Ｃの誘電体膜を構成し
ている。プレート電極１９は、第４導電膜で形成され、
例えば多結晶シリコン膜で構成されている。この多結晶
シリコン膜には、抵抗値を低減するためにｎ型の不純物
（例えばＰ）が導入されている。絶縁膜１８およびプレ
ート電極１９は、メモリセルＭＣ1 の上部全域を覆うよ
うに形成されているが、ｎチャネル型ＭＩＳＦＥＴＱｓ
の上部には形成されていない。
【００３３】上記プレート電極１９の上層には、層間絶
縁膜２１を介して共通ソース線ＰＮ1 が配置されてい
る。共通ソース線ＰＮ1 は、層間絶縁膜２１に開孔され
たコンタクトホール２２を通じて前記パッド層１６に接
続されている。すなわち、共通ソース線ＰＮ1 は、パッ
ド層１６を介してｎチャネル型ＭＩＳＦＥＴＱｓのｎ型
半導体領域６に接続されている。
【００３４】上記共通ソース線ＰＮ1 は、第５導電膜で
形成され、例えばバリアメタル膜、アルミニウム合金
膜、バリアメタル膜を順次積層した３層膜で構成されて
いる。バリアメタルは、例えばＴｉＷで構成され、アル
ミニウム合金は、例えばＣｕおよびＳｉを添加したアル
ミニウムで構成されている。層間絶縁膜２１は、例えば
ＣＶＤ法で形成された酸化シリコン膜およびＢＰＳＧ膜
で構成されている。
【００３５】図１には示されていないが、メモリセルＭ
Ｃの上部には上記第５導電膜で第２ワード線ＷＬ1', Ｗ
Ｌ2'... が形成されている。第２ワード線ＷＬ1', ＷＬ
2'... は第１ワード線ＷＬ1,ＷＬ2...と同一方向に延在
し、所定の領域で第１ワード線ＷＬ1,ＷＬ2...と電気的
に接続されている。また、共通ソース線ＰＮ1 および第
２ワード線ＷＬ1', ＷＬ2'... の上層には、半導体チッ
プ１の表面を保護するファイナルパッシベーション膜
（図示せず）が形成されている。
【００３６】このように、本実施例のＤＲＡＭのメモリ
セルＭＣ1 は、蓄積電極１５とプレート電極１９とそれ
らの間に設けた絶縁膜１８とで情報蓄積用容量素子Ｃを
形成し、この情報蓄積用容量素子Ｃをビット線ＢＬの上
方に配置したＣＯＢ構造で構成されている。
【００３７】本実施例のＤＲＡＭのメモリマット（ＭＭ
1 〜ＭＭ4)の他の一部（メモリセルのみからなる部分）
のレイアウトを図３および図４に示す。図４の右側は図
３のＣ−Ｃ' 線における断面図、同じく左側はＤ−Ｄ'
線における断面図である。
【００３８】次に、前記図１および図２に示したメモリ
セルＭＣ1 およびｎチャネル型ＭＩＳＦＥＴＱｓの製造
方法の一例を図７〜図１５を用いて説明する。
【００３９】まず、半導体基板１の主面に周知の方法で
ｐ形ウエル２、フィールド絶縁膜３およびゲート絶縁膜
４を順次形成する（図７）。次に、半導体基板１上に多
結晶シリコン膜（第１導電膜）および絶縁膜（酸化シリ
コン膜）７を順次堆積し、フォトレジストをマスクにし
て絶縁膜７および多結晶シリコン膜をエッチングするこ
とにより、メモリセル選択用ＭＩＳＦＥＴＱt のゲート
電極５（ワード線ＷＬ1)およびｎチャネル型ＭＩＳＦＥ
ＴＱｓのゲート電極５を形成する。
【００４０】次に、上記絶縁膜７およびゲート電極５の
エッチングに用いたフォトレジストをマスクにして半導
体基板１にＰ（リン）をイオン注入し、メモリセル選択
用ＭＩＳＦＥＴＱt のｎ型半導体領域（ソース領域、ド
レイン領域）６およびｎチャネル型ＭＩＳＦＥＴＱｓの
ｎ型半導体領域（ソース領域、ドレイン領域）６を、絶
縁膜７およびゲート電極５に対して自己整合で形成す
る。その後、半導体基板１に堆積した酸化シリコン膜を
ＲＩＥ(Reactive Ion Etching)法でエッチングすること
によって、ゲート電極５の側壁にサイドウォールスペー
サ８を形成する（図８）。なお、このサイドウォールス
ペーサ８を形成した後、半導体基板１に前記Ｐよりも高
濃度にＡｓをイオン注入することにより、ｎチャネル型
ＭＩＳＦＥＴＱｓのソース領域、ドレイン領域をＬＤＤ
(Lightly Doped Drain) 構造としてもよい。
【００４１】図８および前記図１、図２に示したよう
に、本実施例のＤＲＡＭは、ゲート絶縁膜４と同一層の
絶縁膜に開孔したコンタクトホール１４を通じて、ｎチ
ャネル型ＭＩＳＦＥＴＱｓのゲート電極５をメモリセル
選択用ＭＩＳＦＥＴＱt の一方のｎ型半導体領域６にダ
イレクトに接続する。すなわち、ゲート電極５用の多結
晶シリコン膜を堆積する工程に先立ってゲート絶縁膜４
と同一層の絶縁膜にコンタクトホール１４を形成してお
き、その後、多結晶シリコン膜（第１導電膜）を堆積す
ることにより、ｎチャネル型ＭＩＳＦＥＴＱｓのゲート
電極５とメモリセル選択用ＭＩＳＦＥＴＱt のｎ型半導
体領域６とを他の導電層を介さずにダイレクトに接続す
る。
【００４２】次に、半導体基板１上に絶縁膜（酸化シリ
コン膜）９を堆積し、フォトレジストをマスクにして絶
縁膜９および絶縁膜（ゲート絶縁膜４と同一層の絶縁
膜）をエッチングすることにより、メモリセル選択用Ｍ
ＩＳＦＥＴＱt の一方のｎ型半導体領域６の上およびｎ
チャネル型ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域６
の上にそれぞれコンタクトホール１０を形成する（図
９）。
【００４３】次に、半導体基板１上に多結晶シリコン膜
（第２導電膜）および絶縁膜（酸化シリコン膜）１１を
順次堆積し、フォトレジストをマスクにして絶縁膜１１
および多結晶シリコン膜をエッチングすることにより、
ビット線（ＢＬ，バーＢＬ）を形成する。ビット線（Ｂ
Ｌ）は、前記コンタクトホール１０を通じてメモリセル
選択用ＭＩＳＦＥＴＱt の一方のｎ型半導体領域６に接
続され、ビット線（バーＢＬ）は、コンタクトホール１
０を通じてｎチャネル型ＭＩＳＦＥＴＱｓの一方のｎ型
半導体領域６に接続される。その後、半導体基板１に堆
積した酸化シリコン膜をＲＩＥ法でエッチングすること
によって、ビット線（ＢＬ，バーＢＬ）の側壁にサイド
ウォールスペーサ１２を形成する（図１０）。
【００４４】次に、半導体基板１上に絶縁膜（酸化シリ
コン膜）１３を堆積し、フォトレジストをマスクにして
絶縁膜１３，９および絶縁膜（ゲート絶縁膜４と同一層
の絶縁膜）をエッチングすることにより、メモリセル選
択用ＭＩＳＦＥＴＱt の他方のｎ型半導体領域６の上お
よびｎチャネル型ＭＩＳＦＥＴＱｓの他方のｎ型半導体
領域６の上にそれぞれコンタクトホール１７を形成する
（図１１）。
【００４５】次に、半導体基板１上に多結晶シリコン膜
（第３導電膜）を堆積し、フォトレジストをマスクにし
てこの多結晶シリコン膜をエッチングすることにより、
蓄積電極１５およびパッド層１６を形成する。蓄積電極
１５は、コンタクトホール１７を通じてメモリセル選択
用ＭＩＳＦＥＴＱt の他方のｎ型半導体領域６に接続さ
れ、パッド層１６は、コンタクトホール１７を通じてｎ
チャネル型ＭＩＳＦＥＴＱｓの他方のｎ型半導体領域６
に接続される（図１２）。
【００４６】次に、半導体基板１上に窒化シリコン膜お
よび酸化シリコン膜を順次堆積し、情報蓄積用容量素子
Ｃの誘電体膜を構成する絶縁膜１８を形成する。次に、
フォトレジストをマスクにしてこの絶縁膜１８をエッチ
ングすることにより、センスアンプＮＳＡを形成する領
域の絶縁膜１８を選択的に除去する（図１３）。
【００４７】次に、半導体基板１上に多結晶シリコン膜
（第４導電膜）を堆積し、フォトレジストをマスクにし
てセンスアンプＮＳＡを形成する領域の多結晶シリコン
膜をエッチングすることにより情報蓄積用容量素子Ｃの
プレート電極１９を形成する（図１４）。
【００４８】次に、半導体基板１上に層間絶縁膜２１を
堆積し、フォトレジストをマスクにしたエッチングで前
記パッド層１６の上の層間絶縁膜２１にコンタクトホー
ル２２を形成する（図１５）。層間絶縁膜２１は、ＣＶ
Ｄ法で堆積した膜厚２００〜３００nm程度の酸化シリコ
ン膜と膜厚５００〜６００nm程度のＢＰＳＧ膜との積層
膜で構成し、ＢＰＳＧ膜は窒素ガス雰囲気中、９００〜
９５０℃の温度でリフローしてその表面を平坦化する。
なお、本実施例では、パッド層１６と共通ソース線ＰＮ
1 との接触抵抗を下げるためにパッド層１６の上にコン
タクトホール２２を２個形成するが、コンタクトホール
２２の数は１個でもあるいは３個以上でもよい。
【００４９】その後、層間絶縁膜２１上に堆積した第５
導電膜（ＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順
次積層した３層膜）をエッチングして共通ソース線ＰＮ
1 および第２ワード線ＷＬ1', ＷＬ2'... を形成するこ
とにより、前記図１および図２に示したメモリセルＭＣ
1 およびｎチャネル型ＭＩＳＦＥＴＱｓが完成する。
【００５０】このように、本実施例のＤＲＡＭは、メモ
リセルＭＣ1 に隣接するセンスアンプＮＳＡを構成する
一対のｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域
６と共通ソース線ＰＮ1 とを、メモリセルＭＣ1 の蓄積
電極１５と同じ第３層目の導電膜で形成したパッド層１
６を介して電気的に接続する。
【００５１】この構成により、パッド層１６の上の層間
絶縁膜２１に開孔するコンタクトホール２２のアスペク
ト比をこのパッド層１６がない場合に比べて小さくする
ことができ、コンタクトホール２２の加工精度やコンタ
クトホール２２内での共通ソース線ＰＮ1 の接続信頼性
を向上させることができるので、メモリセルＭＣ1 とセ
ンスアンプＮＳＡとの間に段差緩衝領域を設ける必要が
なくなる。
【００５２】また、この構成により、センスアンプＮＳ
Ａのｎチャネル型ＭＩＳＦＥＴＱｓをメモリセルＭＣ1
のメモリセル選択用ＭＩＳＦＥＴＱt と略同一形状、略
同一寸法で形成することができる。すなわち、メモリセ
ルＭＣ約２ビット分の面積で一対のｎチャネル型ＭＩＳ
ＦＥＴＱｓによりラッチ回路を構成したセンスアンプＮ
ＳＡを形成することができる。
【００５３】これにより、センスアンプＮＳＡの実効的
な占有面積を小さくすることができるので、半導体チッ
プ１の面積を縮小することができ、ウエハ１枚あたりの
チップ取得数を増やすことができる。
【００５４】なお、上記の製造方法では、センスアンプ
ＮＳＡを形成する領域の絶縁膜１８（情報蓄積用容量素
子Ｃの誘電体膜）を選択的に除去した（図１３参照）
が、図１６に示すように、センスアンプＮＳＡを形成す
る領域に絶縁膜１８を残しておいてもよい。この場合
は、層間絶縁膜２１と絶縁膜１８とを同一のマスクでエ
ッチングしてコンタクトホール２２を形成すればよいの
で、絶縁膜１８のみをエッチングする工程が不要とな
り、ＤＲＡＭの製造工程を減らすことができる。
【００５５】また、本実施例では、ｎチャネル型ＭＩＳ
ＦＥＴＱｓのｎ型半導体領域６と共通ソース線ＰＮ1 と
の間にメモリセルＭＣ1 の蓄積電極１５と同じ第３層目
の導電膜で形成したパッド層１６を介在させるが、図１
７に示すように、このパッド層１６の上にメモリセルＭ
Ｃ1 のプレート電極１９と同じ第４導電膜で形成した第
２のパッド層２０を設け、これら２層のパッド層１６，
２０を介してｎ型半導体領域６と共通ソース線ＰＮ1 と
を接続してもよい。この場合は、パッド層１６の上の絶
縁膜１８を除去してパッド層１６の上に直接パッド層２
０を接続すればよい。この構成によれば、パッド層２０
の上の層間絶縁膜２１に開孔するコンタクトホール２２
のアスペクト比をさらに小さくすることができるので、
コンタクトホール２２の加工精度やコンタクトホール２
２内での共通ソース線ＰＮ1 の接続信頼性をさらに向上
させることができる。
【００５６】本実施例の製造方法と組み合わせて有効な
メモリマット（ＭＭ1 〜ＭＭ4)内のゲート電極５とビッ
ト線（ＢＬ）との接続構造の一例を図１８および図１９
を用いて説明する。
【００５７】まず、前記図９に示す工程の後、ビット線
（ＢＬ）と接続すべきゲート電極５上の絶縁膜７，９を
選択的に除去してコンタクトホール３０を形成する（図
１８）。次に、半導体基板１上に多結晶シリコン膜（第
２導電膜）および絶縁膜（酸化シリコン膜）１１を順次
堆積し、これらをエッチングしてビット線（ＢＬ）を形
成することにより、コンタクトホール３０を通じてビッ
ト線（ＢＬ）とゲート電極５とを接続する（図１９）。
【００５８】また、本実施例の製造方法と組み合わせて
有効なメモリマット（ＭＭ1 〜ＭＭ4)内のゲート電極５
とパッド層１６との接続構造の一例を図２０および図２
１を用いて説明する。
【００５９】まず、前記図１１に示す工程の後、パッド
層１６と接続すべきゲート電極５上の絶縁膜７，９を選
択的に除去してコンタクトホール３１を形成する（図２
０）。次に、半導体基板１上に多結晶シリコン膜（第３
導電膜）を堆積し、これをエッチングしてパッド層１６
を形成することにより、コンタクトホール３１を通じて
パッド層１６とゲート電極５とを接続する。その後、蓄
積電極１５およびパッド層１６の上に情報蓄積用容量素
子Ｃの誘電体膜となる絶縁膜１８を形成する（図２
１）。
【００６０】図２２は、本実施例の製造方法により形成
された直接周辺回路以外の周辺回路の一例である周辺制
御回路（ＣＭＯＳインバータ）を示す要部断面図であ
る。
【００６１】ＣＭＯＳインバータは、ｐ型ウエル２の主
面に形成されたｎチャネル型ＭＩＳＦＥＴＱｎとｎ型ウ
エル２３の主面に形成されたｐチャネル型ＭＩＳＦＥＴ
Ｑｐとで構成される。ｎチャネル型ＭＩＳＦＥＴＱｎお
よびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート
電極５は第１導電膜で構成され、前記メモリセルＭＣ1
のメモリセル選択用ＭＩＳＦＥＴＱt およびセンスアン
プＮＳＡのｎチャネル型ＭＩＳＦＥＴＱｓのそれぞれの
ゲート電極５を形成する工程で同時に形成される。
【００６２】ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導
体領域６およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半
導体領域２４のそれぞれには、層間絶縁膜２１に開孔し
たコンタクトホール２５を通じて配線２６が接続され
る。コンタクトホール２５は、前記センスアンプＮＳＡ
のｎチャネル型ＭＩＳＦＥＴＱｓのパッド層１６の上の
層間絶縁膜２１にコンタクトホール２２を形成する工程
で同時に開孔される。また、配線２６は前記共通ソース
線ＰＮ1 と同じ第５導電膜で構成され、共通ソース線Ｐ
Ｎ1 を形成する工程で同時に形成される。このように、
直接周辺回路以外の周辺回路を構成するｎチャネル型Ｍ
ＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの
それぞれのソース領域、ドレイン領域には、第５導電膜
が直接接続されている。
【００６３】本実施例のＤＲＡＭは、メモリセルＭＣ1
に隣接するセンスアンプＮＳＡのｎチャネル型ＭＩＳＦ
ＥＴＱｓと共通ソース線ＰＮ1 とをパッド層１６を介し
て接続する。そのため、パッド層１６の上の層間絶縁膜
２１に開孔されるコンタクトホール２２のアスペクト比
を、上記ＣＭＯＳインバータのような標高の低い周辺回
路領域の層間絶縁膜２１に開孔されるコンタクトホール
２５のアスペクト比とほぼ等しくすることができる。
【００６４】図２３は、本実施例のＤＲＡＭを用いて構
成したワークステーションシステムの一例を示すブロッ
ク図である。
【００６５】このワークステーションシステムは、メイ
ンメモリのＤＲＡＭおよび拡張ＲＡＭを本実施例の高密
度ＤＲＡＭで構成している。この構成により、小面積の
実装領域に大容量のメモリを搭載したワークステーショ
ンシステムが得られる。
【００６６】（実施例２）図２４は、本実施例のＤＲＡ
Ｍのメモリアレイおよび直接周辺回路（ワードシャント
部）の一部を示す断面図である。
【００６７】大容量ＤＲＡＭは、多結晶シリコン膜で構
成したワード線（ＷＬ）の配線遅延を少なくするため
に、Ａｌ合金のような低抵抗金属配線を用いてワード線
（ＷＬ）を裏打ち（シャント）する。その際、本実施例
のＤＲＡＭは、メモリセルの蓄積電極１５と同じ第３導
電膜で形成したパッド層３２を介してシャント用の配線
３４（共通ソース線ＰＮ1 と同じ第５導電膜で構成した
配線）とワード線（ＷＬ、第１導電膜）とを接続する。
【００６８】上記パッド層３２を介してシャント用の配
線３４とワード線（ＷＬ）とを接続するには、前記図１
１に示す工程の後、図２５に示すように、配線３４と接
続すべきワード線（ＷＬ）上の絶縁膜７，９を選択的に
除去してコンタクトホール３５を形成する。次に、半導
体基板１上に第３導電膜（多結晶シリコン膜）を堆積
し、この第３導電膜をエッチングしてパッド層３２を形
成することにより、コンタクトホール３５を通じてパッ
ド層３２とワード線（ＷＬ）とを接続する。
【００６９】次に、半導体基板１上に情報蓄積用容量素
子Ｃの誘電体膜となる絶縁膜１８および第４導電膜（多
結晶シリコン膜）を順次堆積し、この第４導電膜をエッ
チングしてメモリセルのプレート電極１９を形成する。
次に、半導体基板１上に層間絶縁膜２１を堆積し、この
層間絶縁膜２１をエッチングしてコンタクトホール３５
を形成した後、層間絶縁膜２１上に堆積した第５導電膜
（ＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順次積層
した３層膜）をエッチングして配線３４を形成する。
【００７０】本実施例によれば、層間絶縁膜２１に開孔
するコンタクトホール３３のアスペクト比を小さくする
ことができるので、メモリセルＭＣとワードシャント部
との間に段差緩衝領域を設ける必要がなくなる。これに
より、ワードシャント部の実効的な占有面積を小さくす
ることができるので、半導体チップ１の面積を縮小する
ことができ、ウエハ１枚あたりのチップ取得数を増やす
ことができる。なお、ここでワードシャント部に形成さ
れるｎチャネル型ＭＩＳＦＥＴＱｎはダミーのＭＩＳＦ
ＥＴであり、トランジスタとしての動作は行わない。
【００７１】（実施例３）図２６は、本実施例のＤＲＡ
Ｍのメモリアレイおよび直接周辺回路（センスアンプ）
の一部を示す回路図、図２７は、図２６に示すセンスア
ンプの読出し時のタイミングチャートである。
【００７２】本実施例のＤＲＡＭのメモリマットＭＭ
は、第１のビット線である一対のセグメントビット線
（あるいはサブビット線）（ＳＢＬ，バーＳＢＬ）と、
第２のビット線である一対のグローバルビット線（ある
いはメインビット線）（ＧＢＬ，バーＧＢＬ）と、一対
のｎチャネル型ＭＩＳＦＥＴＱｓでラッチ回路を構成し
たセンスアンプＮＳＡとを備えている。
【００７３】メモリセルＭＣに書き込まれたデータは、
読出し時にセグメントビット線（ＳＢＬ，バーＳＢＬ）
に伝達され、センスアンプＮＳＡでプリセンスされた
後、グローバルビット線（ＧＢＬ，バーＧＢＬ）に伝達
され、メインアンプＭＡ（主センスアンプに相当）によ
り増幅される。
【００７４】上記セグメントビット線（ＳＢＬ，バーＳ
ＢＬ）は第２導電膜（多結晶シリコン膜）で構成され、
グローバルビット線（ＧＢＬ，バーＧＢＬ）は第５導電
膜（ＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順次積
層した３層膜）で構成されている。
【００７５】本実施例のＤＲＡＭは、上記セグメントビ
ット線（ＳＢＬ，バーＳＢＬ）とグローバルビット線
（ＧＢＬ，バーＧＢＬ）とを接続するｎチャネル型ＭＩ
ＳＦＥＴＱｗとグローバルビット線（ＧＢＬ，バーＧＢ
Ｌ）とを、メモリセルＭＣの蓄積電極と同じ第３導電膜
で構成したパッド層を介して接続する。この構成によ
り、パッド層の上の層間絶縁膜に開孔するコンタクトホ
ールのアスペクト比を小さくすることができるので、メ
モリセルＭＣとセンスアンプＮＳＡとの間に段差緩衝領
域を設ける必要がなくなる。また、センスアンプＮＳＡ
のｎチャネル型ＭＩＳＦＥＴＱｓ、セグメントビット線
（ＳＢＬ，バーＳＢＬ）とグローバルビット線（ＧＢ
Ｌ，バーＧＢＬ）とを接続するｎチャネル型ＭＩＳＦＥ
ＴＱｗ、セグメントビット線（ＳＢＬ，バーＳＢＬ）を
プリチャージするためのｎチャネル型ＭＩＳＦＥＴＱｐ
のそれぞれをメモリセル選択用ＭＩＳＦＥＴＱt と略同
一形状、略同一寸法で形成することができる。これによ
り、センスアンプＮＳＡの実効的な占有面積を小さくす
ることができるので、半導体チップ１の面積を縮小する
ことができ、ウエハ１枚あたりのチップ取得数を増やす
ことができる。
【００７６】図２８は、本実施例のセンスアンプＮＳＡ
をしきい値電圧（Ｖth) ばらつき補償型とした例であ
る。このセンスアンプＮＳＡは、ラッチ回路を構成する
一対のｎチャネル型ＭＩＳＦＥＴＱ1,Ｑ2 のしきい値電
圧（Ｖth) のばらつきの差（ΔＶth) をプリチャージ時
にノード（Ｎ1,Ｎ2)の電位差として取り出すことにより
補償し、センスアンプＮＳＡの駆動をカップリング容量
（Ｃ1,Ｃ2)を介して行う。そして、この最初の駆動をプ
リセンス動作とし、次に駆動用ｎチャネル型ＭＩＳＦＥ
ＴＱ3,Ｑ4 をＯＮにしてセグメントビット線（ＳＢＬ，
バーＳＢＬ）を増幅する。
【００７７】図２９に示すように、データの読出し時に
は、ＰＳｉを `Ｈ' にすることにより、カップリング容
量（Ｃ1,Ｃ2)を介してセンスアンプＮＳＡの駆動を開始
する。次に、ＳＡｉを `Ｈ' にしてセグメントビット線
（ＳＢＬ，バーＳＢＬ）を増幅した後、ＢＳｉを `Ｈ'
にし、読出しデータをグローバルビット線（ＧＢＬ，バ
ーＧＢＬ）に伝達してメインアンプＭＡで増幅する。
【００７８】この例では、上記カップリング容量（Ｃ1,
Ｃ2)をメモリセルＭＣの情報蓄積用容量素子Ｃと同一の
構造とし、同一の製造工程で製造することにより、セン
スアンプＮＳＡの実効的な占有面積をさらに小さくする
ことができる。
【００７９】図３０は、上記セグメントビット線（ＳＢ
Ｌ，バーＳＢＬ）またはグローバルビット線（ＧＢＬ，
バーＧＢＬ）で増幅した読出しデータの信号を、アドレ
スに従ってカラムデコーダにより選択的に共通データ線
（ＣＤＬ，バーＣＤＬ）に取り出す回路である。読出し
回路は、ｒｅａｄ信号を `Ｈ' にすることで活性化され
るダイレクト型センスであり、書込み回路は、ｗｒｉｔ
ｅ信号を `Ｈ' にすることで活性化される。
【００８０】上記の回路は、ｎチャネル型ＭＩＳＦＥＴ
のみで構成されているので、このｎチャネル型ＭＩＳＦ
ＥＴと共通データ線（ＣＤＬ，バーＣＤＬ）との接続を
メモリセルＭＣの蓄積電極と同じ導電膜で構成した前記
パッド層を介して行うことにより、その実効的な占有面
積を小さくすることができる。
【００８１】（実施例４）図３１は、本実施例のＤＲＡ
Ｍのメモリアレイおよび直接周辺回路（サブワードドラ
イバ）の一部を示す回路図である。
【００８２】サブワードドライバを構成するｎチャネル
型ＭＩＳＦＥＴは、アドレス選択線（φxo, φxl) を介
してサブワードデコーダに接続され、メインワード線
（ＭＷＬｉ，バーＭＷＬｉ）を介してメインワードデコ
ーダに接続される。サブワード線（ＳＷＬｉ）の選択
は、メインワード線（ＭＷＬｉ）を `Ｈ' 、メインワー
ド線（バーＭＷＬｉ）を `Ｌ' にし、サブワード線（φ
xo, φxl) の一方（φxo）を `Ｈ' にして行う。
【００８３】上記サブワードドライバを構成するｎチャ
ネル型ＭＩＳＦＥＴに先の実施例のパッド層を適用する
ことにより、その実効的な占有面積を小さくすることが
できる。
【００８４】（実施例５）図３２は、本実施例のＤＲＡ
Ｍの直接周辺回路の一部を示す回路図である。
【００８５】本実施例のＤＲＡＭは、ビット線の遅延時
間や消費電力を減らすために、ビット線をセンスアンプ
ＳＡに接続されるメインビット線とメモリセルに接続さ
れるサブビット線とに階層化している。
【００８６】上記メインビット線は、前記第５導電膜
（ＴｉＷ膜、アルミニウム合金膜、ＴｉＷ膜を順次積層
した３層膜）で構成され、サブビット線は第２導電膜
（多結晶シリコン膜）で構成される。メインビット線と
サブビット線とはスイッチ用のｎチャネル型ＭＩＳＦＥ
Ｔを介して接続される。
【００８７】上記スイッチ用のｎチャネル型ＭＩＳＦＥ
Ｔとメインビット線との接続に前記パッド層およびメモ
リセル選択用ＭＩＳＦＥＴＱt と略同一形状、略同一寸
法で形成したスイッチ用ｎチャネル型ＭＩＳＦＥＴを適
用することにより、その実効的な占有面積を小さくする
ことができる。この場合、ほぼメモリセル１ビット分の
面積で１個のスイッチを形成することができる。
【００８８】（実施例６）本実施例のＤＲＡＭは、前記
実施例５と同様、ビット線をセンスアンプＳＡに接続さ
れるメインビット線とメモリセルＭＣが直接接続される
サブビット線とに階層化した例（以下、階層ビット線方
式と呼ぶ）である。
【００８９】図３３は、本実施例のＤＲＡＭの回路図で
あり、前記図３２のサブビット線にサブビット線のプリ
チャージ回路を設けた構成になっている。
【００９０】図３３において、ＭＢL1，／ＭＢL1，ＭＢ
R1，／ＭＢR1... はメインビット線ＭＢであり、ＳＢL
1，／ＳＢL1，ＳＢR1，／ＳＢR1... はサブビット線Ｓ
Ｂである。サブビット線選択信号（ＳＷＡ２およびＳＷ
Ａ３）は、サブビット線ＳＢとメインビット線ＭＢとを
接続するサブビット線選択用ＭＩＳＦＥＴＱｂのゲート
電極を制御し、一組のサブビット線対（例えばＳＢL1，
／ＳＢL1）をメインビット線（例えばＭＢL1，／ＭＢL
1）に接続する。ＶＢＬＲ２は、ビット線プリチャージ
電圧（ビット線のハイレベルとローレベルのほぼ中間の
電位）供給配線である。プリチャージ回路は、サブビッ
ト線ＳＢとビット線プリチャージ電圧供給配線ＶＢＬＲ
２との間に接続されたサブビット線プリチャージ用ＭＩ
ＳＦＥＴＱｐｃからなり、このサブビット線プリチャー
ジ用ＭＩＳＦＥＴＱｐｃのゲート電極には、サブビット
線ＳＢのプリチャージ信号配線ＰＣＡ２，ＰＣＡ３が接
続されている。
【００９１】図３３に示す例では、メインビット線ＭＢ
の延在する方向に配置された２つのセンスアンプＳＡ間
に２つのメモリアレイが配置され、それぞれのメモリア
レイには、複数のメモリセルＭＣを行列状に配置したメ
モリセル領域と、サブビット線選択用ＭＩＳＦＥＴＱｂ
およびサブビット線プリチャージ用ＭＩＳＦＥＴＱpcを
配置したスイッチ領域とが設けられている。２つのセン
スアンプＳＡ間に配置された４本のサブビット線ＳＢの
うちの１本は、メインビット線ＭＢに接続されている。
【００９２】本実施例の階層ビット線方式の特徴は、メ
インビット線ＭＢのプリチャージ時にすべてのサブビッ
ト線ＳＢをメインビット線ＭＢから切り離す形の制御が
可能なことである。そのため、動作時に選択されたサブ
ビット線ＳＢのみをメインビット線ＭＢに接続するよう
に、サブビット線選択信号ＳＷＡ２などのスイッチ信号
を１本だけ活性化すればよいので、消費電力の低減を図
ることができる。センスアンプＳＡは、一対のメインビ
ット線ＭＢに接続されており、メモリアレイの左右に振
り分けて配置される。つまり、メインビット線ＭＢ４本
分のスペースにセンスアンプＳＡを１つ配置すればよい
ので、センスアンプＳＡのレイアウトピッチを緩和する
ことができる。
【００９３】図３４は、図３３に示す回路の動作波形図
（タイミングチャート）である。図中のＰＣＢはメイン
ビット線ＭＢのプリチャージ信号、ＷＬはワード線であ
り、非選択サブビット線ＳＢに対応する信号は破線で示
してある。
【００９４】メインビット線ＭＢのプリチャージ信号Ｐ
ＣＢおよびサブビット線ＳＢのプリチャージ信号（例え
ばＰＣＡ２）が `Ｈ' から `Ｌ' になり、メインビット
線ＭＢおよびサブビット線ＳＢのプリチャージの終了と
共にサブビット線選択信号（例えばＳＷＡ２) が立ち上
がり、続いてワード線ＷＬが立ち上がり、サブビット線
ＳＢおよびメインビット線ＭＢに読出し信号電圧（図３
４では、ＢＬ，／ＢＬで表わしている。）が現われる。
これをセンスアンプＳＡで増幅し、入出力線（ＳＩＯ0,
ＳＩＯ1,ＳＩＯ2,ＳＩＯ3)を介してデータの読出しが行
われる。
【００９５】読出しが終了するとワード線ＷＬが立ち下
がり、続いてプリチャージ信号（ＰＣＢおよびＰＣＡ
２）が立ち上がり、メインビット線ＭＢおよびサブビッ
ト線ＳＢが共にプリチャージ電圧にショートされる。最
後にサブビット線選択信号（例えばＳＷＡ２) が立ち下
がり、サブビット線ＳＢがメインビット線ＭＢから切り
離される。
【００９６】図３５は、図３３に示す階層ビット線方式
を採用するＤＲＡＭのレイアウト図を示したものであ
る。複数のメモリセルＭＣが行列状に配置されたメモリ
セル領域と、このメモリセル領域に挟まれたスイッチ領
域とからなり、スイッチ領域には、サブビット線選択用
ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用Ｍ
ＩＳＦＥＴＱpcが配置されている。このスイッチ領域
は、ワード線ＷＬ８本の領域に配置されている。
【００９７】上記メモリセル領域において、複数のワー
ド線ＷＬは、列方向に所定のピッチで配置され、行方向
に延びている。スイッチ領域には、ワード線ＷＬと同層
で構成された配線（ＳＷＡ３，ＰＣＡ３など）がワード
線ＷＬのピッチと同様のピッチ、同様の配線幅で形成さ
れている。つまり、第１導電膜で構成したワード線ＷＬ
および配線ＳＷＡ３，ＰＣＡ３... は、メモリセル領域
からスイッチ領域に渡って等しいピッチ、等しい配線幅
で配置されている。
【００９８】太い破線Ｌで示した内側の領域であるアク
ティブ領域は、フィールド絶縁膜（３）に囲まれた領域
であって、このアクティブ領域内のワード線ＷＬの下部
以外の領域にはｎ型半導体領域（６）が形成されてい
る。これは、このｎ型半導体領域がワード線ＷＬに対し
て自己整合で形成されていることを意味する。このアク
ティブ領域は、行および列方向と交差する斜め方向に延
び、隣接する２本のワード線対を超えて延びている。ア
クティブ領域の延びる方向は、特定のワード線対に対し
ては同一方向であるが、その特定のワード線対（例えば
ＷＬn とＷＬn-1)に隣接するワード線対（例えばＷＬn-
2 とＷＬn-3)に対するアクティブ領域の延びる方向は、
逆向きとなっている。
【００９９】この特定のワード線対の間の領域におい
て、アクティブ領域のｎ型半導体領域がサブビット線Ｓ
Ｂに接続され、ワード線の外側の領域においてアクティ
ブ領域のｎ型半導体領域が蓄積電極ＳＮと接続されてい
る。なお、アクティブ領域の延びる方向の規則性は、ス
イッチ領域でも同様である。
【０１００】サブビット線選択用ＭＩＳＦＥＴＱｂおよ
びサブビット線プリチャージ用ＭＩＳＦＥＴＱpcは、メ
モリセルＭＣを構成するメモリセル選択用ＭＩＳＦＥＴ
Ｑtと同一構造を有している。スイッチ領域において、
フィールド絶縁膜およびアクティブ領域の形状は、メモ
リセルＭＣの領域のフィールド絶縁膜およびアクティブ
領域の形状と全く等しい。
【０１０１】さらに、サブビット線ＳＢのプリチャージ
信号配線ＰＣＡ２，ＰＣＡ３およびサブビット線選択信
号配線ＳＷＡ２，ＳＷＡ３は、メモリセル選択用ＭＩＳ
ＦＥＴＱt のゲート電極（５）と同層の材料（第１導電
膜）で、かつゲート電極を構成しているワード線ＷＬと
等しい幅および等しいピッチで配置されている。このよ
うに、メモリセル領域とスイッチ領域を同様の繰り返し
パターンとすることより、位相シフト法を利用した露光
技術の適用が容易になるので、ＤＲＡＭの微細化を促進
することができる。
【０１０２】また、図３５において、太い破線Ｌの内側
の領域はアクティブ領域であり、その外側の領域はフィ
ールド絶縁膜が形成された領域である。メモリセルＭＣ
のワード線ＷＬとサブビット線ＳＢのプリチャージ信号
配線ＰＣＡ２，ＰＣＡ３およびサブビット線選択信号配
線ＳＷＡ２，ＳＷＡ３は、多結晶シリコン膜からなる第
１導電膜で構成されている。この第１導電膜は、多結晶
シリコン膜上に高融点金属のシリサイド層が積層された
ポリサイド構造で構成してもよい。
【０１０３】次に、サブビット線ＳＢ（ＳＢL1，／ＳＢ
L1，ＳＢR1，／ＳＢR1...)は、ワード線ＷＬと直交する
方向に延在し、第２導電膜であるポリサイド膜で構成さ
れている。また、メモリセルＭＣの蓄積電極ＳＮ（１
５）は第３導電膜で構成され、スイッチ領域においては
ビット線プリチャージ電圧供給配線ＶＢＬＲ２が第３導
電膜で形成されている。また、サブビット線選択用ＭＩ
ＳＦＥＴＱｂとメインビット線ＭＢ（ＭＢL1，／ＭＢL
1，ＭＢR1，／ＭＢR1...)との接続は、第３導電膜から
なるパッド層ＰＡＤを介して行われている。
【０１０４】メモリセル領域には、蓄積電極ＳＮを覆う
ようにプレート電極ＰＬ（１９）が形成されている。こ
のレイアウトでは、プレート電極ＰＬはサブビット線プ
リチャージ用ＭＩＳＦＥＴＱpcおよびサブビット線選択
用ＭＩＳＦＥＴＱｂの上には配置されない。蓄積電極Ｓ
Ｎとプレート電極ＰＬとの間には誘電体膜（絶縁膜１
８）が形成されており、蓄積電極ＳＮ、プレート電極Ｐ
Ｌおよびこの誘電体膜でメモリセルＭＣの情報蓄積用容
量素子Ｃが形成されている。メインビット線ＭＢ（ＭＢ
L1，／ＭＢL1，ＭＢR1，／ＭＢR1...)は、サブビット線
ＳＢ（ＳＢL1，／ＳＢL1，ＳＢR1，／ＳＢR1...)と同一
方向に延在し、第５導電膜で構成されている。
【０１０５】図３６は図３５におけるメモリセルＭＣの
Ａ−Ａ' 線における断面図、図３７は図３５におけるサ
ブビット線プリチャージ用ＭＩＳＦＥＴＱpcおよびサブ
ビット線選択用ＭＩＳＦＥＴＱｂのＢ−Ｂ' 線における
断面図をそれぞれ示している。図２に示したメモリセル
ＭＣと同一の層には同じ符号を付してある。
【０１０６】このメモリセルＭＣが図２に示したメモリ
セルＭＣと異なる点は、サブビット線ＳＢが多結晶シ
リコンからなる第１のプラグ電極４１を介してｎ型半導
体領域６に接続されている点、情報蓄積用容量素子Ｃ
の蓄積電極ＳＮ（１５）が多結晶シリコン膜からなる第
１、第２のプラグ電極４１, ４２を介してｎ型半導体領
域６に接続されている点、第５導電膜４３が第２ワー
ド線（ＷＬ1', ＷＬ2'...)としてではなく、メインビッ
ト線ＭＢとして用いられている点である。
【０１０７】図３６および図３７において、図２と同様
の符号を付した部分は、図２と材料およびその製法が同
様であるのでその説明は省略する。
【０１０８】図３６において、サブビット線ＳＢは、図
２のビット線ＢＬに対応しており、多結晶シリコン膜か
らなる第１のプラグ電極４１を介してｎ型半導体領域６
に接続されている。第１のプラグ電極４１は、ゲート電
極５と一体であるワード線ＷＬ1,ＷＬ2...の上層に多結
晶シリコン膜を堆積し、これをエッチバックしてワード
線ＷＬ1,ＷＬ2...の間にこの多結晶シリコン膜を残すこ
とにより形成する。
【０１０９】蓄積電極（ＳＮ）１５は、ＢＰＳＧ膜４５
Ａと、このＢＰＳＧ膜４５Ａを８００℃程度でリフロー
してその表面を平坦化した後、その上に堆積した酸化シ
リコンの絶縁膜４５Ｂとの積層膜からなる層間絶縁膜４
５の上に形成されている。蓄積電極（ＳＮ）１５は、前
記第１、第２のプラグ電極４１，４２を介してｎ型半導
体領域６と接続されている。第１のプラグ電極４１は、
前述のサブビット線ＳＢ下のプラグ電極４１と同一工程
で形成される。第２のプラグ電極４２は、前記層間絶縁
膜４５にスルーホールを設けた後、多結晶シリコン膜を
堆積し、これをエッチバックしてスルーホール内にのみ
残すことにより形成する。
【０１１０】第５導電膜で構成されたメインビット線Ｍ
Ｂは、図２の第２ワード線ＷＬ1',ＷＬ2'... と同様
に、バリアメタル膜、アルミニウム合金膜、バリアメタ
ル膜を順次積層した３層膜で構成されている。バリアメ
タルは、例えばＴｉＷで構成され、アルミニウム合金
は、例えばＣｕおよびＳｉを添加したアルミニウムで構
成されている。
【０１１１】図３７にサブビット線選択用ＭＩＳＦＥＴ
Ｑｂ（左側）およびサブビット線プリチャージ用ＭＩＳ
ＦＥＴＱpc（右側）を示す。このサブビット線選択用Ｍ
ＩＳＦＥＴＱｂおよびサブビット線プリチャージ用ＭＩ
ＳＦＥＴＱpcは、メモリセル選択用ＭＩＳＦＥＴＱｔと
等しいゲート長、ゲート幅を有し、そのゲート電極５も
同一の材料で構成されている。サブビット線選択用ＭＩ
ＳＦＥＴＱｂの一方のｎ型半導体領域６には、第１のプ
ラグ電極４１を介してサブビット線ＳＢが接続されてお
り、他方のｎ型半導体領域６には、第１、第２のプラグ
電極４１，４２および蓄積電極（ＳＮ）１５と同層で形
成されたパッド層（ＰＡＤ）１６を介してメインビット
線ＭＢが接続されている。
【０１１２】サブビット線プリチャージ用ＭＩＳＦＥＴ
Ｑpcの一方のｎ型半導体領域６は、サブビット線選択用
ＭＩＳＦＥＴＱｂの一方の半導体領域６と一体に形成さ
れており、他方のｎ型半導体領域６は、第１、第２のプ
ラグ電極４１，４２を介してビット線プリチャージ電圧
供給配線ＶＢＬＲ２に接続されている。このビット線プ
リチャージ電圧供給配線ＶＢＬＲ２は、蓄積電極（Ｓ
Ｎ）１５と同層の第３導電膜で形成されており、前記図
３５に示すように、サブビット線ＳＢのプリチャージ信
号配線ＰＣＡ２，ＰＣＡ３の上に配置され、かつプリチ
ャージ信号配線ＰＣＡ２，ＰＣＡ３の２本分の領域に設
けられている。
【０１１３】図３５から明らかなように、サブビット線
選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャー
ジ用ＭＩＳＦＥＴＱpcは、メモリセル選択用ＭＩＳＦＥ
ＴＱｔのアクティブ領域の形状と等しい形状のアクティ
ブ領域に形成され、かつメモリセル領域のワード線ＷＬ
のピッチと同様のピッチで配置された第１導電膜をゲー
ト電極ＷＬとして形成されている。この構成により、ワ
ード線ＷＬの延在方向において、サブビット線ＳＢおよ
びメインビット線ＭＢのピッチを変えることなく、サブ
ビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プ
リチャージ用ＭＩＳＦＥＴＱpcを配置することができ
る。
【０１１４】また、図３６、図３７からわかるように、
サブビット線選択用ＭＩＳＦＥＴＱｂの他方のｎ型半導
体領域６を、第１、第２のプラグ電極４１，４２および
パッド層（ＰＡＤ）１６を介してメインビット線ＭＢに
接続し、かつサブビット線プリチャージ用ＭＩＳＦＥＴ
Ｑpcの他方のｎ型半導体領域６に接続されるビット線プ
リチャージ電圧供給配線ＶＢＬＲ２を第３導電膜を用い
て形成したことにより、第５導電膜の形成工程におい
て、スイッチ領域をメモリセル領域と同等の標高とする
ことができる。これにより、メモリセル領域とスイッチ
領域との間に段差緩衝領域を設ける必要がなくなるの
で、ＤＲＡＭの集積度を向上させることができる。
【０１１５】図３８は、前記図３７に示したサブビット
線選択用ＭＩＳＦＥＴＱｂの変形例である。この例で
は、ｎ型半導体領域６とメインビット線ＭＢとが第１、
第２のプラグ電極４１，４２を介して接続されており、
蓄積電極（ＳＮ）１５と同層のパッド層（ＰＡＤ）１６
は使用されていない。
【０１１６】図３９は、前記図３７に示したサブビット
線選択用ＭＩＳＦＥＴＱｂの他の変形例である。この例
では、ｎ型半導体領域６とメインビット線ＭＢが第１の
プラグ電極４１を介して接続されており、蓄積電極（Ｓ
Ｎ）１５と同層のパッド層（ＰＡＤ）１６および第２の
プラグ電極４２は使用されていない。前記図３８に示す
変形例および図３９に示す変形例の場合は、層間絶縁膜
４５，２１に形成するスルーホール２２の径をプラグ電
極４１（４２）の平面形状よりも小さくする必要があ
る。これは、スルーホール２２とプラグ電極４１（４
２）との間に合わせ余裕をとる必要があるためである。
【０１１７】このように、図３７、図３８、図３９に示
す例において、プラグ電極４１，４２またはパッド層
（ＰＡＤ）１６をｎ型半導体領域６とメインビット線Ｍ
Ｂを構成する第５導電膜との間に介在させることによ
り、第５導電膜の下部に位置する層間絶縁膜２１，４５
に設けるスルーホール２２のアスペクト比を小さくする
ことができる。これにより、メモリセル領域とスイッチ
領域との間に段差緩衝領域を設ける必要がなくなるの
で、ＤＲＡＭの集積度を向上させることができる。
【０１１８】図４０、図４１は、リセスアレイ構造を有
するＤＲＡＭに適用した場合の例である。
【０１１９】リセスアレイ構造とは、メモリセル領域を
半導体基板の低い領域（リセス領域）に形成し、周辺回
路を高い領域に形成することにより、メモリセルから周
辺回路にまたがる配線の加工精度を向上させる技術であ
り、例えば、米国特許第５１９６９１０号に開示されて
いる。この米国特許においては、メモリセルはリセス領
域に形成され、周辺回路を構成するＭＩＳＦＥＴはすべ
てリセス領域以外の高い領域に形成されている。
【０１２０】図４０、図４１に示す例においては、メモ
リセル選択用ＭＩＳＦＥＴＱｔ（図４０）と、サブビッ
ト線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチ
ャージ用ＭＩＳＦＥＴＱpcとは、半導体基板１の低い領
域（リセス領域）に形成されており、サブビット線選択
用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用
ＭＩＳＦＥＴＱpc以外の周辺回路を構成するＭＩＳＦＥ
ＴＱｎ（図４１）は、半導体基板１の高い領域に形成さ
れている。
【０１２１】つまり、サブビット線選択用ＭＩＳＦＥＴ
Ｑｂとメインビット線ＭＢとの接続にプラグ電極４１，
４２、パッド層（ＰＡＤ）１６を用いること、およびサ
ブビット線プリチャージ用ＭＩＳＦＥＴＱpcに接続され
るビット線プリチャージ電圧供給配線ＶＢＬＲ２を蓄積
電極（ＳＮ）１５と同層の第３導電膜で構成することに
より、サブビット線選択用ＭＩＳＦＥＴＱｂおよびサブ
ビット線プリチャージ用ＭＩＳＦＥＴＱpcをリセス領域
に形成することができる。これは、第５導電膜の形成時
においてメモリセル領域およびびスイッチ領域の標高が
ほぼ等しくなるからである。従って、サブビット線選択
用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ用
ＭＩＳＦＥＴＱpcを半導体基板１の高い領域に形成する
場合と比較して、高集積化を実現することができる。な
お、このリセス領域の形成については、前記米国特許第
５１９６９１０号に記載された方法を適用することがで
きる。
【０１２２】図４２は、前記図３５に示したサブビット
線選択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャ
ージ用ＭＩＳＦＥＴＱpcのレイアウトの変形例を示す図
である。
【０１２３】この例では、ワード線ＷＬと同層の第１導
電膜からなる配線１０本分の領域をスイッチ領域として
割り当てており、蓄積電極（ＳＮ）１５とパッド層（Ｐ
ＡＤ）１６がワード線ＷＬの延びる方向に隣接しないと
いう特徴がある。図３５に示すような、メモリセル領域
とスイッチ領域との境界で蓄積電極（ＳＮ）１５とパッ
ド層（ＰＡＤ）１６が隣接している場合には、両者の間
でプレート電極ＰＬ（１９）をパターニングしなければ
ならないので高い加工精度が要求されるが、図４２に示
す例では、この加工が容易になるという特徴がある。
【０１２４】図４３は、図３５に示したサブビット線選
択用ＭＩＳＦＥＴＱｂおよびサブビット線プリチャージ
用ＭＩＳＦＥＴＱpcのレイアウトの他の変形例を示す図
である。
【０１２５】この例では、ワード線ＷＬと同層の第１導
電膜からなる配線１６本分（図にはその半分だけ示して
ある）の領域をスイッチ領域として割り当てており、プ
リチャージ信号配線ＰＣＡ３からサブビット線選択信号
配線ＳＷＡ３の右側のＶssまでのパターンがプリチャー
ジ信号配線ＰＣＡ２部分の右側に繰り替えされる。
【０１２６】この例は、メインビット線ＭＢとパッド層
ＰＡＤ（１６）とを接続するコンタクトホール（図３７
のコンタクトホール２２）が隣接するメインビット線Ｍ
Ｂ間で隣接しないようにしたものである。このようなレ
イアウトにすることにより、上記コンタクトホール部分
のメインビット線ＭＢをドッグボーン構造にすることが
できる（図４３にはドッグボーン構造が示してないが、
実際にはドッグボーン構造になっている）。ドッグボー
ン構造とは、配線の幅をコンタクトホール部分で広くす
ることにより、コンタクトホールと配線との合わせ余裕
を確保するものである。このように、メインビット線Ｍ
Ｂとパッド層ＰＡＤ（１６）とを接続するコンタクトホ
ールの位置を隣接するメインビット線ＭＢ間でずらすこ
とにより、メインビット線ＭＢのピッチを広げることな
く、ドッグボーン構造を適用することができる。
【０１２７】図４４は、階層ビット線方式の他の実施例
の回路図である。この例では、メインビット線ＭＢを相
補型にはせず、センスアンプＳＡに接続された２本のメ
インビット線ＭＢ（ＭＢR1, ＭＢR2) のうち一方にのみ
複数のサブビット線ＳＢが接続され、他方には参照電圧
ＶＢＬＲ３（例えばビット線のハイレベルとローレベル
のほぼ中間の電位でメインビット線およびサブビット線
のプリチャージ電圧に等しい電圧）が供給されるように
なっている。
【０１２８】一方のメインビット線ＭＢには、１つのメ
モリセルＭＣ内で４本のサブビット線ＳＢがサブビット
線選択用ＭＩＳＦＥＴＱｂを介して接続されている。各
サブビット線ＳＢとビット線プリチャージ電圧供給配線
ＶＢＬＲ２との間には、サブビット線プリチャージ用Ｍ
ＩＳＦＥＴＱpcが接続されている。
【０１２９】上記図４４の回路のレイアウトを図４５に
示す。スイッチ領域はメモリセル領域の間に配置され、
ワード線ＷＬと同層の第１導電膜からなる配線１２本分
の領域にレイアウトされている。図４４、４５に示す例
では、メインビット線ＭＢのピッチをサブビット線ＳＢ
のピッチの２倍に緩和することができるため、メインビ
ット線ＭＢの加工マージンが増え、これにより、ＤＲＡ
Ｍの製造歩留りが向上すると共に高集積化を促進するこ
とができる。
【０１３０】ここで、図４２〜図４５に示した例におい
て、メモリセルＭＣは、図３６の構造と同じであり、サ
ブビット線選択用ＭＩＳＦＥＴＱｂおよびサブビット線
プリチャージ用ＭＩＳＦＥＴＱpcの構造は、図３７、図
３８または図３９の構造と同じである。また、図４２〜
図４５に示した例においても、前記図４１、図４２に示
したリセスアレイ構造を適用することができる。
【０１３１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１３２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１３３】本発明によれば、直接周辺回路のトランジ
スタと第５導電膜で構成された配線とを接続するコンタ
クトホールのアスペクト比を小さくすることができ、コ
ンタクトホールの加工精度やコンタクトホール内での配
線の接続信頼性を向上させることができるので、メモリ
セルと直接周辺回路との間に段差緩衝領域を設ける必要
がなくなる。
【０１３４】また、直接周辺回路を構成するＭＩＳＦＥ
Ｔをメモリセルのメモリセル選択用ＭＩＳＦＥＴと略同
一形状、略同一寸法で形成することができる。さらに、
パッド層をメモリセルの情報蓄積用容量素子の蓄積電極
と略同一形状、略同一寸法で形成することができる。
【０１３５】これらにより、直接周辺回路の実効的な占
有面積を小さくすることができるので、半導体チップの
面積を縮小することができ、ウエハ１枚あたりのチップ
取得数を増やすことができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＤＲＡＭのメモリセル
およびこれに隣接して形成された直接周辺回路の一部の
レイアウトを示す平面図である。
【図２】図１のＡ−Ａ' 線およびＢ−Ｂ' 線における断
面図である。
【図３】本発明の一実施例であるＤＲＡＭのメモリセル
のレイアウトを示す平面図である。
【図４】図３のＣ−Ｃ' 線およびＤ−Ｄ' 線における断
面図である。
【図５】本発明の一実施例であるＤＲＡＭのメモリアレ
イおよび直接周辺回路の一部を示す回路図である。
【図６】図５に示す回路の動作を説明するタイミングチ
ャートである。
【図７】本発明の一実施例であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
【図８】本発明の一実施例であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
【図９】本発明の一実施例であるＤＲＡＭの製造方法を
示す半導体基板の要部断面図である。
【図１０】本発明の一実施例であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
【図１４】本発明の一実施例であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
【図１５】本発明の一実施例であるＤＲＡＭの製造方法
を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施例であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施例であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施例であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施例であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２０】本発明の他の実施例であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施例であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施例であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２３】本発明のＤＲＡＭを用いて構成したワークス
テーションシステムの一例を示すブロック図である。
【図２４】本発明の他の実施例であるＤＲＡＭのメモリ
セルおよびこれに隣接して形成された直接周辺回路の一
部を示す断面図である。
【図２５】本発明の他の実施例であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
【図２６】本発明の他の実施例であるＤＲＡＭのメモリ
アレイおよび直接周辺回路の一部を示す回路図である。
【図２７】図２６に示す回路の動作を説明するタイミン
グチャートである。
【図２８】本発明の他の実施例であるＤＲＡＭのメモリ
アレイおよび直接周辺回路の一部を示す回路図である。
【図２９】図２８に示す回路の動作を説明するタイミン
グチャートである。
【図３０】本発明の他の実施例であるＤＲＡＭの直接周
辺回路の一部を示す回路図である。
【図３１】本発明の他の実施例であるＤＲＡＭのメモリ
アレイおよび直接周辺回路の一部を示す回路図である。
【図３２】本発明の他の実施例であるＤＲＡＭの直接周
辺回路の一部を示す回路図である。
【図３３】本発明の他の実施例であるＤＲＡＭのメモリ
アレイおよび直接周辺回路の一部を示す回路図である。
【図３４】図３３に示す回路の動作波形図である。
【図３５】図３３に示すＤＲＡＭのメモリセル領域およ
びスイッチ領域のレイアウトを示す平面図である。
【図３６】図３５のＡ−Ａ' 線における断面図である。
【図３７】図３５のＢ−Ｂ' 線における断面図である。
【図３８】図３７に示すサブビット線選択用ＭＩＳＦＥ
Ｔの他の実施例を示す断面図である。
【図３９】図３７に示すサブビット線選択用ＭＩＳＦＥ
Ｔの他の実施例を示す断面図である。
【図４０】本発明の他の実施例であるＤＲＡＭのメモリ
アレイを示す断面図である。
【図４１】本発明の他の実施例であるＤＲＡＭの周辺回
路を示す断面図である。
【図４２】図３５に示すＤＲＡＭのメモリセル領域およ
びスイッチ領域のレイアウトの他の実施例を示す平面図
である。
【図４３】図３５に示すＤＲＡＭのメモリセル領域およ
びスイッチ領域のレイアウトの他の実施例を示す平面図
である。
【図４４】本発明の他の実施例であるＤＲＡＭのメモリ
アレイおよび直接周辺回路の一部を示す回路図である。
【図４５】図４４に示すＤＲＡＭのメモリセル領域およ
びスイッチ領域のレイアウトの他の実施例を示す平面図
である。
【符号の説明】
１ 半導体基板（半導体チップ） ２ ｐ型ウエル ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ ゲート電極 ６ ｎ型半導体領域（ソース領域、ドレイン領域） ７ 絶縁膜 ８ サイドウォールスペーサ ９ 絶縁膜 １０ コンタクトホール １１ 絶縁膜 １２ サイドウォールスペーサ １３ 絶縁膜 １４ コンタクトホール １５ 蓄積電極（ＳＮ） １６ パッド層（ＰＡＤ） １７ コンタクトホール １８ 絶縁膜 １９ プレート電極（ＰＬ） ２０ パッド層 ２１ 層間絶縁膜 ２２ コンタクトホール ２３ ｎ型ウエル ２４ ｐ型半導体領域 ２５ コンタクトホール ２６ 配線 ３０ コンタクトホール ３１ コンタクトホール ３２ パッド層 ３３ コンタクトホール ３４ 配線 ３５ コンタクトホール ４１ プラグ電極（第１プラグ電極） ４２ プラグ電極（第２プラグ電極） ４３ 第５導電膜 ４５Ａ ＢＰＳＧ膜 ４５Ｂ 絶縁膜 ４５ 層間絶縁膜 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＣ メモリセル ＭＣ1 メモリセル ＭＢ メインビット線 ＭＭ メモリマット ＭＭ1 〜ＭＭ4 メモリマット ＮＳＡ センスアンプ ＰＮ1 共通ソース線 ＰＳＡ センスアンプ Ｑｂ サブビット線選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑpc サブビット線プリチャージ用ＭＩＳＦＥＴ Ｑｓ ｎチャネル型ＭＩＳＦＥＴ Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＳＢ サブビット線 ＷＬ ワード線 ＷＬ1 第１ワード線 ＷＬ1' 第２ワード線 ＷＬ2' 第２ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｐ (72)発明者 橘川 五郎 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面上に形成した第１導電
    膜でメモリセル選択用ＭＩＳＦＥＴのゲート電極を構成
    し、前記第１導電膜の上層に形成した第２導電膜でメモ
    リセルのデータをセンスアンプに伝えるビット線を構成
    し、前記第２導電膜の上層に形成した第３導電膜で情報
    蓄積用容量素子の蓄積電極を構成し、前記第３導電膜の
    上層に形成した第４導電膜で情報蓄積用容量素子のプレ
    ート電極を構成したメモリセルを備えたＤＲＡＭを有す
    る半導体集積回路装置であって、メモリアレイに近接し
    て配置された直接周辺回路のトランジスタと前記第４導
    電膜の上層に形成した第５導電膜で構成された配線と
    を、前記第３導電膜で構成されたパッド層を介して電気
    的に接続したことを特徴とする半導体集積回路装置。
  2. 【請求項２】 半導体基板の主面上に形成した第１導電
    膜でメモリセル選択用ＭＩＳＦＥＴのゲート電極を構成
    し、前記第１導電膜の上層に形成した第２導電膜でメモ
    リセルのデータをセンスアンプに伝えるビット線を構成
    し、前記第２導電膜の上層に形成した第３導電膜で情報
    蓄積用容量素子の蓄積電極を構成し、前記第３導電膜の
    上層に形成した第４導電膜で情報蓄積用容量素子のプレ
    ート電極を構成したメモリセルを備えたＤＲＡＭを有す
    る半導体集積回路装置であって、メモリアレイに近接し
    て配置された直接周辺回路のトランジスタと前記第４導
    電膜の上層に形成した第５導電膜で構成された配線と
    を、前記第３導電膜で構成された第１のパッド層および
    前記第４導電膜で構成された第２のパッド層を介して電
    気的に接続したことを特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置であって、前記第３導電膜と前記トランジスタとの
    間を第１のプラグ電極、または前記第１のプラグ電極お
    よびその上層に形成した第２のプラグ電極を介して電気
    的に接続したことを特徴とする半導体集積回路装置。
  4. 【請求項４】 半導体基板の主面上に形成した第１導電
    膜でメモリセル選択用ＭＩＳＦＥＴのゲート電極を構成
    し、前記第１導電膜の上層に形成した第２導電膜でメモ
    リセルのデータをセンスアンプに伝えるビット線を構成
    し、前記第２導電膜の上層に形成した第３導電膜で情報
    蓄積用容量素子の蓄積電極を構成し、前記第３導電膜の
    上層に形成した第４導電膜で情報蓄積用容量素子のプレ
    ート電極を構成したメモリセルを備えたＤＲＡＭを有す
    る半導体集積回路装置であって、メモリアレイに近接し
    て配置された直接周辺回路のトランジスタと前記第４導
    電膜の上層に形成した第５導電膜で構成された配線と
    を、前記第１導電膜と前記第２導電膜との間に形成した
    第１のプラグ電極、または前記第１のプラグ電極および
    その上層に形成した第２のプラグ電極を介して電気的に
    接続したことを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１または２記載の半導体集積回路
    装置であって、前記直接周辺回路のｎチャネル型ＭＩＳ
    ＦＥＴを前記メモリセルのメモリセル選択用ＭＩＳＦＥ
    Ｔと平面的に略同一形状、略同一寸法で構成したことを
    特徴とする半導体集積回路装置。
  6. 【請求項６】 請求項１または２記載の半導体集積回路
    装置であって、前記直接周辺回路の第１のパッド層を前
    記メモリセルの情報蓄積用容量素子の蓄積電極と平面的
    に略同一形状、略同一寸法で構成したことを特徴とする
    請求項１または２記載の半導体集積回路装置。
  7. 【請求項７】 請求項１または２記載の半導体集積回路
    装置であって、前記直接周辺回路が、一対のｎチャネル
    型ＭＩＳＦＥＴでラッチ回路を構成したセンスアンプで
    あることを特徴とする半導体集積回路装置。
  8. 【請求項８】 請求項１または２記載の半導体集積回路
    装置であって、前記ビット線が前記第２導電膜で構成さ
    れたサブビット線と前記第５導電膜で構成されたメイン
    ビット線とに階層化され、前記サブビット線と前記メイ
    ンビット線とがｎチャネル型ＭＩＳＦＥＴを介して接続
    されていることを特徴とする請求項１記載の半導体集積
    回路装置。
  9. 【請求項９】 ＤＲＡＭを有する半導体集積回路装置の
    製造方法であって、半導体基板の主面上に形成した第１
    導電膜でメモリセル選択用ＭＩＳＦＥＴのゲート電極と
    メモリアレイに近接して配置された直接周辺回路のＭＩ
    ＳＦＥＴのゲート電極とを形成する工程、前記第１導電
    膜の上層に形成した第２導電膜でメモリセルのデータを
    センスアンプに伝えるビット線を形成する工程、前記第
    ２導電膜の上層に形成した第３導電膜で情報蓄積用容量
    素子の蓄積電極と前記直接周辺回路のＭＩＳＦＥＴの一
    方の半導体領域に接続されるパッド層とを形成する工
    程、前記第３導電膜の上層に形成した第４導電膜で情報
    蓄積用容量素子のプレート電極を形成する工程、前記第
    ４導電膜の上層に形成した第５導電膜で前記パッド層に
    接続される配線を形成する工程を有することを特徴とす
    る半導体集積回路装置の製造方法。
  10. 【請求項１０】 ＤＲＡＭを有する半導体集積回路装置
    の製造方法であって、半導体基板の主面上に形成した第
    １導電膜でメモリセル選択用ＭＩＳＦＥＴのゲート電極
    とメモリアレイに近接して配置された直接周辺回路のＭ
    ＩＳＦＥＴのゲート電極とを形成する工程、前記第１導
    電膜の上層に形成した第２導電膜でメモリセルのデータ
    をセンスアンプに伝えるビット線を形成する工程、前記
    第２導電膜の上層に形成した第３導電膜で情報蓄積用容
    量素子の蓄積電極と前記直接周辺回路のＭＩＳＦＥＴの
    一方の半導体領域に接続される第１のパッド層とを形成
    する工程、前記第３導電膜の上層に形成した第４導電膜
    で情報蓄積用容量素子のプレート電極と前記第１のパッ
    ド層に接続される第２のパッド層とを形成する工程、前
    記第４導電膜の上層に形成した第５導電膜で前記第２の
    パッド層に接続される配線を形成する工程を有すること
    を特徴とする半導体集積回路装置の製造方法。
  11. 【請求項１１】 半導体基板上に、メモリセル選択用Ｍ
    ＩＳＦＥＴと情報蓄積用容量素子とが直列に接続された
    メモリセルが複数接続された第１ビット線と、センスア
    ンプに接続され、かつ前記第１ビット線と平行に延びる
    第２ビット線と、前記第２ビット線と前記第１ビット線
    との間に接続され、所定の第１ビット線を前記第２ビッ
    ト線に接続するスイッチングＭＩＳＦＥＴとを有する半
    導体集積回路装置であって、 前記メモリセルは、第１導電膜で構成されたゲート電極
    と、前記ゲート電極の両端に設けられた第２、第３半導
    体領域と、前記第２半導体領域に接続され、前記第１導
    電膜よりも上層の第２導電膜で構成された第１ビット線
    と、前記第３半導体領域に接続され、前記第２導電膜よ
    りも上層の第３導電膜で構成された蓄積電極と、前記第
    ３導電膜よりも上層の第４導電膜で構成され、前記蓄積
    電極を覆うように形成されたプレート電極とからなり、 前記スイッチングＭＩＳＦＥＴは、前記第１導電膜で構
    成されたゲート電極と、前記ゲート電極の両端に設けら
    れた第３、第４半導体領域とからなり、 前記スイッチングＭＩＳＦＥＴの第３半導体領域は、前
    記第１ビット線に接続され、前記スイッチングＭＩＳＦ
    ＥＴの第４半導体領域は、前記第３導電膜と同層のパッ
    ド電極を介して、前記第４導電膜よりも上層の第５導電
    膜で構成された第２ビット線に接続されていることを特
    徴とする半導体集積回路装置。
  12. 【請求項１２】 半導体基板上に、メモリセル選択用Ｍ
    ＩＳＦＥＴと情報蓄積用容量素子とが直列に接続された
    メモリセルが複数接続された第１ビット線と、センスア
    ンプに接続され、かつ前記第１ビット線と平行に延びる
    第２ビット線と、前記第２ビット線と前記第１ビット線
    との間に接続され、所定の第１ビット線を前記第２ビッ
    ト線に接続するスイッチングＭＩＳＦＥＴとを有する半
    導体集積回路装置であって、 その主面にメモリセル領域と、前記メモリセル領域に隣
    接したスイッチ領域とを有する半導体基板と、 前記メモリセル領域において、行および列方向に配置さ
    れた複数の第１のアクティブ領域と、 前記スイッチ領域において行および列方向に配置された
    複数の第２のアクティブ領域と、 前記メモリセル領域において、行方向に延び、かつ列方
    向に第１のピッチで配置された複数のワード線であっ
    て、前記ワード線の隣接する一対のワード線が前記第１
    のアクティブ領域と交差する複数のワード線と、 前記スイッチ領域において、行方向に延び、かつ列方向
    に前記第１のピッチで配置された複数の配線であって、
    前記配線の隣接する一対の配線が前記第２のアクティブ
    領域と交差する複数の配線と、 前記メモリセル領域において、前記隣接する一対のワー
    ド線の内側であって、かつ前記第１のアクティブ領域の
    中に位置すると共にサブビット線に接続された第１半導
    体領域と、 前記メモリセル領域において、前記隣接する一対のワー
    ド線の外側であって、かつ前記第１のアクティブ領域の
    中に位置すると共に前記情報蓄積用容量素子に接続され
    た第２半導体領域と、 前記スイッチ領域において、前記隣接する一対の配線の
    内側であって、かつ前記第２のアクティブ領域の中に位
    置すると共に前記サブビット線に接続された第３半導体
    領域と、 前記スイッチ領域において、前記隣接する一対の配線の
    外側であって、かつ前記第２のアクティブ領域の中に位
    置する第４半導体領域と、 前記メモリセル領域およびスイッチ領域において、列方
    向に延び、行方向に所定のピッチで配置された複数のメ
    インビット線であって、前記スイッチ領域において前記
    第４半導体領域に接続されたメインビット線とを有し、 前記メモリセル選択用ＭＩＳＦＥＴは、前記ワード線と
    前記第１および第２半導体領域からなり、前記スイッチ
    ングＭＩＳＦＥＴは、前記配線と前記第３および第４半
    導体領域からなることを特徴とする半導体集積回路装
    置。
  13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    であって、前記第１および第２のアクティブ領域は、前
    記行および列方向に対して斜め方向に配置されているこ
    とを特徴とする半導体集積回路装置。
  14. 【請求項１４】 請求項１２記載の半導体集積回路装置
    であって、前記メモリセル領域において、前記サブビッ
    ト線は、前記サブビット線と前記第１半導体領域との間
    に形成された第１プラグ電極を介して前記第１半導体領
    域と接続されていることを特徴とする半導体集積回路装
    置。
  15. 【請求項１５】 請求項１２記載の半導体集積回路装置
    であって、前記メモリセル領域において、前記第２半導
    体領域は、第２および第３プラグ電極を介して前記情報
    蓄積用容量素子に接続されていることを特徴とする半導
    体集積回路装置。
  16. 【請求項１６】 請求項１２記載の半導体集積回路装置
    であって、前記スイッチングＭＩＳＦＥＴの前記第３半
    導体領域は、第４プラグ電極を介して前記サブビット線
    と接続されていることを特徴とする半導体集積回路装
    置。
  17. 【請求項１７】 請求項１２記載の半導体集積回路装置
    であって、前記スイッチングＭＩＳＦＥＴの前記第４半
    導体領域は、第５および第６プラグ電極を介して前記メ
    インビット線に接続されていることを特徴とする半導体
    集積回路装置。
  18. 【請求項１８】 請求項１２記載の半導体集積回路装置
    であって、前記情報蓄積用容量素子は、蓄積電極と前記
    蓄積電極上に設けられたプレート電極とを有し、前記第
    ４半導体領域は前記蓄積電極と同層の導電膜で構成され
    たパッド層を介して前記メインビット線に接続されてい
    ることを特徴とする半導体集積回路装置。
  19. 【請求項１９】 請求項１７記載の半導体集積回路装置
    であって、前記スイッチングＭＩＳＦＥＴの前記第４半
    導体領域は、前記第５および第６プラグ電極と、前記蓄
    積電極と同層の同電膜で構成されたパッド層を介して前
    記メインビット線に接続されていることを特徴とする半
    導体集積回路装置。
  20. 【請求項２０】 請求項１２記載の半導体集積回路装置
    であって、さらに、前記スイッチ領域に前記サブビット
    線とプリチャージ電圧供給配線との間に接続されたプリ
    チャージＭＩＳＦＥＴを有し、前記プリチャージＭＩＳ
    ＦＥＴは、前記配線と前記第３および第４半導体領域か
    らなることを特徴とする半導体集積回路装置。
  21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    であって、前記情報蓄積用容量素子は、蓄積電極と前記
    蓄積電極上のプレート電極とを有し、前記プリチャージ
    電圧供給配線は、前記蓄積電極と同層の導電膜からなる
    ことを特徴とする半導体集積回路装置。
  22. 【請求項２２】 請求項２１記載の半導体集積回路装置
    であって、前記プリチャージ電圧供給配線は、前記行方
    向に延在することを特徴とする半導体集積回路装置。
  23. 【請求項２３】 請求項２０記載の半導体集積回路装置
    であって、前記プリチャージＭＩＳＦＥＴのゲート電極
    を構成する配線と、前記スイッチングＭＩＳＦＥＴのゲ
    ート電極を構成する配線は、両者で前記一対の配線を構
    成することを特徴とする半導体集積回路装置。
  24. 【請求項２４】 請求項２３記載の半導体集積回路装置
    であって、前記スイッチングＭＩＳＦＥＴと前記プリチ
    ャージＭＩＳＦＥＴは、１つの前記第２のアクティブ領
    域の中に形成されていることを特徴とする半導体集積回
    路装置。
  25. 【請求項２５】 請求項２３記載の半導体集積回路装置
    であって、前記スイッチングＭＩＳＦＥＴと前記プリチ
    ャージＭＩＳＦＥＴは、別々の前記第２のアクティブ領
    域に形成されていることを特徴とする半導体集積回路装
    置。
  26. 【請求項２６】 請求項１２記載の半導体集積回路装置
    であって、前記半導体基板は、前記メモリセル領域とス
    イッチ領域とは異なる領域に周辺回路形成領域を有し、
    前記周辺回路形成領域には周辺回路用ＭＩＳＦＥＴが形
    成されていることを特徴とする半導体集積回路装置。
  27. 【請求項２７】 請求項２６記載の半導体集積回路装置
    であって、前記メモリセル領域と前記スイッチ領域の半
    導体基板の主面は、前記周辺回路形成領域の半導体基板
    の主面よりも低いことを特徴とする半導体集積回路装
    置。
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