JP2996409B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置およびその製造方法に関し、
特に、任意の記憶情報のランダムな入出力が可能な高集
積化に適した半導体装置およびその製造方法に関する。

［従来の技術］ 近年、半導体装置は、コンピュータなどの情報機器の
目覚しい普及によってその需要が急速に拡大している。
また、機能的には大規模の記憶容量を有し、かつ、高速
動作が可能なものが要求されている。これに伴なって、
半導体装置の高集積化および高速応答性ならびに高信頼
性に関する技術開発が進められている。

半導体装置の中で、記憶情報のランダムな入出力が可
能なものとして、DRAM（Dynamic Random Access Mem
ory）が一般的に知られている。このDRAMは、多数の記
憶情報を記憶する記憶領域であるメモリセルアレイと、
外部との入出力に必要な周辺回路とから構成されてい
る。

第４図は、従来のDRAMの構成を示すブロック図であ
る。第４図を参照して、DRAM50は、記憶情報のデータ信
号を蓄積するためのメモリセルアレイ51と、単位記憶回
路を構成するメモリセルを選択するためのアドレス信号
を外部から受けるためのロウアンドカラムアドレスバッ
ファ52と、そのアドレス信号を解読することによってメ
モリセルを指定するためのロウデコーダ53およびカラム
デコーダ54と、指定されたメモリセルに蓄積された信号
を増幅して読出すセンスリフレッシュアンプ55と、デー
タ入出力のためのデータインバッファ56およびデータア
ウトバッファ57と、クロック信号を発生するためのクロ
ックジェネレータ58とを含む。

半導体チップ上で大きな面積を占めるメモリセルアレ
イ51は、単位記憶情報を蓄積するためのメモリセルがマ
トリックス状に複数個配列されて形成されている。

第５図は、従来のメモリセルアレイの構成を説明する
ための等価回路図である。第５図を参照して、メモリセ
ルアレイ51は、１個のMOS（Metal Oxide Semiconduct
or）トランジスタ21と、これに接続された１個のキャパ
シタ22とから構成されている。これは、いわゆる１トラ
ンジスタ１キャパシタ型のメモリセルである。このタイ
プのメモリセルは構造が簡単なため、メモリセルアレイ
の集積度を向上させることが容易であり、大容量のDRAM
に広く用いられている。

また、DRAMのメモリセルは、その信号電荷蓄積用のキ
ャパシタ構造によっていくつかのタイプに分けることが
できるが、その１つに、たとえば、特公昭60−2784号公
報に示されたいわゆるスタックトタイプのメモリセルが
ある。

第６図は上述の公報に記載された従来のスタックトタ
イプのメモリセルの断面図である。第６図を参照して、
スタックトタイプのメモリセルは、半導体基板１と、半
導体基板上に所定の間隔を隔てて形成された不純物領域
9a,9bと、不純物領域9aおよび9bの中央に位置しゲート
酸化膜3aを介して形成されたゲート電極4aと、不純物領
域9b上に直接接続されたキャパシタの下部電極11と、下
部電極11上に形成された誘電体層16と、誘電体層16上に
形成されたキャパシタの上部電極17とを含む。上部電極
17上には絶縁膜18を介してビット線19bが接続されてお
り、不純物層9aの開口部にもビット線19aが直接接続さ
れている。このタイプのメモリセルでは、ワード線ある
いは素子分離領域上にまで延在された２層の導電膜およ
びその間の誘電膜からキャパシタが構成されている。し
たがって、DRAMの高集積化に伴なってメモリセルサイズ
が縮小された場合、キャパシタ面積も同時に縮小され
る。

［発明が解決しようとする課題］ 前述のように、DRAMの高集積化に伴なってメモリセル
が縮小された場合には、キャパシタの面積も同時に縮小
されることになる。しかし、記憶領域としてのDRAMの安
定動作および信頼性の観点から、メモリセルサイズ縮小
されても１ビットのメモリセルに蓄える電荷量をほぼ一
定に維持する必要がある。そのための手段としては、キ
ャパシタの誘電膜を薄くする方法とキャパシタの下部電
極を厚くして表面積を増加させる方法が考えられる。と
ころが、誘電膜を薄くする方法では、誘電膜の信頼性が
劣化するという問題があり、また、キャパシタの下部電
極を厚くして表面積を増加させる方法では、厚くするこ
とによって生じる高段差部での下部電極のパターン形成
が困難になるという問題点があった。

この発明は、上記のような課題を解決するためになさ
れたもので、スタットクキャパシタにおいて、メモリセ
ルサイズが縮小された場合にも下部電極のパターン形成
上の困難を伴なうことなくキャパシタ容量を確保するこ
とのできる、高集積化に適した半導体装置およびその製
造方法を提供することを目的とする。

［課題を解決するための手段］ この発明に従った半導体装置は、第１および第２の不
純物領域と、ゲート電極と、信号伝達線と、容量手段
と、配線層とを備えている。第１導電型の半導体基板の
素子分離領域に囲まれた表面領域において、第２導電型
の第１および第２の不純物領域は所定の間隔を隔てて形
成されている。ゲート電極は２つの不純物領域間の半導
体基板上に第１の絶縁膜を介して形成されている。配線
層は素子分離領域上に形成されている。第２の絶縁膜は
ゲート電極の上壁および側壁の上に形成されている。第
３の絶縁膜は配線層の上壁および側壁の上に形成されて
いる。そして、この第２および第３の絶縁膜は、第１の
不純物領域を自己整合的に露出させるように形成されて
いる。信号伝達線は第２の不純物領域上に形成されてい
る。容量手段は第１の導電膜と誘電体膜と第２の導電膜
とを有する。第１の導電膜は、第１の不純物領域上に接
続され、第２の絶縁膜の側壁部に沿って延びるように形
成されるとともに少なくともその端部が第２の絶縁膜の
上壁上に形成されている。誘電体膜は少なくとも第１の
導電膜上に形成されている。第２の導電膜は誘電体膜上
に形成されている。第２の絶縁膜のうちゲート電極の上
壁の上に形成される部分の膜厚は、第３の絶縁膜のうち
配線層の上壁の上に形成される部分の膜厚より厚く形成
されている。第２および第３の絶縁膜の側壁部間の距離
が半導体基板の表面から離れるに従って広くなるよう
に、第２および第３の絶縁膜の側壁部は傾斜面を有す
る。容量手段は第２の絶縁膜のうち側壁部分および上壁
部分の両方を利用してその容量を増加させるようにして
いる。

この発明に従った半導体装置の製造方法は、以下の工
程を備えている。すなわち、第１導電型の半導体基板上
に素子分離領域を形成する。その素子分離領域で囲まれ
た半導体基板の主表面上に第１の絶縁膜を形成する。そ
の第１の絶縁膜上および素子分離領域上にゲート電極を
形成するための第１の導電層を形成する。第１の不純物
領域を形成すべき半導体基板の領域を自己整合的に露出
させるように、第１の導電層上に第２の絶縁膜を形成
し、かつ、少なくともゲート電極となる部分上に形成さ
れる第２の絶縁膜の膜厚が素子分離領域上に形成される
第２の絶縁膜の膜厚より厚くなるように形成する。素子
分離領域に囲まれた半導体基板の主表面上のゲート電極
が形成される領域以外の領域に第２導電型の第１および
第２の不純物領域を形成する。第１の不純物領域上およ
び第２の絶縁膜の側壁部分上および上壁部分上に沿って
延びるように第１の導電膜を形成する。少なくともその
第１の導電膜の表面上に誘電体膜を形成する。その誘電
体膜上に第２の導電膜を形成する。第２の不純物領域上
に信号伝達線を形成する。

［作用］ この発明の半導体装置では、ゲート電極の上壁の上に
形成される第２の絶縁膜の部分の膜厚を素子分離領域上
に位置する配線層の上壁の上に形成される第３の絶縁膜
の部分の膜厚より厚く形成することにより、その第２の
絶縁膜の厚い膜厚の側壁部分に沿って形成される第１の
導電膜の長さが長くなり、それにより、その長くなった
側壁部分を利用して容量手段の容量が著しく増加され
る。

また、第２の絶縁膜の側壁部分のみならず上壁部分を
利用してその容量が増加されるので、この点でも容量手
段の容量が著しく増加される。

また、第２および第３の絶縁膜を、第１の不純物領域
を自己整合的に露出させるように形成するので、第１の
不純物領域を露出させるためにコンタクトホールを形成
するような工程を実施する場合より、半導体装置の製造
工程を簡略化することができる。

この発明の半導体装置の製造方法では、ゲート電極と
なる部分上に形成される第２の絶縁膜の膜厚が素子分離
領域上に形成される第２の絶縁膜の膜厚より厚く形成さ
れるとともに、ゲート電極の側部に位置する第２の絶縁
膜の側壁部分上および上壁部分上に沿って延びるように
第１の導電膜が形成されるので、第２の絶縁膜の膜厚が
厚くなった部分だけ第１の導電膜の長さが増加し、かつ
第２の絶縁膜の側壁部分のみならず上壁部分も容量とし
て利用されるので、容量手段の容量が著しく増加され
る。

また、第１の不純物領域を形成すべき半導体基板の領
域を自己整合的に露出させるように、第１の導電層上に
第２の絶縁膜を形成するので、第１の不純物領域を形成
すべき半導体基板の領域を露出させるためにコンタクト
ホールを形成するような工程を行なう場合より、半導体
装置の製造工程を簡略化することができる。

［発明の実施例］ 第1A図は、本発明の一実施例によるDRAMのスタックト
タイプのメモリセルの断面構造図である。第1B図は第1A
図に示したメモリセルの平面レイアウト図である。第1A
図および第1B図を参照して、メモリセルは、１個のアク
セストランジスタ21と１個のキャパシタ22とから構成さ
れている。このメモリセルは、半導体基板１の表面に形
成された素子分離領域２によって隣接するメモリセルと
絶縁分離されている。

アクセストランジス21は、半導体基板１の表面に形成
された不純物領域6a,9aおよび6b,9bと、不純物領域6a,6
bおよび6b,9bの間に位置し薄いゲート酸化膜３を介して
形成されたゲート電極4aとを含む。

キャパシタ22は、多結晶シリコンなどの導電材料から
なる下部電極15と、下部電極15上に形成された窒化膜お
よび酸化膜の積層膜あるいはタンタル酸化膜等の誘電材
料からなる誘電体層16と、誘電体層16上に形成された多
結晶シリコンなどの導電材料からなる上部電極17とを含
む。下部電極15はアクセストランジスタ21のソースある
いはドレイン領域6b,9bに接続されている。ビット線19b
は絶縁膜18からなる層間膜の上に形成されており、アク
セストランジスタ21のソースあるいはドレイン領域6a,9
aと直接あるいは導電層（ビット線）19aを介して接続さ
れている。

また、アクセストランジスタ21のゲート電極4a上の絶
縁膜8aの厚みを厚くしてその側壁部分および上部にキャ
パシタ22の下部電極11を形成する。これにより絶縁膜8a
の厚みが増した分だけキャパシタ面積を増やすことが可
能となる。したがって、平面上から見た面積を変えるこ
となく容易にキャパシタ面積を変えることなく容易にキ
ャパシタ面積を増やすことができメモリセルサイズが縮
小されても十分な容量を確保することができる。なお、
素子分離領域２上にもゲート電極4bが形成されておりゲ
ート電極4b上に絶縁膜8bが形成されている。絶縁膜8b上
の右側部分には窒化膜からなる絶縁膜10が形成され、そ
の窒化膜10上の一部分および絶縁膜8b上にはキャパシタ
22の下部電極11が形成されている。

第2A図ないし第2N図は、第1A図に示したメモリセルの
製造プロセスを説明するための断面構造図である。第2A
図ないし第2N図を参照して、製造プロセスについて説明
する。まず、第2A図に示すように半導体基板１表面の所
定領域にLOCOS法を用いて素子分離領域２を形成する。
次に、第2B図に示すように、半導体基板１の表面を熱酸
化して、素子分離領域２で囲まれた半導体基板１の表面
に酸化膜３を形成する。減圧CVD法により、リンをドー
プした多結晶シリコンの導電膜４を酸化膜３上に形成
し、さらに、減圧CVD法によって酸化膜からなる絶縁膜
５を、素子分離領域２の上部に相当する部分より酸化膜
３の上部に相当する部分の方が膜厚が厚くなるように形
成する。絶縁膜５をウェットエッチングやドライエッチ
ングなどの等方性エッチングで全面をエッチングして必
要な膜厚の絶縁膜５を得る。第2C図に示すように、フォ
トリソグラフィ法およびドライエッチング法を用いて酸
化膜3,導電膜４および絶縁膜５の所定部分を残して除去
する。これにより、アクセストランジスタおよびワード
線のゲート酸化膜３とゲート電極4a,4bとが形成され
る。次に第2D図に示すように、ゲート電極4a,4bとそれ
らの上部に形成された絶縁膜5a,5bとをマスクにして、
イオン注入法によって半導体基板１の表面に比較的低濃
度の不純物領域6a,6bを形成する。第2E図に示すよう
に、減圧CVD法により、酸化膜からなる絶縁膜７を半導
体基板１の全面に形成する。次に、第2F図に示すよう
に、異方性エッチングン法により、絶縁膜７を選択的に
除去し、ゲート電極4a,4bの上部および側壁部に絶縁膜8
a,8bを形成する。次に、第2G図に示すように、ゲート電
極4a,4bおよびその上側部分の絶縁膜8a,8bをマスクとし
て、イオン注入法により半導体基板１の表面に比較的高
濃度の不純物領域9a,9bが形成される。この結果、いわ
ゆるLDD構造のトランジスタが形成されるが、アクセス
トランジスタの構造はLDD構造でなくてもよく、他の構
造であってもよい。次に、第2H図に示すように、減圧CV
D法により、窒化膜からなる絶縁膜10を半導体基板１上
に形成し続いて通常のフォトリソグラフィ法およびエッ
チング法を用いてキャパシタの下部電極が接続されるソ
ース・ドレイン領域6b,9bの部分の窒化膜10を選択的に
除去する。次、第2I図に示すように、減圧CVD法により
多結晶シリコンからなる導電膜11を半導体基板１上に全
面に形成し通常のフォトリソグラフィ法およびエッチン
グ法を用いてソース・ドレイン領域6b,9bおよび上記窒
化膜10に延在する部分を除いて導電膜11を選択的に除去
する。次に、第2J図に示すように、CVD法により酸化膜
からなる絶縁膜12を半導体基板１上の全面に形成した
後、導電膜11が内在する開口部13を形成する。続いて、
第2K図に示すように、減圧CVD法により、多結晶シリコ
ンからなる導電膜14を全面に形成する。次に、第2L図に
示すように、異方性エッチング法により、絶縁膜12上の
導電膜14を除去する。この結果、開口部13の側壁には四
角柱状の導電膜が残り、導電膜11と合わせてキャパシタ
の下部電極15が形成される。第2M図に示すように、絶縁
膜12を除去した後減圧CVD法により窒化膜を半導体基板
１の全面に形成し半導体基板１を酸素雰囲気中で熱処理
する。これにより、窒化膜の一部を酸化させてキャパシ
タの誘電膜16を形成する。減圧CVD法により、多結晶シ
リコンからなる導電膜17を半導体基板１上の全面に形成
する。そして、キャパシタ22を形成する以外の部分を除
去する。次に、第2N図に示すように、CVD法により酸化
膜からなる絶縁膜18を半導体基板１上の全面に形成す
る。ビット線19aと、アクセストランジスタのソース・
ドレイン領域6a,9aとの接続部分の絶縁膜18を通常のフ
ォトリソグラフィ法およびエッチング法により選択的に
除去する。次に、CVD法により絶縁膜18の上記開口部に
選択的にタングステン膜19aを形成して上記開口部をタ
ングステン膜19aで埋める。さらに、スパッタ法を用い
てタングステンシリサイドからなる導電膜を全面に被着
する。その後、通常のフォトリソグラフィ法とエッチン
グ法により所定の形状にパターニングすることによりビ
ット線19bを形成する。

なお、本実施例では、ビット線19aとして、タングス
テンシリサイド膜を示したが、本発明はこれに限らず、
多結晶シリコン膜，金属シリサイド膜，金属膜,TiN膜あ
るいはこれらの膜を交互に重ねた複合膜であってもよ
い。また、ビット線19bとして、スパッタ法により被着
されたタングステンシリサイド膜を示したが、本発明は
これに限らず、多結晶シリコン膜，金属シリサイド膜，
金属膜,TiN膜あるいはこれらの膜を交互に重ねた複合膜
であってもよい。さらに、本実施例では、ビット線19b
は、ビット線19aを介してアクセストランジスタのソー
ス・ドレイン領域6a,9aに接続されるものを示したが、
本発明はこれに限らず、ビット線19aを介さずに直接ビ
ット線19bをソース・ドレイン領域6a,9aに接続するもの
であってもよい。また、本実施例では、絶縁膜5a,5bを
形成する方法として、厚い絶縁膜５を形成した後ウェッ
トエッチングやドライエッチングなどの等方性エッチン
グにより必要膜厚とした後、フォトリソグラフィ法およ
びドライエッチング法を用いて形成する例を示したが、
本発明はこれに限らず、等方性エッチングなどを用いる
ことなく、ゲート電極上に厚い酸化膜などの絶縁膜を残
すようにフォトリソグラフィ法およびドライエッチング
法を用いて形成してもよい。さらに、絶縁膜5a,5bを形
成する際に、そのまま必要膜厚を堆積するようにしても
よい。また、本実施例では、キャパシタの下部電極の形
状として第1A図に示したように四角柱状のものを形成し
たが、本発明はこれに限らず、円筒状，十字形などでも
同様の効果が得られる。また、本実施例では、素子分離
領域に厚い酸化膜を形成するLOCOS法の例を示したが、
本発明はこれに限らず、他の分離方法でもよく、たとえ
ばフィールドシールド法でも同様の効果が得られる。

第３図は、本発明の第２の実施例を示したDRAMのメモ
リセルの断面構造図である。第３図を参照して、第1A図
に示した実施例との相違点は、キャパシタの下部電極の
うち四角柱状の電極部分を形成せずに下部電極11だけで
構成するようにしたものである。これによっても第1A図
に示した第１の実施例と同様の効果が得られる。

［発明の効果］ この発明の半導体装置によれば、ゲート電極の上壁の
上の第２の絶縁膜の膜厚を増加させることによって、第
２の絶縁膜のゲート電極の側壁部分に位置する部分の長
さを増加させることができ、それにより、その長くなっ
た側壁部分を利用して容量手段の容量を著しく増加させ
ることができる。さら、第２の絶縁膜の側壁部分のみな
らず上壁部分をも利用して容量手段が構成されるので、
その点でも容量を著しく増加させることができる。これ
により、平面上での面積を増やすことなく容量手段とし
て利用できる面積が増加されるとともに容量手段の下部
電極となる第１の導電膜の厚みを増す必要がないので、
スタックトキャパシタにおいて、メモリセルサイズが縮
小された場合にも下部電極のパターン形成上の困難を伴
うことなくキャパシタ容量を確保することができる。そ
の結果、高集積化に適した半導体装置を提供することが
できる。

また、第２および第３の絶縁膜を、第１の不純物領域
を自己整合的に露出させるように形成するので、第１の
不純物領域を露出させるためにコンタクトホールを形成
するような工程を行なう場合より、半導体装置の製造工
程を簡略化することができる。

この発明の半導体装置の製造方法によれば、少なくと
もゲート電極となる部分上に形成される第２の絶縁膜の
膜厚を素子分離領域上に形成される第２の絶縁膜の膜厚
より厚く形成するようにし、そのゲート電極となる部分
上に形成された第２の絶縁膜の側壁部分上および上壁部
分上に第１の導電膜を形成することによって、平面上で
の面積を増やすことなく容量手段として利用できる面積
が増加されるとともに容量手段の下部電極となる第１の
導電膜の厚みを増す必要がないので、スタックトキャパ
シタにおいて、メモリセルサイズが縮小化された場合に
も下部電極のパターン形成上の困難を伴うことなくキャ
パスタ容量を十分に確保することができる。これによ
り、高集積化に適した半導体装置を容易に製造すること
ができる。

また、第１の不純物領域を形成すべき半導体基板の領
域を自己整合的に露出させるように第１の導電層上に第
２の絶縁膜を形成するので、この第１の不純物領域を形
成すべき半導体基板の領域を露出させるためにコンタク
トホールを形成するような工程を行なう場合より、半導
体装置の製造工程を簡略化することができる。

【図面の簡単な説明】

第1A図は本発明の一実施例を示したDRAMのメモリセルの
断面図、第1B図は第1A図に示したメモリセルの平面レイ
アウト図、第2A図ないし第2N図は第1A図に示したDRAMの
メモリセルの製造プロセスを説明するための断面構造
図、第３図は本発明の第２の実施例を示したメモリセル
の断面図、第４図は従来のDRAMのブロック図、第５図は
従来のメモリセルの構成を説明するための等価回路図、
第６図は従来のスタックトタイプのメモリセルの断面図
である。 図において、１は半導体基板、２は素子分離領域、３は
ゲート酸化膜、4a,4bはゲート電極、6a,6bは不純物領
域、8a,8bは絶縁膜、9a,9bは不純物領域、11,15は下部
電極、16は誘電膜、17は上部電極、18は絶縁膜、19a,19
bはビット線、21はアクセストランジスタ、22はキャパ
シタである。 なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−226955（ＪＰ，Ａ) 特開 平２−23657（ＪＰ，Ａ) 特開 昭61−176148（ＪＰ，Ａ) 特開 昭63−278363（ＪＰ，Ａ) 特開 昭62−36853（ＪＰ，Ａ) 特開 昭63−318152（ＪＰ，Ａ) 特開 昭63−160265（ＪＰ，Ａ) 1989 Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ ＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇ ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐ ａｐｅｒ，（Ｍａｙ 1989）ｐｐ69〜70

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板の素子分離領域に
   囲まれた表面領域において所定の間隔を隔てて形成され
   た第２導電型の第１および第２の不純物領域と、 前記第１および第２の不純物領域間の前記半導体基板上
   に第１の絶縁膜を介して形成されたゲート電極と、 前記素子分離領域上に形成された配線層と、 前記ゲート電極の上壁および側壁の上に形成された第２
   の絶縁膜と、 前記配線層の上壁および側壁の上に形成された第３の絶
   縁膜とを備え、 前記第２および第３の絶縁膜は、前記第１の不純物領域
   を自己整合的に露出させるように形成されており、さら
   に、 前記第２の不純物領域上に形成された信号伝達線と、 前記第１の不純物領域上に接続され、前記第２の絶縁膜
   の側壁部に沿って延びるように形成されるとともに少な
   くともその端部が前記第２の絶縁膜の上壁上に形成され
   た第１の導電膜と、少なくとも前記第１の導電膜上に形
   成された誘電体膜と、前記誘電体膜上に形成された第２
   の導電膜とを有する容量手段とを備え、 前記第２の絶縁膜のうち前記ゲート電極の上壁の上に形
   成される部分の膜厚が、前記第３の絶縁膜のうち前記配
   線層の上壁の上に形成される部分の膜厚より厚く、 前記第２および第３の絶縁膜の側壁部間の距離が、前記
   半導体基板の表面から離れるに従って広くなるように、
   前記第２および第３の絶縁膜の側壁部が傾斜面を有し、 前記容量手段は前記第２の絶縁膜のうち側壁部分および
   上壁部分の両方を利用してその容量を増加させる、半導
   体装置。
2. 【請求項２】第１導電型の半導体基板上に素子分離領域
   を形成する工程と、 前記素子分離領域で囲まれた前記半導体基板の主表面上
   に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上および前記素子分離領域上にゲート
   電極を形成するための第１の導電層を形成する工程と、 第１の不純物領域を形成すべき前記半導体基板の領域を
   自己整合的に露出させるように、前記第１の導電層上に
   第２の絶縁膜を形成し、かつ、少なくとも前記ゲート電
   極となる部分上に形成される前記第２の絶縁膜の膜厚が
   前記素子分離領域上に形成される前記第２の絶縁膜の膜
   厚より厚くなるように形成する工程と、 前記素子分離領域に囲まれた前記半導体基板の主表面上
   の前記ゲート電極が形成される領域以外の領域に第２導
   電型の第１および第２の不純物領域を形成する工程と、 前記第１の不純物領域上および前記ゲート電極の側部に
   位置する前記第２の絶縁膜の側壁部分上および上壁部分
   上に沿って延びるように第１の導電膜を形成する工程
   と、 少なくとも前記第１の導電膜の表面上に誘電体膜を形成
   する工程と、 前記誘電体膜上に第２の導電膜を形成する工程と、 前記第２の不純物領域上に信号伝達線を形成する工程と
   を含む、半導体装置の製造方法。