JPH0637277A

JPH0637277A - 半導体装置およびその製造方法

Info

Publication number: JPH0637277A
Application number: JP4185420A
Authority: JP
Inventors: Hajime Arai; 肇新井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-13
Filing date: 1992-07-13
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】安定な動作を維持したまま高集積化を図るこ
とが可能な所定の容量を備えたキャパシタを有する半導
体装置およびその製造方法を提供する。【構成】ストレージノード３は、シリコン基板１０の
表面上方においてシリコン基板１０の主表面に沿う方向
へ延びる延在部分を有している。第１および第２の誘電
体膜４ａ、４ｂはストレージノードの少なくとも延在部
分の表面上を覆うように形成されている。セルプレート
は第１の部分４ａ、第２の部分４ｂを含んでいる。セル
プレートの第１の部分４ａは、ストレージノードの延在
部分の下側表面上を覆うように形成されている。セルプ
レートの第２の部分４ｂは、ストレージノード３の延在
部分の上側表面上を覆うように、かつ第１の部分４ａと
電気的に絶縁されるように形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に記憶情報のランダムな入出力が可
能な高集積化に適した半導体装置およびその製造方法に
関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器のめ
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。

【０００３】半導体装置の中で、記憶情報のランダムな
入出力が可能なものとしてＤＲＡＭ（Ｄｙｎａｍｉｃ
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）が一般的
に知られている。このＤＲＡＭは、多数の記憶情報を蓄
積する記憶領域であるメモリセルアレイと、外部との入
出力に必要な周辺回路とから構成されている。

【０００４】以下、このＤＲＡＭについて説明する。図
４２は、一般的なＤＲＡＭの構成を示すブロック図であ
る。図４２を参照して、ＤＲＡＭ３５０は、メモリセル
アレイ３５１、ロウアンドカラムアドレスバッファ３５
２、ロウデコーダ３５３、カラムデコーダ３５４、セン
スリフレッシュアンプ３５５、データインバッファ３５
６、データアウトバッファ３５７およびクロックジェネ
レータ３５８とを含んでいる。メモリセルアレイ３５１
は記憶情報のデータ信号を蓄積する役割をなす。ロウア
ンドカラムアドレスバッファ３５２は、単位記憶回路を
構成するメモリセルを選択するためのアドレス信号を外
部から受ける役割をなす。ロウデコーダ３５３およびカ
ラムデコーダ３５４はアドレス信号を解読することによ
ってメモリセルを指定する役割をなす。センスリフレッ
シュアンプ３５５は、指定されたメモリセルに蓄積され
た信号を増幅して読出す役割をなす。データインバッフ
ァ３５６およびデータアウトバッファ３５７は、データ
を入力または出力する役割をなす。クロックジェネレー
タ３５８は、クロック信号を発生する役割をなす。この
ように構成されるＤＲＡＭの半導体チップ上において、
メモリセルアレイ３５１は大きな面積を占めている。ま
た、このメモリセルアレイ３５１には、単位記憶情報を
蓄積するためのメモリセルがマトリックス状に複数個配
列されて形成されている。

【０００５】次に、メモリセルアレイ３５１を構成する
メモリセルについて説明する。図４３は、メモリセルア
レイ３５１を構成するメモリセルの４ビット分の等価回
路図を示している。図４３を参照して、メモリセルは、
１個のＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏ
ｎｄｕｃｔｏｒ）トランジスタ３０２とこれに接続され
た１個のキャパシタ３０１とから構成されている。この
トランジスタ３０２のゲートはワード線３０９ａと電気
的に接続されている。また、トランジスタ３０２のソー
スまたはドレインのいずれか一方がビット線３１６と電
気的に接続されている。トランジスタ３０２の他方のソ
ースまたはドレインには、キャパシタ３０１が接続され
ている。すなわち、このメモリセルは１トランジスタ１
キャパシタ型のメモリセルである。このタイプのメモリ
セルは、構造が簡単なためメモリセルアレイの集積度を
容易に向上でき、それゆえ大容量のＤＲＡＭに広く用い
られている。

【０００６】図４４は、従来の１トランジスタ１キャパ
シタ型のメモリセルの概略構成を示す断面図である。図
４４を参照して、メモリセルは、１つのトランスファゲ
ートトランジスタ３０２と１つのキャパシタ３０１とか
ら構成されている。

【０００７】トランスファゲートトランジスタ３０２
は、１対のソース・ドレイン領域３０７、ゲート絶縁膜
３０８およびゲート電極３０９ｂ、３０９ｃから構成さ
れている。また、このトランスファゲートトランジスタ
３０２は、シリコン基板３１０の分離酸化膜３１１によ
って分離された領域に形成されている。１対のソース・
ドレイン領域３０７はシリコン基板３１０の表面に所定
の間隔を介して形成されている。また、このソース・ド
レイン領域３０７は、不純物濃度の比較的薄い領域３０
７ａと比較的濃い領域３０７ｂの二層構造よりなるＬＤ
Ｄ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を
有している。ゲート電極３０９ｂ、３０９ｃは、１対の
ソース・ドレイン領域３０７の間に位置するシリコン基
板１の表面上に、ゲート絶縁膜３０８を介して形成され
ている。分離酸化膜３１１の表面上には、ワード線とな
るべき配線層３０９ａ、３０９ｄが形成されている。こ
のゲート電極３０９ｂ、３０９ｃと配線層３０９ａ、３
０９ｄにおいて、その表面上には酸化膜（ＳｉＯ₂）３
１２が、側壁にはシリコン酸化物（ＳｉＯ₂）よりなる
サイドウォール３１３が各々形成されている。このトラ
ンスファゲートトランジスタ３０２が形成されたシリコ
ン基板３１０の表面全面には、薄い層間絶縁膜３１４が
堆積されている。この薄い層間絶縁膜３１４には、コン
タクトホール３１４ａが形成されている。このコンタク
トホール３１４ａからは、一方のソース・ドレイン領域
３０７の一部表面が露出している。この露出するソース
・ドレイン領域の表面に接するようにビットライン３１
６が形成されている。このビットライン３１６は、多結
晶シリコンと高融点金属シリサイドの二層構造よりなる
ポリサイドからなっている。ビットライン３１６を覆う
ように、シリコン基板３１０の表面全面には層間絶縁膜
３１７が形成されている。この層間絶縁膜３１７には、
コンタクトホール３１９が形成されている。このコンタ
クトホール３１９からは、他方のソース・ドレイン領域
の一部表面が露出している。この露出する他方のソース
・ドレイン領域３０７と電気的に接続されるようにキャ
パシタ３０１が形成されている。

【０００８】キャパシタ３０１は、下部電極（以下、ス
トレージノードとする）３０３、誘電体膜３０５および
上部電極（以下、セルプレートとする）３０４から構成
されている。ストレージノード３０３は、コンタクトホ
ール３１９を介して他方のソース・ドレイン領域３０７
と接するように層間絶縁膜３１７の表面上に形成されて
いる。このストレージノード３０３の表面上を覆うよう
に誘電体膜３０５が形成されている。この誘電体膜３０
５を覆うように、かつストレージノード３０３の表面と
対向する表面を有するようにセルプレート３０４が形成
されている。このように形成されたキャパシタ３０１の
表面全面を覆うように層間絶縁膜３２２が形成されてい
る。

【０００９】次に、上記の１トランジスタ１キャパシタ
型のメモリセルの製造方法について説明する。

【００１０】図４５〜図６０は、従来のメモリセルの製
造方法を工程順に示す概略断面図である。

【００１１】まず図４５を参照して、シリコン基板３１
０の表面にＬＯＣＯＳ法によって分離酸化膜３１１が形
成される。

【００１２】図４６を参照して、シリコン基板３１０の
表面上に、熱酸化によりゲート絶縁膜３０８が形成され
る。このシリコン基板３１０の表面全面に、多結晶シリ
コン膜３０９が形成される。この多結晶シリコン膜３０
９の表面上には、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏ
ｒＤｅｐｏｓｉｔｉｏｎ）法などによって、酸化膜３
１２が堆積される。

【００１３】図４７を参照して、フォトリソグラフィ
法、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎ
ｇ）法などによって酸化膜３１２がパターニングされ
る。このパターニングされた酸化膜３１２をマスクとし
て、多結晶シリコン膜３０９がエッチングされる。この
エッチングにより、ゲート電極３０９ｂ、３０９ｃと配
線層３０９ａ、３０９ｄが形成される。シリコン基板３
１０の表面には、分離酸化膜３１１とゲート電極３０９
ｂ、３０９ｃをマスクとして、リン（Ｐ）または砒素
（Ａｓ）などの不純物が注入される。この注入により、
シリコン基板３１０の表面には比較的薄い濃度を有する
不純物領域３０７ａが形成される。

【００１４】図４８を参照して、シリコン基板３１０の
表面全面には、ＣＶＤ法により酸化膜３１３が堆積され
る。

【００１５】図４９を参照して、酸化膜３１３に異方性
エッチングが施される。このエッチングにより、ゲート
電極３０９ｂ、３０９ｃおよび配線層３０９ａ、３０９
ｄの側壁にはサイドウォール３１３が形成される。

【００１６】図５０を参照して、シリコン基板３１０の
表面には、分離酸化膜３１１、ゲート電極３０９ｂ、３
０９ｃおよびサイドウォール３１３をマスクとして、砒
素（Ａｓ）などが注入される。この注入により、シリコ
ン基板３１０の表面には、比較的濃い濃度を有する不純
物領域３０７ｂが形成される。これにより、ＬＤＤ構造
を有するソース・ドレイン領域３０７が形成される。こ
のソース・ドレイン領域３０７，ゲート絶縁膜３０８お
よびゲート電極３０９ｂ，３０９ｃにより、トランスフ
ァゲートトランジスタ３０２が形成される。

【００１７】図５１を参照して、シリコン基板３１０の
表面全面には、ＣＶＤ法によりシリコン酸化物よりなる
薄い層間絶縁膜３１４が堆積される。

【００１８】図５２を参照して、薄い層間絶縁膜３１４
の表面上にはフォトレジスト３１５が塗布される。この
フォトレジスト３１５には、所望の形状に露光処理が施
される。このフォトレジスト３１５をマスクとして、薄
い層間絶縁膜３１４がエッチングされる。このエッチン
グにより、薄い層間絶縁膜３１４には、開口３１４ａが
形成される。この開口３１４ａからは、トランスファゲ
ートトランジスタ３０２を構成する一方のソース・ドレ
イン領域３０７の一部表面が露出する。

【００１９】図５３を参照して、フォトレジスト３１５
が除去される。開口３１４ａを埋込むように、シリコン
基板３１０の表面全面にはポリサイドよりなる導電層３
１６が堆積される。

【００２０】図５４を参照して、この導電層３１６は、
フォトリソグラフィ法、ＲＩＥ法などによってパターニ
ングされる。このパターニングにより、ソース・ドレイ
ン領域３０７と電気的に接続されたビットライン３１６
が形成される。

【００２１】図５５を参照して、ビットライン３１６を
覆うように、ＣＶＤ法によってシリコン基板３１０の表
面全面にシリコン酸化物よりなる層間絶縁膜３１７が堆
積される。

【００２２】図５６を参照して、層間絶縁膜３１７の表
面上には、フォトレジスト３１８が塗布される。このフ
ォトレジスト３１８には、所望の形状に露光処理が施さ
れる。このフォトレジスト３１８をマスクとして、層間
絶縁膜３１７がエッチングされる。このエッチングによ
り、層間絶縁膜３１７にはコンタクトホール３１９が形
成される。このコンタクトホール３１９からは、他方の
ソース・ドレイン領域３０７の一部表面が露出する。

【００２３】図５７を参照して、フォトレジスト３１８
が除去される。コンタクトホール３１９を埋込むよう
に、層間絶縁膜３１７の表面全面には多結晶シリコン膜
３０３が堆積される。

【００２４】図５８を参照して、多結晶シリコン膜３０
３は、フォトリソグラフィ法、ＲＩＥ法などによってパ
ターニングされる。これにより、他方のソース・ドレイ
ン領域３０７と電気的に接続されるストレージノード３
０３が形成される。また、ストレージノード３０３は層
間絶縁膜３１７の表面上に形成される。

【００２５】図５９を参照して、ストレージノード３０
３の表面を覆うようにシリコン酸化膜とシリコン窒化膜
（ＯＮ膜）よりなるキャパシタ誘電体膜３０５が形成さ
れる。このキャパシタ誘電体膜３０５の表面を覆うよう
に、多結晶シリコンよりなるセルプレート３０４が形成
される。このセルプレート３０４、ストレージノード３
０３およびキャパシタ誘電体膜３０５により、キャパシ
タ３０１が構成される。

【００２６】図６０を参照して、キャパシタ３０１の表
面全面を覆うように、ＣＶＤ法によりシリコン酸化物よ
りなる層間絶縁膜３２２が形成される。

【００２７】上記のように従来の１トランジスタ１キャ
パシタ型のメモリセルは製造される。

【００２８】

【発明が解決しようとする課題】一般的に、キャパシタ
の容量は電極間の対向面積に比例し、誘電体層の厚みに
反比例する。したがって、キャパシタの容量の増大とい
う点から、キャパシタの電極間対向面積を増大させるこ
とが望ましい。一方、ＤＲＡＭの高集積化を進めた場
合、メモリセルサイズの縮小が余儀なくされる。このメ
モリセルサイズの縮小に伴って、キャパシタの平面的な
占有面積も同時に縮小される。これにより、キャパシタ
の電極間対向面積が減少する。すなわち、キャパシタに
蓄えられる電荷量（１ビットのメモリセルに蓄えられる
電荷量）が低下することになる。この１ビットのメモリ
セルに蓄えられる電荷量が一定値より低下した場合、記
憶領域としてのＤＲＡＭの動作が不安定なものとなり、
信頼性が低下する。従来のキャパシタの構造では、セル
プレート３０４はストレージノード３０３の上側表面と
対向しているだけである。このため、キャパシタに蓄え
られる電荷は比較的少ない。よって、高集積化を図る場
合、容易に不安定な動作を示す電荷量に達するため、高
集積化を図り難かった。このように、従来のキャパシタ
構造を有するメモリセルにおいては、ＤＲＡＭの高集積
化を図ることが困難であり、また高集積化を押し進めた
場合、ＤＲＡＭの動作が不安定なものとなり信頼性が低
下するという問題点があった。

【００２９】また、キャパシタの上部電極に印加される
電圧は、通常Ｖ_{C C}／２（Ｖ_{C C}：電源電圧）となるよ
うに設定されている。この電圧は、周辺回路部に設けら
れたＶ_{C C}／２の発生回路の発生電圧により制御されて
いる。しかしながら、熱酸化処理などの製造プロセス時
に与えられる影響により、この発生回路により上部電極
に印加される電圧がＶ_{C C}／２から変動する恐れがあ
る。すなわち、上部電極に印加される電圧はＶ_{C C}／２
に設定されているにもかかわらず、製造プロセスの影響
によりこれと異なる電圧が印加されることとなる。これ
により、ＤＲＡＭのデータ保持安定性などの特性が劣化
し、信頼性が低下するという問題点があった。

【００３０】本発明は、上記のような問題点を解決する
ためになされたもので、安定な動作を維持したままで高
集積化を図ることが可能な所定の容量を備えたキャパシ
タを有する半導体装置およびその製造方法を提供するこ
とを目的とする。

【００３１】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、第１の電極層と、誘電体層と、第２の電
極層とを備えている。半導体基板は主表面を有してい
る。第１の電極層は、半導体基板の主表面上方において
半導体基板の主表面に沿う方向へ延びる延在部分を有し
ている。誘電体層は第１の電極層の少なくとも延在部分
の表面上を覆うように形成されている。第２の電極層は
第１の部分と第２の部分とを含んでいる。第１の部分
は、誘電体層を介して第１の電極層の延在部分の下側表
面上を覆っている。第２の部分は、誘電体層を介して第
１の電極層の延在部分の上側表面上を覆い、かつ第１の
部分と電気的に絶縁されている。

【００３２】本発明の好ましい局面によれば、半導体装
置は少なくとも２つの電圧発生回路を含み、第２の電極
層の第１の部分と第２の部分とが互いに異なる電圧発生
回路に接続されている。

【００３３】本発明の半導体装置の製造方法において
は、半導体基板の主表面上方に第２の電極層の第１の部
分が形成される。第１の部分の表面上に第１の誘電体層
が形成される。半導体基板の主表面に沿う方向へ延びる
ように第１の誘電体層の表面上に第１の電極層が形成さ
れる。第１の電極層の表面上を覆うように第２の誘電体
層が形成される。第２の誘電体層の表面上を覆うよう
に、かつ第２の電極層の第１の部分と電気的に絶縁され
るように第２の電極層の第２の部分が形成される。

【００３４】

【作用】本発明の半導体装置においては、第２の電極層
に含まれる第１の部分が第１の電極層の延在部分の上側
表面上を覆っている。また、第２の電極層に含まれる第
２の部分が第１の電極層の延在部分の下側表面上を覆っ
ている。すなわち、第２の電極層は第１の電極層の延在
部分の上・下両表面上を覆う構成を有している。このた
め、延在部分の上・下のいずれか一方の表面上のみを覆
う従来のキャパシタの構成に比較して、キャパシタ容量
の増大あるいは確保が可能となる。したがって、高集積
化に伴うＤＲＡＭの動作の不安定化および信頼性の低下
を防止することができる。

【００３５】また、第２の電極層に含まれる第１の部分
と第２の部分は電気的に絶縁されている。このため、第
１の部分と第２の部分に同じもしくは異なる電圧を印加
するように制御することが可能となる。特に、第１の部
分と第２の部分に異なる電圧を印加した場合に顕著な効
果が現われる。たとえば、第１の部分と第２の部分のい
ずれか一方にＶ_{C C}／２よりも高い電圧Ｖ_Hを、また他
方にＶ_{C C}／２よりも低い電圧Ｖ_Lを印加するように設
定することができる。このように印加電圧を設定した場
合、第１の部分と第２の部分に印加された電圧の相乗効
果により、第２の電極層は、Ｖ_{C C}／２を挟む設定電圧
Ｖ_LからＶ_Hの電圧範囲において優れたデータ保持安定
性などの特性を有することとなる。すなわち、同電位で
は設定電圧値でしか安定した特性を得ることができなか
ったが、別電位に設定することにより安定な特性を示す
電圧の範囲を広く確保することが可能となる。したがっ
て、製造プロセス時の影響によりＶ_L，Ｖ_Hに変動が生
じた場合でも、Ｖ_{C C}／２の電圧値におけるデータ保持
などの特性は安定し、信頼性の向上を図ることが可能と
なる。

【００３６】第２の電極層の第１の部分と第２の部分と
が互いに異なる電圧発生回路に接続されていることが好
ましい。これにより、第１の部分と第２の部分に異なる
電圧を印加することが可能となる。したがって、上記に
述べるように製造プロセス時の影響によりＶ_{C C}／２の
電圧値におけるデータ保持安定性の劣化を防止でき、そ
れにより信頼性の向上を図ることが可能となる。

【００３７】

【実施例】以下、本発明の一実施例を図を用いて詳細に
説明する。

【００３８】図１は、本発明の第１の実施例におけるＤ
ＲＡＭのメモリセルアレイの平面構造図であり、図２
は、図１のＩＩ−ＩＩ線に沿う断面図である。まず、主
に図１を参照して、シリコン基板１０の表面には、ワー
ド線９ａ、９ｂ、９ｃ、９ｄと、ビット線１６およびメ
モリセル１、２が形成されている。複数のワード線９
ａ、９ｂ、９ｃ、９ｄは行方向に互いに平行に延びてい
る。また、複数のビット線１６は列方向に互いに平行に
延びている。このワード線９ａ、９ｂ、９ｃ、９ｄとビ
ット線１６との交差部付近には、複数のメモリセル１、
２が配置・形成されている。

【００３９】図１および図２を参照して、メモリセルは
１つのトランスファゲートトランジスタ２とキャパシタ
１とから構成されている。トランスファゲートトランジ
スタ２は、１対のソース・ドレイン領域７、ゲート絶縁
膜８およびゲート電極（ワード線）９ｂ、９ｃから構成
されている。このトランスファゲートトランジスタ２
は、シリコン基板１０の分離酸化膜１１によって分離さ
れた領域に形成されている。１対のソース・ドレイン領
域７はシリコン基板１０の表面に所定の間隔を介して形
成されている。このソース・ドレイン領域７は、不純物
濃度の薄い領域７ａと濃い領域７ｂの二層構造からなる
ＬＤＤ構造を有している。１対のソース・ドレイン領域
７の間に位置するシリコン基板１０の表面上には、ゲー
ト絶縁膜８を介してゲート電極９ｂ、９ｃが形成されて
いる。また、分離酸化膜１１の表面上には配線層９ａ、
９ｄが形成されている。ゲート電極９ｂ、９ｃと配線層
９ａ、９ｄには、その表面上には酸化膜１２が、その側
壁にはシリコン酸化物よりなるサイドウォール１３が各
々形成されている。このトランスファゲートトランジス
タ２などを覆うようにシリコン基板１０の表面上には、
薄い層間絶縁膜１４が形成されている。この薄い層間絶
縁膜１４には、開口１４ａが形成されている。この開口
１４ａからは、一方のソース・ドレイン領域７の一部表
面が露出している。この露出するソース・ドレイン領域
７の表面と接するようにビットライン１６が形成されて
いる。このビットライン１６は、多結晶シリコンと高融
点金属シリサイドの２層構造よりなるポリサイドからな
っている。このビットライン１６を覆うように、シリコ
ン基板１０の表面全面には、シリコン酸化物よりなる層
間絶縁膜１７が形成されている。この層間絶縁膜１７を
介して他方のソース・ドレイン領域７と電気的に接続さ
れるようにキャパシタ１が形成されている。

【００４０】キャパシタ１は、下部電極（以下、ストレ
ージノードとする）３、上部電極（以下、セルプレート
とする）の第１・第２の部分４ａ、４ｂおよび第１・第
２の誘電体膜５ａ、５ｂより構成されている。セルプレ
ートの第１の部分４ａは、層間絶縁膜１７の表面上に形
成されている。このセルプレートの第１の部分４ａの表
面上には、第１の誘電体膜５ａが形成されている。層間
絶縁膜１には、コンタクトホール１９が形成されてい
る。このコンタクトホール１９からは、他方のソース・
ドレイン領域７の一部表面が露出している。また、コン
タクトホール１９の側壁にはシリコン酸化物よりなる側
壁スペーサ２１が形成されている。コンタクトホール１
９を介して露出する他方のソース・ドレイン領域７の表
面と接するようにストレージノード３が形成されてい
る。このストレージノード３は、第１の誘電体膜５ａの
表面上にも形成されている。このストレージノード３の
表面上を覆うように第２の誘電体膜５ｂが形成されてい
る。この第２の誘電体膜５ｂを覆うようにセルプレート
の第２の部分４ｂが形成されている。このセルプレート
を構成する第１の部分４ａと第２の部分４ｂの間には、
第１および第２の誘電体膜５ａ，５ｂが介在している。
これにより、第１の部分４ａと第２の部分４ｂが電気的
に絶縁されている。このように形成されたキャパシタ１
を覆うように、シリコン酸化物よりなる層間絶縁膜２２
が形成されている。

【００４１】次に、本発明の第１の実施例におけるメモ
リセルの製造方法について説明する。

【００４２】図３〜図２０は、本発明の第１の実施例に
おけるメモリセルの製造方法を工程順に示す概略断面図
である。

【００４３】まず図３を参照して、シリコン基板１０の
表面には、ＬＯＣＯＳ法により分離酸化膜１１が形成さ
れる。

【００４４】図４を参照して、シリコン基板１０の表面
上には、熱酸化などによりゲート絶縁膜８が形成され
る。また、シリコン基板１０の表面全面には、多結晶シ
リコン膜９が形成される。この多結晶シリコン膜９の表
面全面には、ＣＶＤ法により酸化膜１２が堆積される。

【００４５】図５を参照して、この酸化膜１２が、フォ
トリソグラフィ法、ＲＩＥ法などによりパターニングさ
れる。このパターニングされた酸化膜１２をマスクとし
て、多結晶シリコン膜９がエッチングされる。このエッ
チングにより、ゲート電極９ｂ、９ｃと配線層９ａ、９
ｄが形成される。分離酸化膜１１とゲート電極９ｂ、９
ｃをマスクとして、砒素（Ａｓ）またはリン（Ｐ）など
の不純物がシリコン基板１０の表面に注入される。この
注入により、シリコン基板１０の表面には比較的薄い濃
度を有する不純物領域７ａが形成される。

【００４６】図６を参照して、シリコン基板１０の表面
全面を覆うようにＣＶＤ法により酸化膜１３が堆積され
る。

【００４７】図７を参照して、酸化膜１３に、異方性エ
ッチングが施される。このエッチングにより、ゲート電
極９ｂ、９ｃと配線層９ａ、９ｄの側壁にはサイドウォ
ール１３が形成される。

【００４８】図８を参照して、分離酸化膜１１、ゲート
電極９ｂ、９ｃおよびサイドウォール１３をマスクとし
て、砒素（Ａｓ）などの不純物がシリコン基板１０の表
面に注入される。この注入により、比較的濃い不純物濃
度を有する不純物領域７ｂが形成される。これにより、
ＬＤＤ構造を有するソース・ドレイン領域７が形成され
る。このソース・ドレイン領域７、ゲート絶縁膜８およ
びゲート電極９ｂ、９ｃよりトランスファゲートトラン
ジスタ２が構成される。

【００４９】図９を参照して、トランスファゲートトラ
ンジスタ２と配線層９ａ、９ｄを覆うようにシリコン基
板１０の表面全面にＣＶＤ法によりシリコン酸化物より
なる薄い層間絶縁膜１４が堆積される。

【００５０】図１０を参照して、薄い層間絶縁膜１４の
表面上にフォトレジスト１５が塗布される。このフォト
レジスト１５は、露光処理により所望の形状にパターニ
ングされる。このフォトレジスト１５をマスクとして、
薄い層間絶縁膜１４がエッチングされる。このエッチン
グにより、薄い層間絶縁膜１４には開口１４ａが形成さ
れる。この開口１４ａからは、トランスファゲートトラ
ンジスタ２を構成する一方のソース・ドレイン領域７の
一部表面が露出する。

【００５１】図１１を参照して、フォトレジスト１５が
除去される。開口１４ａを埋込むように、薄い層間絶縁
膜１４の表面上には多結晶シリコン膜と高融点金属シリ
サイド膜からなるポリサイド層１６が形成される。

【００５２】図１２を参照して、フォトリソグラフィ
法、ＲＩＥ法などによって、ポリサイド層１６がパター
ニングされる。このパターニングによって、ビットライ
ン１６が形成される。このビットライン１６は、一方の
ソース・ドレイン領域７と電気的に接続されている。

【００５３】図１３を参照して、ビットライン１６を覆
うように、ＣＶＤ法によってシリコン酸化物よりなる層
間絶縁膜１７が堆積される。この層間絶縁膜１７の表面
上には、多結晶シリコン膜４ａが形成される。この多結
晶シリコン膜４ａの表面上には第１の誘電体膜５ａが形
成される。

【００５４】図１４を参照して、第１の誘電体膜５ａの
表面上には、フォトレジスト１８が塗布される。このフ
ォトレジスト１８は、露光処理によって所望の形状にパ
ターニングされる。このパターニングされたフォトレジ
スト１８を用いて層間絶縁膜１７にコンタクトホール１
９が形成される。このコンタクトホール１９からは、ト
ランスファゲートトランジスタ２を構成する他方のソー
ス・ドレイン領域７の一部表面が露出する。

【００５５】図１５を参照して、フォトレジスト１８が
除去される。シリコン基板１０の表面全面にＣＶＤ法に
よって酸化膜２１が堆積される。

【００５６】図１６を参照して、酸化膜２１に異方性エ
ッチングが施される。このエッチングにより、酸化膜２
１はコンタクトホール１９の側壁にのみ残される。これ
により、側壁スペーサ２１が形成される。

【００５７】図１７を参照して、露出する他方のソース
・ドレイン領域７の表面と接するように第１の誘電体膜
５ａの表面上には多結晶シリコン膜３が形成される。

【００５８】図１８を参照して、多結晶シリコン膜３
は、フォトリソグラフィ法、ＲＩＥ法などによってパタ
ーニングされる。このパターニングによって、第１の誘
電体膜５ａの表面に沿って延びる部分を有するストレー
ジノード３が形成される。

【００５９】図１９を参照して、ストレージノード３の
表面を覆うように、ＯＮ膜よりなる第２の誘電体膜５ｂ
が形成される。この第２の誘電体膜５ｂの表面を覆うよ
うに多結晶シリコン膜４ｂが形成される。多結晶シリコ
ン膜４ａ、４ｂが、各々セルプレートの第１の部分と第
２の部分となる。このように、ストレージノード３、セ
ルプレートの第１・第２の部分４ａ、４ｂおよび第１・
第２の誘電体膜５ａ、５ｂからキャパシタ１が構成され
る。

【００６０】図２０を参照して、キャパシタ１の表面上
を覆うようにＣＶＤ法によってシリコン酸化物よりなる
層間絶縁膜２２が堆積される。

【００６１】上記のように本発明の第１の実施例におけ
るメモリセルは製造される。本発明の第１の実施例にお
いては、セルプレートを構成する第１の部分と第２の部
分が絶縁されている。このため、第１の部分と第２の部
分に同じ電圧もしくは異なる電圧を印加するように設定
することができる。第１の部分４ａと第２の部分４ｂに
同じ電圧を印加した場合、本発明の第１の実施例におけ
るメモリセルの回路図は図２１（ａ）に示すようにな
る。すなわち、この場合には、セルプレートを構成する
第１の部分４ａ、第２の部分４ｂおよびストレージノー
ド３から１つのキャパシタ１が構成されるとみなすこと
ができる。このため、その回路図は、トランスファゲー
トトランジスタ２に１つのキャパシタ１が電気的に接続
された構成となる。

【００６２】一方、第１の部分４ａと第２の部分４ｂに
異なる電圧を印加した場合、本発明の第１の実施例にお
けるメモリセルの回路図は図２１（ｂ）に示すようにな
る。すなわち、この場合には、セルプレートの第１の部
分４ａとストレージノード３から、また第２の部分４ｂ
とストレージノード３から各々１つずつキャパシタ１ａ
と１ｂが構成されることとなる。このため、その回路図
はトランスファゲートトランジスタ２に２つのキャパシ
タ１ａと１ｂが並行に接続された構成となる。

【００６３】なお、セルプレートの第１の部分４ａと第
２の部分４ｂに異なる電圧を印加する場合、第１の部分
４ａと第２の部分４ｂは互いに異なる電圧発生回路に接
続されている。すなわち、周辺回路部には少なくとも２
つ以上の電圧発生回路が形成されており、第１の部分４
ａと接続される電圧発生回路と異なる電圧発生回路が第
２の部分４ｂと接続されている。

【００６４】このように、第１の部分４ａと第２の部分
４ｂに異なる電圧が印加された場合の利点について以下
に説明する。

【００６５】図２２は、電源電圧Ｖ_{C C}とセルプレート
に印加される電圧Ｖ_{C P}の関係を示す図である。図２２
を参照して、通常、セルプレートには実線で示すように
Ｖ_C _C／２の電圧が印加されるように設定されている。
しかしながら、熱酸化などの製造プロセス時の影響によ
り、セルプレートに印加される電圧Ｖ_{C P}は変動する。
このようにＶ_{C P}の値が変動すると、図２３（ａ）に示
すようにデータ保持安定度が変動する。図２３（ａ）
は、Ｖ_{C P}とデータ保持安定度の関係を概念的に示す図
である。この図を参照して、セルプレートに印加される
電圧Ｖ_{C P}はＶ_C _C／２となるように設定されているた
め、Ｖ_{C C}／２が印加された場合に最も高いデータ保持
安定度を示す。すなわち、Ｖ_{C C}／２が印加された場合
にメモリセルがデータを保持する安定度が最も高い。し
かし、Ｖ_{C P}が変動した場合、一点鎖線または二点鎖線
で示すように曲線のピークがＶ_{C C}／２からずれてしま
う。結果として、Ｖ_{C P}がＶ_{C C}／２のときのデータ保
持安定度が低下することになる。このように、従来のメ
モリセルの構造では、製造プロセス時の影響などによ
り、データ保持安定度が低下してしまい、これにより信
頼性が低下するという問題点があった。

【００６６】これに対して、本発明では上述したよう
に、第１の部分と第２の部分に異なる電圧を印加するよ
うに設定することができる。たとえば、第１の部分には
Ｖ_{C C}／２よりも低い電圧を、また第２の部分にはＶ
_{C C}／２よりも高い電圧を各々印加するように設定でき
る。すなわち、図２２の一点鎖線と二点鎖線で示すよう
に、傾きが２分の１よりも大きく、または小さくなるよ
うに各々第１の部分と第２の部分に電圧を印加できる。
このように各部分の印加電圧を設定した場合、そのデー
タ保持安定度は図２３（ｂ）に示すようになる。図２３
（ｂ）は、本発明の第１の実施例におけるメモリセルの
Ｖ_{C P}とデータ保持安定度の関係を概念的に示す図であ
る。この図を参照して、第１の部分と第２の部分のいず
れか一方にＶ _{C C}／２よりも低い電圧Ｖ_Lを印加するた
め、このＶ_{C P}−データ保持安定度曲線はＶ_{C P}がＶ_L
でピークを有する曲線となる。また、Ｖ_{C C}／２よりも
高い電圧Ｖ_Hが印加された他方のＶ_{C P}−データ保持安
定度曲線は、Ｖ_{C P}がＶ_Hでピークを有する曲線とな
る。この２つの曲線の相乗作用により、メモリセル全体
としてのＶ_{C P}−データ保持安定度曲線は、実線で示す
ようになる。すなわち、Ｖ _{C P}がＶ_LからＶ_Hまでの電
圧範囲において、メモリセルは高いデータ保持安定度を
有することになる。したがって、製造プロセス時の影響
によってＶ_{C P}（すなわち、Ｖ_L，Ｖ_H）が三点鎖線で
示すように各々変動した場合でも、Ｖ_{C C}／２の電圧値
において高いデータ保持安定度を維持することが可能と
なり、信頼性の向上を図ることができる。

【００６７】なお、図２３（ｂ）の三点鎖線で示すよう
に低電圧側のピーク（Ｖ_L）がＶ_C _C／２よりも大きい
値になった場合、ないし高電圧側のピーク（Ｖ_H）がＶ
_{C C}／２よりも小さくなった場合には、データ保持安定
度曲線のフラット部がＶ_{C C}／２の値に分布しなくな
る。結果として、データ保持安定度の低下を招き信頼性
が劣化する。これを防止するために、プロセスの変動に
よってもデータ保持安定度曲線のフラット部がＶ_{C C}／
２の値に分布するように、（すなわちＶ_{C C}に対してＶ
_Lで低電圧側およびＶ_Hが高電圧側に分布するように）
電圧発生回路の電圧を初期設定する必要がある。

【００６８】次に、本発明の第２の実施例におけるメモ
リセルの構成について説明する。図２４は、本発明の第
２の実施例におけるメモリセルの構成を概略的に示す断
面図である。図２４を参照して、メモリセルは１つのト
ランスファゲートトランジスタ２とキャパシタ１とから
構成されている。

【００６９】トランスファゲートトランジスタ２は、１
対のソース・ドレイン領域７、ゲート絶縁膜８およびゲ
ート電極（ワード線）９ｂ、９ｃから構成されている。
このトランスファゲートトランジスタ２は、シリコン基
板１０の分離酸化物１１によって分離された領域に形成
されている。１対のソース・ドレイン領域８はシリコン
基板１０の表面に所定の間隔を介して形成されている。
このソース・ドレイン領域７は、不純物濃度の薄い領域
７ａと濃い領域７ｂの二層構造からなるＬＤＤ構造を有
している。ソース・ドレイン領域７の間に位置するシリ
コン基板１０の表面上には、ゲート絶縁膜８を介してゲ
ート電極９ｂ、９ｃが形成されている。また、分離酸化
物１１の表面上にはワード線となるべき配線層９ａ、９
ｄが形成されている。このゲート電極９ｂ、９ｃと配線
層９ａ、９ｄにおいて、その表面上には酸化膜１２が、
その側壁にはシリコン酸化物よりなるサイドウォール１
３がそれぞれ形成されている。このトランスファゲート
トランジスタ２と配線層９ａ、９ｄを覆うようにシリコ
ン基板１０の表面上にはシリコン酸化物よりなる薄い層
間絶縁膜１４が形成されている。この薄い層間絶縁膜１
４には、開口１４ａが形成されている。この開口１４ａ
からは、一方のソース・ドレイン領域７の一部表面が露
出している。この露出する一方のソース・ドレイン領域
７の表面に接するように、ビットライン１６が形成され
ている。このビットライン１６は、多結晶シリコンと高
融点金属シリサイドの２層構造であるポリサイドよりな
っている。ビットライン１６を覆うように、シリコン基
板１０の表面上にはシリコン酸化物よりなる層間絶縁膜
１７が形成されている。この層間絶縁膜１７を介して、
他方のソース・ドレイン領域７と電気的に接続されるよ
うにキャパシタ１が形成されている。

【００７０】キャパシタ１は、下部電極（以下、ストレ
ージノードとする）３、上部電極（以下、セルプレート
とする）４ａ、４ｂおよび第１と第２の誘電体膜５ａ、
５ｂより構成されている。セルプレートの第１の部分４
ａは層間絶縁膜１７の表面上に形成されている。このセ
ルプレートの第１の部分４ａの表面上には、第１の誘電
体膜５ａが形成されている。層間絶縁膜１７には、コン
タクトホール１９が形成されている。このコンタクトホ
ール１９からは、他方のソース・ドレイン領域７の一部
表面が露出している。また、コンタクトホール１９の側
壁に面して、層間絶縁膜１７の表面上には熱酸化膜１２
１が形成されている。また、この熱酸化膜１２１はセル
プレートの第１の部分４ａと隣接している。露出する他
方のソース・ドレイン領域７の表面に接するようにスト
レージノード３が形成されている。このストレージノー
ド３は、第１の誘電体膜５ａの表面上を延びるように形
成されている。このストレージノード３の表面上を覆う
ように第２の誘電体膜５ｂが形成されている。この第２
の誘電体膜５ｂの表面上を覆うようにセルプレートの第
２の部分４ｂが形成されている。セルプレートを構成す
る第１の部分４ａと第２の部分４ｂの間には、第１と第
２の誘電体膜５ａ，５ｂが介在している。これにより、
第１の部分４ａと、第２の部分４ｂは電気的に絶縁され
ている。このように形成されるキャパシタ１の表面上を
覆うように層間絶縁膜２２が形成されている。

【００７１】次に、本発明の第２の実施例におけるメモ
リセルの製造方法について説明する。

【００７２】図２５〜図３１は、本発明の第２の実施例
におけるメモリセルの製造方法を工程順に示す概略断面
図である。

【００７３】まず図２５を参照して、ここまでの工程は
図１４に示す第１の実施例の製造工程と同様であるため
その説明は省略する。

【００７４】図２６を参照して、フォトレジスト１８が
除去される。熱酸化により、熱酸化膜１２１が形成され
る。熱酸化膜１２１は他方のソース・ドレイン領域７の
露出表面上および層間絶縁膜１７の表面上であってコン
タクトホール１９の側壁に面する部分に形成される。

【００７５】図２７を参照して、エッチングにより、他
方のソース・ドレイン領域７の表面上の熱酸化膜１２１
が除去される。図２８を参照して、露出する他方のソー
ス・ドレイン領域７の表面と接するように、第１の誘電
体膜５ａの表面上には多結晶シリコン膜３が形成され
る。この多結晶シリコン膜３とセルプレートの第１の部
分４ａは、熱酸化膜１２１により完全に絶縁される。

【００７６】図２９を参照して、多結晶シリコン膜３
が、フォトリソグラフィ法、ＲＩＥ法によりパターニン
グされる。これにより、ストレージノード３が形成され
る。

【００７７】図３０を参照して、ストレージノード３の
表面上を覆うように、ＯＮ膜よりなる第２の誘電体膜５
ｂが形成される。この第２の誘電体膜５ｂを覆うよう
に、多結晶シリコンよりなるセルプレートの第２の部分
４ｂが形成される。

【００７８】図３１を参照して、キャパシタ１の表面上
を覆うように層間絶縁膜２２が形成される。上記のよう
に、本発明の第２の実施例におけるメモリセルが製造さ
れる。

【００７９】本発明の第２の実施例においては、第１の
実施例と同様ストレージノード３の上・下側の両表面上
を覆うようにセルプレートの第１・第２の部分４ａ、４
ｂが形成されている。このため、従来のキャパシタの構
成に比較して容量の増大を図ることが可能となる。ま
た、セルプレートを構成する第１の部分４ａと第２の部
分４ｂが絶縁されている。このため、第１の実施例と同
様、第１の部分４ａと第２の部分４ｂを別電位に設定す
ることができる。したがって、高いデータ保持特性を有
し、信頼性の向上を図ることが可能である。

【００８０】次に、本発明の第３の実施例におけるメモ
リセルの構成について説明する。図３２は、本発明の第
３の実施例におけるメモリセルの構成を概略的に示す断
面図である。図３２を参照して、メモリセルは、１つの
トランスファゲートトランジスタ２とキャパシタ１０１
とから構成されている。

【００８１】トランスファゲートトランジスタ２は、１
対のソース・ドレイン領域７、ゲート絶縁膜８およびゲ
ート電極（ワード線）９ｂ、９ｃから構成されている。
このトランスファゲートトランジスタ２は、シリコン基
板１０の分離酸化膜１１によって分離された領域に形成
されている。１対のソース・ドレイン領域７は、シリコ
ン基板１０の表面に所定の間隔を介して形成されてい
る。このソース・ドレイン領域７は、不純物濃度の比較
的薄い領域７ａと濃い領域７ｂの二層構造よりなるＬＤ
Ｄ構造を有している。ソース・ドレイン領域７の間に位
置するシリコン基板１０の表面上には、ゲート絶縁膜８
を介してゲート電極９ｂ、９ｃが形成されている。分離
酸化膜１１の表面上にはワード線となるべき配線層９
ａ、９ｄが形成されている。このゲート電極９ｂ、９ｃ
と配線層９ａ、９ｄにおいて、その表面上には酸化膜１
２が、その側壁には酸化物よりなるサイドウォール１３
が各々形成されている。シリコン基板１０の表面上を覆
うように、シリコン酸化物よりなる薄い層間絶縁膜１４
が形成されている。この層間絶縁膜１４には、開口１４
ａが形成されている。この開口１４ａからは、一方のソ
ース・ドレイン領域７の一部表面が露出している。この
露出する一方のソース・ドレイン領域７の表面に接する
ようにビットライン１６が形成されている。このビット
ライン１６は、多結晶シリコンと高融点金属シリサイド
の２層構造であるポリサイドよりなっている。このビッ
トライン１６を覆うように、シリコン基板１０の表面全
面にはシリコン酸化物よりなる層間絶縁膜１７が形成さ
れている。この層間絶縁膜１７を介して、他方のソース
・ドレイン領域７と電気的に接続されるようにキャパシ
タ１０１が形成されている。

【００８２】キャパシタ１０１は、下部電極（以下、ス
トレージノードとする）３ａ、３ｂ、上部電極（以下、
セルプレートとする）４ａ、４ｂおよび第１と第２の誘
電体膜５ａ、５ｂより構成されている。層間絶縁膜１７
の表面上には、セルプレートの第１の部分４ａが形成さ
れている。このセルプレートの第１の部分４ａの表面上
には、第１の誘電体膜５ａが形成されている。第１の誘
電体膜５ａの表面上には、ストレージノードの第１の部
分３ａが形成されている。層間絶縁膜１７には、コンタ
クトホール１９が形成されている。このコンタクトホー
ル１９からは、他方のソース・ドレイン領域７の一部表
面が露出している。コンタクトホール１９の側壁部に
は、シリコン酸化物よりなる側壁スペーサ２１が形成さ
れている。コンタクトホール１９から露出する他方のソ
ース・ドレイン領域７の表面と接するように、ストレー
ジノードの第１の部分３ａの表面上にストレージノード
の第２の部分３ｂが形成されている。このストレージノ
ードの第１の部分３ａと第２の部分３ｂは、接するよう
に、かつ第１の誘電体膜５ａの表面上を延びるように形
成されている。このストレージノード３ａ、３ｂの表面
上を覆うように、第２の誘電体膜５ｂが形成されてい
る。この第２の誘電体膜５ｂの表面上を覆うようにセル
プレートの第２の部分４ｂが形成されている。このよう
に形成されるキャパシタ１０１の表面上には層間絶縁膜
２２が形成されている。

【００８３】次に、本発明の第３の実施例におけるメモ
リセルの製造方法について説明する。

【００８４】図３３〜図４１は、本発明の第３の実施例
におけるメモリセルの製造方法を工程順に示す概略断面
図である。

【００８５】まず図３３を参照して、ここまでの工程
は、図１２に示す第１の実施例の製造工程と同様である
ためその説明は省略する。

【００８６】図３４を参照して、ビットライン１６を覆
うように、シリコン基板１０の表面全面には、ＣＶＤ法
によりシリコン酸化物よりなる層間絶縁膜１７が堆積さ
れる。この層間絶縁膜１７の表面上には多結晶シリコン
よりなるセルプレートの第１の部分４ａが形成される。
このセルプレートの第１の部分４ａの表面上にはＯＮ膜
よりなる第１の誘電体膜５ａが形成される。この第１の
誘電体膜５ａの表面上には、多結晶シリコンよりなるス
トレージノードの第１の部分３ａが形成される。

【００８７】図３５を参照して、ストレージノードの第
１の部分３ａの表面上には、フォトレジスト１８が塗布
される。このフォトレジスト１８は、露光処理により所
望の形状にパターニングされる。このパターニングされ
たフォトレジスト１８をマスクとして、層間絶縁膜１７
などがエッチングされる。このエッチングにより、層間
絶縁膜１７には、コンタクトホール１９が形成される。
このコンタクトホール１９からは、他方のソース・ドレ
イン領域７の一部表面が露出する。

【００８８】図３６を参照して、フォトレジスト１８が
除去される。セルプレートの第１の部分３ａの表面全面
を覆うように、ＣＶＤ法によりシリコン酸化物よりなる
絶縁膜２１が堆積される。

【００８９】図３７を参照して、絶縁膜２１がエッチン
グされる。このエッチングにより、絶縁膜２１はコンタ
クトホール１９の側壁部のみに残される。

【００９０】図３８を参照して、露出する他方のソース
・ドレイン領域７の表面に接するように多結晶シリコン
よりなるストレージノードの第２の部分３ｂが形成され
る。また、ストレージノードの第２の部分３ｂは、スト
レージノードの第１の部分３ａの表面上に形成される。

【００９１】図３９を参照して、ストレージノードの第
１の部分３ａと第２の部分３ｂが、フォトリソグラフィ
法、ＲＩＥ法によりパターニングされる。これにより、
第１の誘電体膜５ａの表面上に延びるストレージノード
３ａ、３ｂが形成される。

【００９２】図４０を参照して、ストレージノード３
ａ、３ｂの表面上を覆うようにＯＮ膜よりなる第２の誘
電体膜５ｂが形成される。この第２の誘電体膜５ｂの表
面上を覆うように、多結晶シリコンよりなるセルプレー
トの第２の部分４ｂが形成される。

【００９３】図４１を参照して、キャパシタ１０１の表
面全面を覆うように、ＣＶＤ法によりシリコン酸化物よ
りなる層間絶縁膜２２が堆積される。

【００９４】上記のように本発明の第３の実施例におけ
るメモリセルは製造される。本発明の第３の実施例にお
いては、第１の実施例と同様ストレージノード３ａ、３
ｂの上・下側表面の両表面上を覆うようにセルプレート
の第１・第２の部分４ａ，４ｂが形成されている。この
ため、従来のキャパシタの構成に比較して容量の増大を
図ることが可能となる。

【００９５】また、第３の実施例におけるメモリセルに
おいては、セルプレートの第１の部分４ａと第２の部分
４ｂは絶縁されている。このため、第１の部分４ａと第
２の部分４ｂを同電位あるいは別電位に設定することが
可能となる。これにより、より安定したデータ保持特性
を得ることが可能となり、信頼性の向上を図ることも可
能となる。

【００９６】さらに、本発明の第３の実施例において
は、図３７に示す工程において、酸化膜２１をエッチン
グするときにストレージノードの第１の部分３ａが第１
の誘電体膜５ａの表面上にある。このため、このエッチ
ング時に第１の誘電体膜５ａの表面にダメージが与えら
れることはない。

【００９７】

【発明の効果】本発明の半導体装置においては、第２の
電極層に含まれる第１の部分が第１の電極層の延在部分
の上側表面上を覆っている。また、第２の電極層に含ま
れる第２の部分が第１の電極層の延在部分の下側表面上
を覆っている。すなわち、第１の電極層の延在部分の上
・下両表面上を覆うように第２の電極層が構成されてい
る。このため、第１の電極層の延在部分のいずれか一表
面上のみを覆う構成を有する従来のキャパシタに比較し
てキャパシタ容量の増大を図ることが可能となる。した
がって、安定な動作を維持したままで、高集積化を図る
ことができる。

【００９８】また、第２の電極層に含まれる第１の部分
と第２の部分は電気的に絶縁されている。このため、第
１の部分と第２の部分を同電位あるいは別電位に設定す
ることが可能となる。これにより、より安定したデータ
保持特性を有し、信頼性の向上を図ることが可能とな
る。

【００９９】本発明の半導体装置の製造方法において
は、上記の効果を有する半導体装置を得ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＤＲＡＭのメモ
リセルアレイの平面構造図である。

【図２】本発明の第１の実施例におけるＤＲＡＭのメモ
リセルの概略構成を示す図１のＩＩ−ＩＩ線に沿う断面
図である。

【図３】本発明の第１の実施例におけるメモリセルの製
造方法の第１工程を示す概略断面図である。

【図４】本発明の第１の実施例におけるメモリセルの製
造方法の第２工程を示す概略断面図である。

【図５】本発明の第１の実施例におけるメモリセルの製
造方法の第３工程を示す概略断面図である。

【図６】本発明の第１の実施例におけるメモリセルの製
造方法の第４工程を示す概略断面図である。

【図７】本発明の第１の実施例におけるメモリセルの製
造方法の第５工程を示す概略断面図である。

【図８】本発明の第１の実施例におけるメモリセルの製
造方法の第６工程を示す概略断面図である。

【図９】本発明の第１の実施例におけるメモリセルの製
造方法の第７工程を示す概略断面図である。

【図１０】本発明の第１の実施例におけるメモリセルの
製造方法の第８工程を示す概略断面図である。

【図１１】本発明の第１の実施例におけるメモリセルの
製造方法の第９工程を示す概略断面図である。

【図１２】本発明の第１の実施例におけるメモリセルの
製造方法の第１０工程を示す概略断面図である。

【図１３】本発明の第１の実施例におけるメモリセルの
製造方法の第１１工程を示す概略断面図である。

【図１４】本発明の第１の実施例におけるメモリセルの
製造方法の第１２工程を示す概略断面図である。

【図１５】本発明の第１の実施例におけるメモリセルの
製造方法の第１３工程を示す概略断面図である。

【図１６】本発明の第１の実施例におけるメモリセルの
製造方法の第１４工程を示す概略断面図である。

【図１７】本発明の第１の実施例におけるメモリセルの
製造方法の第１５工程を示す概略断面図である。

【図１８】本発明の第１の実施例におけるメモリセルの
製造方法の第１６工程を示す概略断面図である。

【図１９】本発明の第１の実施例におけるメモリセルの
製造方法の第１７工程を示す概略断面図である。

【図２０】本発明の第１の実施例におけるメモリセルの
製造方法の第１８工程を示す概略断面図である。

【図２１】本発明の第１の実施例におけるメモリセルを
構成するキャパシタの第１の部分と第２の部分を同電位
に設定したときの回路図（ａ）、別電位に設定したとき
の回路図（ｂ）である。

【図２２】半導体装置の電源電圧Ｖ_{C C}とキャパシタを
構成するセルプレートに印加される電圧Ｖ_{C P}の関係を
示す図である。

【図２３】キャパシタを構成するセルプレートに印加さ
れる電圧Ｖ_{C P}とデータ保持安定度の関係を示す図であ
る。

【図２４】本発明の第２の実施例におけるメモリセルの
構成を概略的に示す断面図である。

【図２５】本発明の第２の実施例におけるメモリセルの
製造方法の第１工程を示す概略断面図である。

【図２６】本発明の第２の実施例におけるメモリセルの
製造方法の第２工程を示す概略断面図である。

【図２７】本発明の第２の実施例におけるメモリセルの
製造方法の第３工程を示す概略断面図である。

【図２８】本発明の第２の実施例におけるメモリセルの
製造方法の第４工程を示す概略断面図である。

【図２９】本発明の第２の実施例におけるメモリセルの
製造方法の第５工程を示す概略断面図である。

【図３０】本発明の第２の実施例におけるメモリセルの
製造方法の第６工程を示す概略断面図である。

【図３１】本発明の第２の実施例におけるメモリセルの
製造方法の第７工程を示す概略断面図である。

【図３２】本発明の第３の実施例におけるメモリセルの
構成を概略的に示す断面図である。

【図３３】本発明の第３の実施例におけるメモリセルの
製造方法の第１工程を示す概略断面図である。

【図３４】本発明の第３の実施例におけるメモリセルの
製造方法の第２工程を示す概略断面図である。

【図３５】本発明の第３の実施例におけるメモリセルの
製造方法の第３工程を示す概略断面図である。

【図３６】本発明の第３の実施例におけるメモリセルの
製造方法の第４工程を示す概略断面図である。

【図３７】本発明の第３の実施例におけるメモリセルの
製造方法の第５工程を示す概略断面図である。

【図３８】本発明の第３の実施例におけるメモリセルの
製造方法の第６工程を示す概略断面図である。

【図３９】本発明の第３の実施例におけるメモリセルの
製造方法の第７工程を示す概略断面図である。

【図４０】本発明の第３の実施例におけるメモリセルの
製造方法の第８工程を示す概略断面図である。

【図４１】本発明の第３の実施例におけるメモリセルの
製造方法の第９工程を示す概略断面図である。

【図４２】一般的なＤＲＡＭの構成を示すブロック図で
ある。

【図４３】メモリセルアレイを構成するメモリセルの４
ビット分の等価回路を示す図である。

【図４４】従来のメモリセルの構成を概略的に示す断面
図である。

【図４５】従来のメモリセルの製造方法の第１工程を示
す概略断面図である。

【図４６】従来のメモリセルの製造方法の第２工程を示
す概略断面図である。

【図４７】従来のメモリセルの製造方法の第３工程を示
す概略断面図である。

【図４８】従来のメモリセルの製造方法の第４工程を示
す概略断面図である。

【図４９】従来のメモリセルの製造方法の第５工程を示
す概略断面図である。

【図５０】従来のメモリセルの製造方法の第６工程を示
す概略断面図である。

【図５１】従来のメモリセルの製造方法の第７工程を示
す概略断面図である。

【図５２】従来のメモリセルの製造方法の第８工程を示
す概略断面図である。

【図５３】従来のメモリセルの製造方法の第９工程を示
す概略断面図である。

【図５４】従来のメモリセルの製造方法の第１０工程を
示す概略断面図である。

【図５５】従来のメモリセルの製造方法の第１１工程を
示す概略断面図である。

【図５６】従来のメモリセルの製造方法の第１２工程を
示す概略断面図である。

【図５７】従来のメモリセルの製造方法の第１３工程を
示す概略断面図である。

【図５８】従来のメモリセルの製造方法の第１４工程を
示す概略断面図である。

【図５９】従来のメモリセルの製造方法の第１５工程を
示す概略断面図である。

【図６０】従来のメモリセルの製造方法の第１６工程を
示す概略断面図である。

【符号の説明】１キャパシタ３ストレージノード４ａセルプレートの第１の部分４ｂセルプレートの第２の部分５ａ、５ｂ誘電体膜

Claims

【特許請求の範囲】

【請求項１】主表面を有する半導体基板と、前記半導体基板の主表面上方において前記半導体基板の
主表面に沿う方向へ延びる延在部分を有する第１の電極
層と、前記第１の電極層の少なくとも前記延在部分の表面上を
覆うように形成された誘電体層と、前記誘電体層を介して、前記第１の電極層の延在部分の
下側表面上を覆う第１の部分と、前記第１の電極層の延
在部分の上側表面上を覆い，かつ前記第１の部分と電気
的に絶縁される第２の部分とを含む第２の電極層とを備
えた、半導体装置。
【請求項２】当該半導体装置は少なくとも２つの電圧
発生回路を含み、前記第２の電極層の前記第１の部分と前記第２の部分と
が互いに異なる前記電圧発生回路に接続されていること
を特徴とする、請求項１に記載の半導体装置。
【請求項３】半導体基板の主表面上方に第２の電極層
の第１の部分を形成する工程と、前記第１の部分の表面上に第１の誘電体層を形成する工
程と、前記半導体基板の主表面に沿う方向へ延びるように前記
第１の誘電体層の表面上に第１の電極層を形成する工程
と、前記第１の電極層の表面上を覆うように第２の誘電体層
を形成する工程と、前記第２の誘電体層の表面上を覆うように、かつ前記第
２の電極層の第１の部分と電気的に絶縁されるように第
２の電極層の第２の部分を形成する工程とを備えた、半
導体装置の製造方法。