JPH09199692A - 半導体メモリ素子のメモリセル構造及びその製造方法とラインパターニング方法 - Google Patents
半導体メモリ素子のメモリセル構造及びその製造方法とラインパターニング方法Info
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- JPH09199692A JPH09199692A JP8351615A JP35161596A JPH09199692A JP H09199692 A JPH09199692 A JP H09199692A JP 8351615 A JP8351615 A JP 8351615A JP 35161596 A JP35161596 A JP 35161596A JP H09199692 A JPH09199692 A JP H09199692A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】アクティブ領域形状やビットラインのパターニ
ングを工夫して、キャパシタ面積の制限を緩和し、パタ
ーンの縮小又は歪曲の現象を低減して、２５６Ｍ級以上
の高集積度の半導体メモリ素子に適合できるよう、半導
体メモリ素子の集積度を高める。 【解決手段】矩形状のアクティブ領域ａを形成し、アク
ティブ領域ａ上に設けたＳｉＯ2 酸化膜２４上に、アク
ティブ領域ａと平行に第２ビットライン部２６を形成
し、第２ビットライン部２６とアクティブ領域ａの第１
拡散領域２３ａとを、第１ビットライン部２６ａ及びコ
ンタクトホール２５を介して接続する。ポリシリコン膜
３３，３５と誘電体膜３４からなるキャパシタのポリシ
リコン膜３３を、電極コンタクトホール３２を介して第
２拡散領域２３ｂに接続する。
ングを工夫して、キャパシタ面積の制限を緩和し、パタ
ーンの縮小又は歪曲の現象を低減して、２５６Ｍ級以上
の高集積度の半導体メモリ素子に適合できるよう、半導
体メモリ素子の集積度を高める。 【解決手段】矩形状のアクティブ領域ａを形成し、アク
ティブ領域ａ上に設けたＳｉＯ2 酸化膜２４上に、アク
ティブ領域ａと平行に第２ビットライン部２６を形成
し、第２ビットライン部２６とアクティブ領域ａの第１
拡散領域２３ａとを、第１ビットライン部２６ａ及びコ
ンタクトホール２５を介して接続する。ポリシリコン膜
３３，３５と誘電体膜３４からなるキャパシタのポリシ
リコン膜３３を、電極コンタクトホール３２を介して第
２拡散領域２３ｂに接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
のメモリセル構造及びその製造方法に係るもので、詳し
くは、ホトリソグラフィにおける分解能（resolution）
の限界を克服し、メモリ素子の高集積化に適用し得る半
導体メモリ素子のメモリセル構造及びその製造方法に関
するものである。
のメモリセル構造及びその製造方法に係るもので、詳し
くは、ホトリソグラフィにおける分解能（resolution）
の限界を克服し、メモリ素子の高集積化に適用し得る半
導体メモリ素子のメモリセル構造及びその製造方法に関
するものである。
【０００２】
【従来の技術】従来、半導体ＤＲＡＭ（Dynamic Random
Access Memory) 素子においては、図８に示したよう
に、シリコン基板１上の矩形状のアクティブ領域ａ内
に、ノード電極１ａ及びプレート電極１ｂを有したキャ
パシタが形成され、該キャパシタの上方側にビットライ
ンＢＬが形成されている。即ち、ビットラインＢＬの下
方にキャパシタが位置するキャパシタアンダービットラ
イン（Capacitor Under BitLine：以下、ＣＵＢと称
す）構造になっていた。図中、ＷＬはワードラインを示
す。
Access Memory) 素子においては、図８に示したよう
に、シリコン基板１上の矩形状のアクティブ領域ａ内
に、ノード電極１ａ及びプレート電極１ｂを有したキャ
パシタが形成され、該キャパシタの上方側にビットライ
ンＢＬが形成されている。即ち、ビットラインＢＬの下
方にキャパシタが位置するキャパシタアンダービットラ
イン（Capacitor Under BitLine：以下、ＣＵＢと称
す）構造になっていた。図中、ＷＬはワードラインを示
す。
【０００３】このようなＣＵＢ構造のメモリセルにおい
ては、ビットラインの下方にキャパシタが形成されてい
るため、キャパシタの面積に制限が加えられ、高集積メ
モリ素子としてのキャパシタンスを得ようとすると、キ
ャパシタの段差（topology）が高くなって、ビットライ
ンのコンタクトホール（contact hole）の縦横比率（As
pect Ratio）が大きくなり、従って、コンタクトホール
に電導層を充填（filling)してラインを形成することが
難しくなるという欠点があった。
ては、ビットラインの下方にキャパシタが形成されてい
るため、キャパシタの面積に制限が加えられ、高集積メ
モリ素子としてのキャパシタンスを得ようとすると、キ
ャパシタの段差（topology）が高くなって、ビットライ
ンのコンタクトホール（contact hole）の縦横比率（As
pect Ratio）が大きくなり、従って、コンタクトホール
に電導層を充填（filling)してラインを形成することが
難しくなるという欠点があった。
【０００４】このような欠点を解決したキャパシタオー
バービットライン（Capacitor OverBit Line : 以下、
ＣＯＢと称す）構造の半導体メモリ素子が、米国特許第
５、１４０、３８９号明細書に開示されている。このも
のは、図９に示したように、基板１上にビットラインＢ
Ｌが形成され、該ビットラインＢＬの領域を含んだ基板
１上にノード電極１ａ及びプレート電極１ｂを有するキ
ャパシタが形成され、該キャパシタ下方のビットライン
ＢＬとワードラインをクロスさせるためアクティブ領域
ａが対角線状に形成されていた。そして、このような従
来のＣＯＢ構造の半導体メモリ素子の製造工程を説明す
ると、次のようであった。
バービットライン（Capacitor OverBit Line : 以下、
ＣＯＢと称す）構造の半導体メモリ素子が、米国特許第
５、１４０、３８９号明細書に開示されている。このも
のは、図９に示したように、基板１上にビットラインＢ
Ｌが形成され、該ビットラインＢＬの領域を含んだ基板
１上にノード電極１ａ及びプレート電極１ｂを有するキ
ャパシタが形成され、該キャパシタ下方のビットライン
ＢＬとワードラインをクロスさせるためアクティブ領域
ａが対角線状に形成されていた。そして、このような従
来のＣＯＢ構造の半導体メモリ素子の製造工程を説明す
ると、次のようであった。
【０００５】即ち、図１０（Ａ）に示したように、半導
体基板１上にホウ素（Boron)のイオンＢ+ を注入してＰ
ウェルを形成し、図１０（Ｂ）に示したように該Ｐウェ
ルを基板１内にドライブーイン（drive-in) させた後、
基板１上にＳｉＯ2 酸化膜２を約１００Åの厚さに形成
し、その後、低圧化学気相蒸着法（Low-pressure Chemi
cal Vapor Deposition : 以下、ＬＰＣＶＤと称す）を
施してＳｉ3 Ｎ4 窒化膜３を約１４００Åの厚さに蒸着
する。
体基板１上にホウ素（Boron)のイオンＢ+ を注入してＰ
ウェルを形成し、図１０（Ｂ）に示したように該Ｐウェ
ルを基板１内にドライブーイン（drive-in) させた後、
基板１上にＳｉＯ2 酸化膜２を約１００Åの厚さに形成
し、その後、低圧化学気相蒸着法（Low-pressure Chemi
cal Vapor Deposition : 以下、ＬＰＣＶＤと称す）を
施してＳｉ3 Ｎ4 窒化膜３を約１４００Åの厚さに蒸着
する。
【０００６】次いで、図１０（Ｃ）に示したように、前
記Ｓｉ3 Ｎ4 窒化膜３上にフォトレジスト層４を形成し
てアクティブ領域ａをパターニングし、基板１上にホウ
素イオンＢ+ を注入してフィールドチャネルストップ層
を形成する。次いで、図１０（Ｄ）に示したように、前
記フォトレジスト層４を除去してフィールド酸化膜５を
形成した後、前記Ｓｉ3 Ｎ4 窒化膜３を除去してゲート
酸化膜６を約１００Åの厚さに成長させる。
記Ｓｉ3 Ｎ4 窒化膜３上にフォトレジスト層４を形成し
てアクティブ領域ａをパターニングし、基板１上にホウ
素イオンＢ+ を注入してフィールドチャネルストップ層
を形成する。次いで、図１０（Ｄ）に示したように、前
記フォトレジスト層４を除去してフィールド酸化膜５を
形成した後、前記Ｓｉ3 Ｎ4 窒化膜３を除去してゲート
酸化膜６を約１００Åの厚さに成長させる。
【０００７】次いで、図１０（Ｅ）に示したように、前
記半導体基板１上に、ドーピングされたポリシリコンを
蒸着した後、該ポリシリコンをパターニングしてアクテ
ィブ領域ａ上にゲート電極７を形成し、燐イオンＰ+ を
注入して低濃度にドーピングされたドレイン(Lightly D
oped Drain : ＬＤＤ) 領域形成用の低濃度ソース／ド
レイン領域を形成する。
記半導体基板１上に、ドーピングされたポリシリコンを
蒸着した後、該ポリシリコンをパターニングしてアクテ
ィブ領域ａ上にゲート電極７を形成し、燐イオンＰ+ を
注入して低濃度にドーピングされたドレイン(Lightly D
oped Drain : ＬＤＤ) 領域形成用の低濃度ソース／ド
レイン領域を形成する。
【０００８】次いで、図１１（Ａ）に示したように、半
導体基板１の全面に絶縁膜８を蒸着して、前記ゲート電
極７上にサイドウォールスペーサ（side wall spacer）
を形成し、前記基板１上に砒素（Arsenic)イオンＡｓ+
を注入して、サイドウォールスペーサ領域を除いて高濃
度のｎ+ ソース／ドレイン領域を形成する。次いで、図
１１（Ｂ）に示したように、半導体基板１の全面に絶縁
膜１０をコーティングし、該半導体基板１のアクティブ
領域ａの一部を露光してビットラインを接続するための
コンタクトホールを形成し、該コンタクトホールが充填
されるようにポリシリコン膜１１、タングステンシリサ
イド（WSi2）膜１２及び絶縁膜１３を順次形成し、該絶
縁膜１３をパターニングした後、該絶縁膜１３をマスク
として前記ポリシリコン膜１１及びタングステンシリサ
イド膜１２にビットラインを形成する。
導体基板１の全面に絶縁膜８を蒸着して、前記ゲート電
極７上にサイドウォールスペーサ（side wall spacer）
を形成し、前記基板１上に砒素（Arsenic)イオンＡｓ+
を注入して、サイドウォールスペーサ領域を除いて高濃
度のｎ+ ソース／ドレイン領域を形成する。次いで、図
１１（Ｂ）に示したように、半導体基板１の全面に絶縁
膜１０をコーティングし、該半導体基板１のアクティブ
領域ａの一部を露光してビットラインを接続するための
コンタクトホールを形成し、該コンタクトホールが充填
されるようにポリシリコン膜１１、タングステンシリサ
イド（WSi2）膜１２及び絶縁膜１３を順次形成し、該絶
縁膜１３をパターニングした後、該絶縁膜１３をマスク
として前記ポリシリコン膜１１及びタングステンシリサ
イド膜１２にビットラインを形成する。
【０００９】次いで、図１１（Ｃ）に示したように、半
導体基板１の一部を露光してコンタクトホールを形成
し、該コンタクトホールを充填するため半導体基板１上
にポリシリコン膜１４を蒸着しパターニングしてキャパ
シタのノード電極を形成する。次いで、図１１（Ｄ）に
示したように、前記ノード電極の形成された半導体基板
１上に誘電体膜１５を蒸着し、該誘電体膜１５上にポリ
シリコン膜１６を蒸着してキャパシタのプレート電極を
形成し、ＣＯＢ構造の半導体メモリ素子の製造を終了し
ていた。
導体基板１の一部を露光してコンタクトホールを形成
し、該コンタクトホールを充填するため半導体基板１上
にポリシリコン膜１４を蒸着しパターニングしてキャパ
シタのノード電極を形成する。次いで、図１１（Ｄ）に
示したように、前記ノード電極の形成された半導体基板
１上に誘電体膜１５を蒸着し、該誘電体膜１５上にポリ
シリコン膜１６を蒸着してキャパシタのプレート電極を
形成し、ＣＯＢ構造の半導体メモリ素子の製造を終了し
ていた。
【００１０】
【発明が解決しようとする課題】然るに、このような従
来のＣＯＢ構造の半導体メモリ素子においては、アクテ
ィブ領域が対角線状に形成されているため、該アクティ
ブ領域を形成するとき、パターンの縮小又は歪曲の現象
が発生して正確なパターンの確保が難しくなり、パッキ
ング密度（packing density)が低下して、２５６Ｍ以上
のＤＲＡＭの高集積化には適用し得ないという不都合な
点があった。
来のＣＯＢ構造の半導体メモリ素子においては、アクテ
ィブ領域が対角線状に形成されているため、該アクティ
ブ領域を形成するとき、パターンの縮小又は歪曲の現象
が発生して正確なパターンの確保が難しくなり、パッキ
ング密度（packing density)が低下して、２５６Ｍ以上
のＤＲＡＭの高集積化には適用し得ないという不都合な
点があった。
【００１１】本発明の目的は、２５６Ｍ以上の超高集積
度の半導体メモリ素子に適用可能な半導体メモリ素子の
メモリセル構造及びその製造方法を提供しようとするも
のである。
度の半導体メモリ素子に適用可能な半導体メモリ素子の
メモリセル構造及びその製造方法を提供しようとするも
のである。
【００１２】
【課題を解決するための手段】このため、本発明の請求
項１記載の半導体メモリ素子のメモリセル構造において
は、トランジスタ構成用の第１拡散領域及び第２拡散領
域を有した複数の矩形状アクティブ領域及び該アクティ
ブ領域側方に形成された素子分離領域を備えた半導体基
板と、該半導体基板上面に形成されトランジスタのゲー
ト電極の役割をする複数のワードラインと、該ワードラ
イン上に形成された第１絶縁膜と、前記第１拡散領域の
一部が露出するように前記第１絶縁膜の所定部位にエッ
チング形成されたコンタクトホールと、該コンタクトホ
ールを介して前記第１拡散領域に接続される第１ビット
ライン部及び該第１ビットライン部と接続し前記各ワー
ドラインに交差する第２ビットライン部からなり前記第
１絶縁膜上に形成される複数のビットラインと、該ビッ
トライン上に形成された第２絶縁膜と、前記第２拡散領
域の一部が露出するように前記第２絶縁膜の所定部位に
エッチング形成された電極コンタクトホールと、前記第
２絶縁膜上に形成され前記電極コンタクトホールを介し
て第２拡散領域と接続するキャパシタ下部電極層と、該
キャパシタ下部電極層上に形成されたキャパシタ誘電体
と、該キャパシタ誘電体上に形成されたキャパシタ上部
電極層とを備えて構成した。
項１記載の半導体メモリ素子のメモリセル構造において
は、トランジスタ構成用の第１拡散領域及び第２拡散領
域を有した複数の矩形状アクティブ領域及び該アクティ
ブ領域側方に形成された素子分離領域を備えた半導体基
板と、該半導体基板上面に形成されトランジスタのゲー
ト電極の役割をする複数のワードラインと、該ワードラ
イン上に形成された第１絶縁膜と、前記第１拡散領域の
一部が露出するように前記第１絶縁膜の所定部位にエッ
チング形成されたコンタクトホールと、該コンタクトホ
ールを介して前記第１拡散領域に接続される第１ビット
ライン部及び該第１ビットライン部と接続し前記各ワー
ドラインに交差する第２ビットライン部からなり前記第
１絶縁膜上に形成される複数のビットラインと、該ビッ
トライン上に形成された第２絶縁膜と、前記第２拡散領
域の一部が露出するように前記第２絶縁膜の所定部位に
エッチング形成された電極コンタクトホールと、前記第
２絶縁膜上に形成され前記電極コンタクトホールを介し
て第２拡散領域と接続するキャパシタ下部電極層と、該
キャパシタ下部電極層上に形成されたキャパシタ誘電体
と、該キャパシタ誘電体上に形成されたキャパシタ上部
電極層とを備えて構成した。
【００１３】かかる構成では、半導体基板上の第１及び
第２拡散領域を有する矩形状のアクティブ領域が、素子
分離領域により素子分離され、第１及び第２拡散領域と
ゲート電極となるワードラインとでランジスタが構成さ
れるようになる。そして、このトランジスタ上に第１絶
縁膜を介して第１拡散領域とコンタクトホールを介して
電気的に接続するビットラインが設けられるようにな
る。更に、第２絶縁膜によりビットラインと絶縁されて
ビットラインの上方にキャパシタが設けられるようにな
る。
第２拡散領域を有する矩形状のアクティブ領域が、素子
分離領域により素子分離され、第１及び第２拡散領域と
ゲート電極となるワードラインとでランジスタが構成さ
れるようになる。そして、このトランジスタ上に第１絶
縁膜を介して第１拡散領域とコンタクトホールを介して
電気的に接続するビットラインが設けられるようにな
る。更に、第２絶縁膜によりビットラインと絶縁されて
ビットラインの上方にキャパシタが設けられるようにな
る。
【００１４】これにより、キャパシタ面積の制限が解消
されメモリ素子の高集積化を図れるようになる。また、
アクティブ領域が矩形状であるので、対角線状に形成す
る場合に比べてパターン形状が簡単であり、パターンの
縮小又は歪曲等の現象を低減できるようになる。また、
本発明の請求項２記載の半導体メモリ素子のメモリセル
の製造方法においては、半導体基板上にトランジスタの
ゲート電極の役割をするワードラインと第１拡散領域及
び第２拡散領域とを夫々形成する段階と、前記半導体基
板上に第１絶縁膜を蒸着する段階と、前記第１拡散領域
の一部を露出させて前記第１絶縁膜にコンタクトホール
を形成し、前記第１絶縁膜の表面に電導層を蒸着して前
記コンタクトホールを充填する段階と、前記電導層上に
該電導層とは異なるエッチング選択比を有した第１ビッ
トライン部のパターンを形成するためのマスク層を形成
する段階と、前記電導層及びマスク層上に第２ビットラ
イン部のパターンを形成するためのフォトレジスト層を
一部が前記マスク層上に重なるように形成する段階と、
前記マスク層及びフォトレジスト層をマスクとし、前記
電導層の露出部分を除去する段階と、前記半導体基板上
の電導層上の前記マスク層及びフォトレジスト層を除去
する段階と、前記半導体基板上の全面に第２絶縁膜を形
成する段階と、前記半導体基板の前記第２拡散領域が露
出されるように電極コンタクトホールを形成する段階
と、前記半導体基板上にキャパシタのノード電極となる
下部電導層を蒸着して前記電極コンタクトホールを充填
させた後、キャパシタ誘電体とキャパシタのプレート電
極となる上部電導層とを順次蒸着する段階とを順次行う
ことを特徴とする。
されメモリ素子の高集積化を図れるようになる。また、
アクティブ領域が矩形状であるので、対角線状に形成す
る場合に比べてパターン形状が簡単であり、パターンの
縮小又は歪曲等の現象を低減できるようになる。また、
本発明の請求項２記載の半導体メモリ素子のメモリセル
の製造方法においては、半導体基板上にトランジスタの
ゲート電極の役割をするワードラインと第１拡散領域及
び第２拡散領域とを夫々形成する段階と、前記半導体基
板上に第１絶縁膜を蒸着する段階と、前記第１拡散領域
の一部を露出させて前記第１絶縁膜にコンタクトホール
を形成し、前記第１絶縁膜の表面に電導層を蒸着して前
記コンタクトホールを充填する段階と、前記電導層上に
該電導層とは異なるエッチング選択比を有した第１ビッ
トライン部のパターンを形成するためのマスク層を形成
する段階と、前記電導層及びマスク層上に第２ビットラ
イン部のパターンを形成するためのフォトレジスト層を
一部が前記マスク層上に重なるように形成する段階と、
前記マスク層及びフォトレジスト層をマスクとし、前記
電導層の露出部分を除去する段階と、前記半導体基板上
の電導層上の前記マスク層及びフォトレジスト層を除去
する段階と、前記半導体基板上の全面に第２絶縁膜を形
成する段階と、前記半導体基板の前記第２拡散領域が露
出されるように電極コンタクトホールを形成する段階
と、前記半導体基板上にキャパシタのノード電極となる
下部電導層を蒸着して前記電極コンタクトホールを充填
させた後、キャパシタ誘電体とキャパシタのプレート電
極となる上部電導層とを順次蒸着する段階とを順次行う
ことを特徴とする。
【００１５】かかる構成では、半導体基板上にトランジ
スタのゲート電極の役割をするワードラインと第１拡散
領域及び第２拡散領域とを夫々形成し、前記半導体基板
上に第１絶縁膜を蒸着し、前記第１拡散領域の一部を露
出させて前記第１絶縁膜にコンタクトホールを形成した
後に、ビットライン形成用の電導層を蒸着して前記コン
タクトホールを充填する。その後、電導層とマスク層を
形成し、電導層及びマスク層に所定のパターニング処理
を行ってビットラインを形成する。次いで、半導体基板
上の全面に第２絶縁膜を形成し、電極コンタクトホール
を形成した後、キャパシタのノード電極となる下部電導
層、キャパシタ誘電体及びキャパシタのプレート電極と
なる上部電導層とを順次蒸着し、第２拡散領域と電気的
に接続するキャパシタを形成するようになる。
スタのゲート電極の役割をするワードラインと第１拡散
領域及び第２拡散領域とを夫々形成し、前記半導体基板
上に第１絶縁膜を蒸着し、前記第１拡散領域の一部を露
出させて前記第１絶縁膜にコンタクトホールを形成した
後に、ビットライン形成用の電導層を蒸着して前記コン
タクトホールを充填する。その後、電導層とマスク層を
形成し、電導層及びマスク層に所定のパターニング処理
を行ってビットラインを形成する。次いで、半導体基板
上の全面に第２絶縁膜を形成し、電極コンタクトホール
を形成した後、キャパシタのノード電極となる下部電導
層、キャパシタ誘電体及びキャパシタのプレート電極と
なる上部電導層とを順次蒸着し、第２拡散領域と電気的
に接続するキャパシタを形成するようになる。
【００１６】また、具体的には、請求項３記載のよう
に、前記第１、第２絶縁膜は、シリコン酸化膜である。
また、請求項４記載のように、前記第１ビットライン部
のパターンは、前記第２ビットライン部及び前記コンタ
クトホールに連結するように下方向に垂直に形成され
る。
に、前記第１、第２絶縁膜は、シリコン酸化膜である。
また、請求項４記載のように、前記第１ビットライン部
のパターンは、前記第２ビットライン部及び前記コンタ
クトホールに連結するように下方向に垂直に形成され
る。
【００１７】請求項５記載の波では、前記電導層は、ポ
リシリコンと該ポリシリコン上に蒸着されたタングステ
ンシリサイドとにより形成される。かかる構成では、電
導層の電導性を向上でき、ビットラインの電導性が向上
する。請求項６記載の本発明に係る半導体メモリ素子の
メモリセルのラインをパターニングにおいては、半導体
基板上に第１任意層及び第２任意層を順次形成し、前記
第２任意層上に所定幅を有する第１フォトレジスト層を
パターニングし、該第１フォトレジスト層をマスクとし
て前記第２任意層をパターニングし、前記第１フォトレ
ジスト層を除去した後、前記第２任意層間に所定幅を有
する第２フォトレジスト層をパターニングし、該第２フ
ォトレジスト層をマスクとして前記第１任意層をパター
ニングし、前記第２任意層及び第２フォトレジスト層を
除去して製造することを特徴とする。
リシリコンと該ポリシリコン上に蒸着されたタングステ
ンシリサイドとにより形成される。かかる構成では、電
導層の電導性を向上でき、ビットラインの電導性が向上
する。請求項６記載の本発明に係る半導体メモリ素子の
メモリセルのラインをパターニングにおいては、半導体
基板上に第１任意層及び第２任意層を順次形成し、前記
第２任意層上に所定幅を有する第１フォトレジスト層を
パターニングし、該第１フォトレジスト層をマスクとし
て前記第２任意層をパターニングし、前記第１フォトレ
ジスト層を除去した後、前記第２任意層間に所定幅を有
する第２フォトレジスト層をパターニングし、該第２フ
ォトレジスト層をマスクとして前記第１任意層をパター
ニングし、前記第２任意層及び第２フォトレジスト層を
除去して製造することを特徴とする。
【００１８】かかる構成では、半導体基板上に第１任意
層及び第２任意層を順次形成した後、前記第２任意層上
に所定幅を有する第１フォトレジスト層をパターニング
し、該第１フォトレジスト層をマスクとして前記第２任
意層をパターニングする。次いで、前記第１フォトレジ
スト層を除去した後、前記第２任意層間に所定幅を有す
る第２フォトレジスト層をパターニングし、該第２フォ
トレジスト層をマスクとして前記第１任意層をパターニ
ングし、前記第２任意層及び第２フォトレジスト層を除
去して製造するようになる。
層及び第２任意層を順次形成した後、前記第２任意層上
に所定幅を有する第１フォトレジスト層をパターニング
し、該第１フォトレジスト層をマスクとして前記第２任
意層をパターニングする。次いで、前記第１フォトレジ
スト層を除去した後、前記第２任意層間に所定幅を有す
る第２フォトレジスト層をパターニングし、該第２フォ
トレジスト層をマスクとして前記第１任意層をパターニ
ングし、前記第２任意層及び第２フォトレジスト層を除
去して製造するようになる。
【００１９】これにより、異なる複数のマスク層を用い
て、複数のビットライン部を同時にできるようになり、
しかも、ビットライン部におけるブリッジ等の発生が防
止できるので、露光技術の分解能の限界を向上でき、メ
モリ素子のメモリセルの集積度を高度化できるようにな
る。
て、複数のビットライン部を同時にできるようになり、
しかも、ビットライン部におけるブリッジ等の発生が防
止できるので、露光技術の分解能の限界を向上でき、メ
モリ素子のメモリセルの集積度を高度化できるようにな
る。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。本発明に係る半導体メモリ素
子のメモリセルの構造においては、図１（Ａ）、（Ｂ）
に示したように、半導体基板２１上に、図中左右方向に
長い矩形状をした複数のアクティブ領域ａが、図中左右
及び上下方向に所定の間隔を設けて形成され、図中上下
方向のアクティブ領域ａ間に、アクティブ領域ａに平行
に複数の第２ビットライン部２６が一様に形成される。
これら第２ビットライン部２６と当該第２ビットライン
部２６に隣接する前記各アクティブ領域ａの中央部と
は、第１ビットライン部２６ａによりコンタクトホール
２５内を介して接続され、前記各第２ビットライン部２
６とアクティブ領域ａとが夫々電気的に連結されて構成
される。第１ビットライン部２６ａと第２ビットライン
部２６でビットラインを構成する。図中、符号ｉは素子
分離領域を示し、その他の符号については以下に説明す
る製造方法で詳しく説明する。
て図面を用いて説明する。本発明に係る半導体メモリ素
子のメモリセルの構造においては、図１（Ａ）、（Ｂ）
に示したように、半導体基板２１上に、図中左右方向に
長い矩形状をした複数のアクティブ領域ａが、図中左右
及び上下方向に所定の間隔を設けて形成され、図中上下
方向のアクティブ領域ａ間に、アクティブ領域ａに平行
に複数の第２ビットライン部２６が一様に形成される。
これら第２ビットライン部２６と当該第２ビットライン
部２６に隣接する前記各アクティブ領域ａの中央部と
は、第１ビットライン部２６ａによりコンタクトホール
２５内を介して接続され、前記各第２ビットライン部２
６とアクティブ領域ａとが夫々電気的に連結されて構成
される。第１ビットライン部２６ａと第２ビットライン
部２６でビットラインを構成する。図中、符号ｉは素子
分離領域を示し、その他の符号については以下に説明す
る製造方法で詳しく説明する。
【００２１】本発明に係る半導体メモリ素子のメモリセ
ルの製造方法においては、先ず、図２（Ａ）に示したよ
うに、Ｐ形シリコン基板２１上に、トランジスタのゲー
ト電極の役割をするワードライン２２を形成すると共
に、前記アクティブ領域ａに第１及び第２拡散領域２３
ａ、２３ｂで構成されるソース／ドレイン拡散領域２３
を形成する。
ルの製造方法においては、先ず、図２（Ａ）に示したよ
うに、Ｐ形シリコン基板２１上に、トランジスタのゲー
ト電極の役割をするワードライン２２を形成すると共
に、前記アクティブ領域ａに第１及び第２拡散領域２３
ａ、２３ｂで構成されるソース／ドレイン拡散領域２３
を形成する。
【００２２】次いで、図２（Ｂ）に示したように、該基
板２１上にＣＶＤ法により第１絶縁膜としてのＳｉＯ2
酸化膜２４を約４０００Åの厚さに蒸着する。次いで、
図２（Ｃ）に示したように、ホトエッチングを施して第
１拡散領域２３ａの一部が露出するよう前記ＳｉＯ2 酸
化膜２４の所定領域を除去し、後述のビットラインとア
クティブ領域ａのソース／ドレイン拡散領域２３の第１
拡散領域２３ａとを接続するコンタクトホール２５を形
成する。
板２１上にＣＶＤ法により第１絶縁膜としてのＳｉＯ2
酸化膜２４を約４０００Åの厚さに蒸着する。次いで、
図２（Ｃ）に示したように、ホトエッチングを施して第
１拡散領域２３ａの一部が露出するよう前記ＳｉＯ2 酸
化膜２４の所定領域を除去し、後述のビットラインとア
クティブ領域ａのソース／ドレイン拡散領域２３の第１
拡散領域２３ａとを接続するコンタクトホール２５を形
成する。
【００２３】次いで、図３（Ａ）に示したように、前記
コンタクトホール２５を含んだ基板２１のＳｉＯ2 酸化
膜２４上に、ｎ形にドーピングされたポリシリコン層２
６をＬＰＣＶＤ法により約４０００Åの厚さに形成し、
前記コンタクトホール２５を充填する。その後、ビット
ラインの電導性を向上させるため、前記ポリシリコン膜
２６上にＣＶＤ法によりタングステンシリサイド膜２７
を約１０００Åの厚さに形成し、更にプラズマシリコン
窒化膜（Ｓｉ3 Ｎ4 ）２８を約５００〜１０００Åの厚
さに形成する。このプラズマシリコン窒化膜２８は、後
述する第１ビットライン部のパターニング時にエッチン
グの際のマスク層の役割をする。このとき、プラズマシ
リコン窒化膜２８の代わりにタングステンシリサイド膜
２７とエッチング選択比の異なる他の物質を使用するこ
ともできる。前記ポリシリコン膜２６とタングステンシ
リサイド膜２７が電導層となる。
コンタクトホール２５を含んだ基板２１のＳｉＯ2 酸化
膜２４上に、ｎ形にドーピングされたポリシリコン層２
６をＬＰＣＶＤ法により約４０００Åの厚さに形成し、
前記コンタクトホール２５を充填する。その後、ビット
ラインの電導性を向上させるため、前記ポリシリコン膜
２６上にＣＶＤ法によりタングステンシリサイド膜２７
を約１０００Åの厚さに形成し、更にプラズマシリコン
窒化膜（Ｓｉ3 Ｎ4 ）２８を約５００〜１０００Åの厚
さに形成する。このプラズマシリコン窒化膜２８は、後
述する第１ビットライン部のパターニング時にエッチン
グの際のマスク層の役割をする。このとき、プラズマシ
リコン窒化膜２８の代わりにタングステンシリサイド膜
２７とエッチング選択比の異なる他の物質を使用するこ
ともできる。前記ポリシリコン膜２６とタングステンシ
リサイド膜２７が電導層となる。
【００２４】次いで、図３（Ｂ）に示したように、前記
プラズマシリコン窒化膜２８上にフォトレジスト層を形
成した後、第１ビットライン部のパターンを有するマス
クを用いて前記フォトレジスト層をパターニングして第
１ビットライン部のフォトレジスト層２９を形成する。
次いで、図３（Ｃ）に示したように、第１ビットライン
部のフォトレジスト層２９をマスクとし、露出されたプ
ラズマシリコン窒化膜２８をエッチングした後、フォト
レジスト層２９を除去する。
プラズマシリコン窒化膜２８上にフォトレジスト層を形
成した後、第１ビットライン部のパターンを有するマス
クを用いて前記フォトレジスト層をパターニングして第
１ビットライン部のフォトレジスト層２９を形成する。
次いで、図３（Ｃ）に示したように、第１ビットライン
部のフォトレジスト層２９をマスクとし、露出されたプ
ラズマシリコン窒化膜２８をエッチングした後、フォト
レジスト層２９を除去する。
【００２５】次いで、図４（Ａ）に示したように、前記
プラズマシリコン窒化膜２８を含む基板２１上にフォト
レジスト層３０をコーティングする。その後、図４
（Ｂ）に示したように、該フォトレジスト層３０を第２
ビットライン部のパターンを有するマスクに利用してパ
ターニングし、第２ビットライン部のフォトレジスト層
３０’を形成すると、図中の符号ｂで示したように、第
２ビットライン部のフォトレジスト層３０’が前記プラ
ズマシリコン窒化膜２８上にオーバーラップ（overlap
）された状態に形成される。
プラズマシリコン窒化膜２８を含む基板２１上にフォト
レジスト層３０をコーティングする。その後、図４
（Ｂ）に示したように、該フォトレジスト層３０を第２
ビットライン部のパターンを有するマスクに利用してパ
ターニングし、第２ビットライン部のフォトレジスト層
３０’を形成すると、図中の符号ｂで示したように、第
２ビットライン部のフォトレジスト層３０’が前記プラ
ズマシリコン窒化膜２８上にオーバーラップ（overlap
）された状態に形成される。
【００２６】次いで、図４（Ｃ）に示したように、前記
プラズマシリコン窒化膜２８及びフォトレジスト層３
０’をマスクとし、露出されたタングステンシリサイド
層２７及びポリシリコンフィルム２６を順次エッチング
して除去すると、ビットラインの製造が終了される。そ
の後、キャパシタを製造するが、該キャパシタの製造過
程は次のようである。
プラズマシリコン窒化膜２８及びフォトレジスト層３
０’をマスクとし、露出されたタングステンシリサイド
層２７及びポリシリコンフィルム２６を順次エッチング
して除去すると、ビットラインの製造が終了される。そ
の後、キャパシタを製造するが、該キャパシタの製造過
程は次のようである。
【００２７】先ず、図５（Ａ）に示したように、前記プ
ラズマシリコン窒化膜２８及び第２ビットラインのフォ
トレジスト層３０’を除去した基板２１上に、ＣＶＤ法
により第２絶縁膜としてのＳｉＯ2 酸化膜３１を３００
０Åの厚さに形成する。次いで、図５（Ｂ）に示したよ
うに、第２拡散領域２３ｂの一部が露出するようにＳｉ
Ｏ2 酸化膜３１の所定部位をエッチングして電極コンタ
クトホール３２を形成する。
ラズマシリコン窒化膜２８及び第２ビットラインのフォ
トレジスト層３０’を除去した基板２１上に、ＣＶＤ法
により第２絶縁膜としてのＳｉＯ2 酸化膜３１を３００
０Åの厚さに形成する。次いで、図５（Ｂ）に示したよ
うに、第２拡散領域２３ｂの一部が露出するようにＳｉ
Ｏ2 酸化膜３１の所定部位をエッチングして電極コンタ
クトホール３２を形成する。
【００２８】次いで、図５（Ｃ）に示したように、前記
基板２１上面にキャパシタのノード電極（下部電極層）
の役割をする電導性のポリシリコン膜３３を蒸着し、前
記電極コンタクトホール３２を充填する。その後、前記
ポリシリコン膜３３をホトエッチングによりパターニン
グし、ポリシリコン膜３３上に誘電体膜３４とキャパシ
タのプレート電極（上部電極層）になるポリシリコン膜
３５と、を順次形成して本発明に係る半導体メモリ素子
のメモリセルの製造を終了する。
基板２１上面にキャパシタのノード電極（下部電極層）
の役割をする電導性のポリシリコン膜３３を蒸着し、前
記電極コンタクトホール３２を充填する。その後、前記
ポリシリコン膜３３をホトエッチングによりパターニン
グし、ポリシリコン膜３３上に誘電体膜３４とキャパシ
タのプレート電極（上部電極層）になるポリシリコン膜
３５と、を順次形成して本発明に係る半導体メモリ素子
のメモリセルの製造を終了する。
【００２９】以下、このように製造される半導体メモリ
素子のメモリセルのビットラインの製造過程を詳しく説
明する。即ち、図６（Ａ）に示したように、各アクティ
ブ領域ａ上に、各第２ビットライン２６を前記各アクテ
ィブ領域ａに接続するための接続部となる第１ビットラ
イン部２６ａを形成する。
素子のメモリセルのビットラインの製造過程を詳しく説
明する。即ち、図６（Ａ）に示したように、各アクティ
ブ領域ａ上に、各第２ビットライン２６を前記各アクテ
ィブ領域ａに接続するための接続部となる第１ビットラ
イン部２６ａを形成する。
【００３０】次いで、図６（Ｂ）に示したように、図
中、上下方向の各アクティブ領域ａ間に、前記各第１ビ
ットライン部２６ａに接続する第２ビットライン部２６
を、図中、左右方向に夫々一様に形成する。すると、図
６（Ｃ）に示したように、基板２１上の各アクティブ領
域ａに、第１ビットライン部２６ａにより接続された複
数の第２ビットライン部２６が形成される。この場合、
前記各ビットラインを形成するとき、同様なマスクを用
いて一度にパターニングすると、前記アクティブ領域ａ
に接続される第１ビットライン部により各第２ビットラ
イン間にブリッジ（bridge）が発生するため、現在の露
光技術（exposure technique) を用いると殆ど不可能で
ある。しかし、本発明の方法においては、このような従
来の露光技術では不可能な点を克服し、次のように異な
る複数のマスクを用いて、複数のビットラインを形成す
るものである。
中、上下方向の各アクティブ領域ａ間に、前記各第１ビ
ットライン部２６ａに接続する第２ビットライン部２６
を、図中、左右方向に夫々一様に形成する。すると、図
６（Ｃ）に示したように、基板２１上の各アクティブ領
域ａに、第１ビットライン部２６ａにより接続された複
数の第２ビットライン部２６が形成される。この場合、
前記各ビットラインを形成するとき、同様なマスクを用
いて一度にパターニングすると、前記アクティブ領域ａ
に接続される第１ビットライン部により各第２ビットラ
イン間にブリッジ（bridge）が発生するため、現在の露
光技術（exposure technique) を用いると殆ど不可能で
ある。しかし、本発明の方法においては、このような従
来の露光技術では不可能な点を克服し、次のように異な
る複数のマスクを用いて、複数のビットラインを形成す
るものである。
【００３１】即ち、図７（Ａ）に示したように、半導体
基板２１上に第１任意層３６及び第２任意層３７を順次
形成し、その後、図７（Ｂ）に示したように、前記第２
任意層３７上に第１フォトレジスト層３８をコーティン
グし、マスクを用いて所定幅を有する第１フォトレジス
ト層３８をパターニングした後、図７（Ｃ）に示したよ
うに、第１フォトレジスト層３８をマスクにして前記第
２任意層３７をパターニングし、その後、第１フォトレ
ジスト層３８を除去して第２フォトレジスト層３９をコ
ーティングする。
基板２１上に第１任意層３６及び第２任意層３７を順次
形成し、その後、図７（Ｂ）に示したように、前記第２
任意層３７上に第１フォトレジスト層３８をコーティン
グし、マスクを用いて所定幅を有する第１フォトレジス
ト層３８をパターニングした後、図７（Ｃ）に示したよ
うに、第１フォトレジスト層３８をマスクにして前記第
２任意層３７をパターニングし、その後、第１フォトレ
ジスト層３８を除去して第２フォトレジスト層３９をコ
ーティングする。
【００３２】次いで、図７（Ｄ）に示したように、前記
第２フォトレジスト層３９をマスクを用いて所定幅を有
するようパターニングして前記第２任意層３７間に整列
（Align)させ、その後、図７（Ｅ）に示したように、そ
れら第２フォトレジスト層３９及び第２任意層３７をマ
スクとし、露出された第１任意層３６部分をエッチング
して除去する。次いで、図７（Ｆ）に示したように各第
２任意層３７及び第２フォトレジスト層３９を夫々除去
する。これにより、ホトリソグラフィにおける分解能の
限界を屈服してビットラインを形成する。ここで、第１
任意層３６が、電導層、即ち、ポリシリコン膜２６及び
タングステンシリサイド膜２７の部分に相当し、第２任
意層３７がプラズマシリコン窒化膜２８に相当する。ま
た、第１フォトレジスト層３８は、フォトレジスト層２
９に、第２フォトレジスト層３９は、フォトレジスト層
３０′にそれぞれ相当する。
第２フォトレジスト層３９をマスクを用いて所定幅を有
するようパターニングして前記第２任意層３７間に整列
（Align)させ、その後、図７（Ｅ）に示したように、そ
れら第２フォトレジスト層３９及び第２任意層３７をマ
スクとし、露出された第１任意層３６部分をエッチング
して除去する。次いで、図７（Ｆ）に示したように各第
２任意層３７及び第２フォトレジスト層３９を夫々除去
する。これにより、ホトリソグラフィにおける分解能の
限界を屈服してビットラインを形成する。ここで、第１
任意層３６が、電導層、即ち、ポリシリコン膜２６及び
タングステンシリサイド膜２７の部分に相当し、第２任
意層３７がプラズマシリコン窒化膜２８に相当する。ま
た、第１フォトレジスト層３８は、フォトレジスト層２
９に、第２フォトレジスト層３９は、フォトレジスト層
３０′にそれぞれ相当する。
【００３３】上述のように、露光技術の分解能の制限
は、異なるマスクを用いて隣接するパターン間に整列さ
せる方法によって克服される。
は、異なるマスクを用いて隣接するパターン間に整列さ
せる方法によって克服される。
【００３４】
【発明の効果】以上説明したように本発明によれば、従
来のＣＵＢ構造の半導体メモリ素子の製造時の課題であ
ったキャパシタ面積の制限問題を解決し半導体メモリ素
子の高集積度を図り得るという効果がある。且つ、アク
ティブ領域を矩形状に形成し得るため、従来の対角線形
状により発生したパターンの縮小及び歪曲現象を減少さ
せ、パッキング密度が向上するという効果がある。
来のＣＵＢ構造の半導体メモリ素子の製造時の課題であ
ったキャパシタ面積の制限問題を解決し半導体メモリ素
子の高集積度を図り得るという効果がある。且つ、アク
ティブ領域を矩形状に形成し得るため、従来の対角線形
状により発生したパターンの縮小及び歪曲現象を減少さ
せ、パッキング密度が向上するという効果がある。
【００３５】又、従来の露光技術における分解能の限界
を克服し隣接するパターンを相異なるマスクを利用して
順次パターニングするようになっているため、半導体メ
モリ素子のメモリセルの集積度を高度化し得る効果があ
る。
を克服し隣接するパターンを相異なるマスクを利用して
順次パターニングするようになっているため、半導体メ
モリ素子のメモリセルの集積度を高度化し得る効果があ
る。
【図１】本発明に係る半導体メモリ素子のメモリセルの
レイアウトを示した図面で（Ａ）は平面図、（Ｂ）は
（Ａ）図のＡ−Ａ’線矢視断面図。
レイアウトを示した図面で（Ａ）は平面図、（Ｂ）は
（Ａ）図のＡ−Ａ’線矢視断面図。
【図２】本発明に係る半導体メモリ素子のメモリセルの
製造方法を示した工程図。
製造方法を示した工程図。
【図３】図２に続くメモリセルの製造方法を示した工程
図。
図。
【図４】図３に続くメモリセルの製造方法を示した工程
図。
図。
【図５】図４に続くメモリセルの製造方法を示した工程
図。
図。
【図６】本発明に係るビットラインとアクティブ領域間
の接続状態を示した説明図。
の接続状態を示した説明図。
【図７】本発明に係るビットラインの形成過程を示した
説明図。
説明図。
【図８】従来のキャパシタアンダービットライン構造の
半導体素子のメモリセルのレイアウトを示した図面で、
（Ａ）は平面図、（Ｂ）は縦断面図。
半導体素子のメモリセルのレイアウトを示した図面で、
（Ａ）は平面図、（Ｂ）は縦断面図。
【図９】従来のキャパシタオーバービットライン構造の
半導体メモリ素子のメモリセルのレイアウトを示した図
面で、（Ａ）は平面図、（Ｂ）は縦断面図。
半導体メモリ素子のメモリセルのレイアウトを示した図
面で、（Ａ）は平面図、（Ｂ）は縦断面図。
【図１０】従来の半導体メモリ素子のメモリセルの製造
方法を示した工程図。
方法を示した工程図。
【図１１】図１０に続くメモリセルの製造方法を示した
工程図。
工程図。
２１ 半導体基板 ２２ ワードライン（ゲート電極） ２３ ソース／ドレイン拡散領域 ２４ ＳｉＯ2 酸化膜（第１絶縁膜） ２５ コンタクトホール ２６ ポリシリコン膜（第２ビットライン部） ２６ａ ポリシリコン膜（第１ビットライン部） ２７ タングステンシリサイド膜 ２８ プラズマシリコン窒化膜（マスク層） ２９、３０ フォトレジスト層 ３１ ＳｉＯ2 酸化膜（第２絶縁膜） ３２ 電極コンタクトホール ３３、３５ ポリシリコン膜 ３４ 誘電体膜 ３６ 第１任意層 ３７ 第２任意層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォン−スク ヤン 大韓民国、チューンチェオンブクード、チ ェオンジュ、ヘウンダクーク、カキュン− ドン、17
Claims (6)
- 【請求項１】トランジスタ構成用の第１拡散領域及び第
２拡散領域を有した複数の矩形状アクティブ領域及び該
アクティブ領域側方に形成された素子分離領域を備えた
半導体基板と、 該半導体基板上面に形成されトランジスタのゲート電極
の役割をする複数のワードラインと、 該ワードライン上に形成された第１絶縁膜と、 前記第１拡散領域の一部が露出するように前記第１絶縁
膜の所定部位にエッチング形成されたコンタクトホール
と、 該コンタクトホールを介して前記第１拡散領域に接続さ
れる第１ビットライン部及び該第１ビットライン部と接
続し前記各ワードラインに交差する第２ビットライン部
からなり前記第１絶縁膜上に形成される複数のビットラ
インと、 該ビットライン上に形成された第２絶縁膜と、 前記第２拡散領域の一部が露出するように前記第２絶縁
膜の所定部位にエッチング形成された電極コンタクトホ
ールと、 前記第２絶縁膜上に形成され前記電極コンタクトホール
を介して第２拡散領域と接続するキャパシタ下部電極層
と、 該キャパシタ下部電極層上に形成されたキャパシタ誘電
体と、 該キャパシタ誘電体上に形成されたキャパシタ上部電極
層と、 を備えて構成されたことを特徴とする半導体メモリ素子
のメモリセル構造。 - 【請求項２】半導体基板上にトランジスタのゲート電極
の役割をするワードラインと第１拡散領域及び第２拡散
領域とを夫々形成する段階と、 前記半導体基板上に第１絶縁膜を蒸着する段階と、 前記第１拡散領域の一部を露出させて前記第１絶縁膜に
コンタクトホールを形成し、前記第１絶縁膜の表面に電
導層を蒸着して前記コンタクトホールを充填する段階
と、 前記電導層上に該電導層とは異なるエッチング選択比を
有した第１ビットライン部のパターンを形成するための
マスク層を形成する段階と、 前記電導層及びマスク層上に第２ビットライン部のパタ
ーンを形成するためのフォトレジスト層を一部が前記マ
スク層上に重なるように形成する段階と、 前記マスク層及びフォトレジスト層をマスクとし、前記
電導層の露出部分を除去する段階と、 前記半導体基板上の電導層上の前記マスク層及びフォト
レジスト層を除去する段階と、 前記半導体基板上の全面に第２絶縁膜を形成する段階
と、 前記半導体基板の前記第２拡散領域が露出されるように
電極コンタクトホールを形成する段階と、 前記半導体基板上にキャパシタのノード電極となる下部
電導層を蒸着して前記電極コンタクトホールを充填させ
た後、キャパシタ誘電体とキャパシタのプレート電極と
なる上部電導層とを順次蒸着する段階と、を順次行うこ
とを特徴とする半導体メモリ素子のメモリセル製造方
法。 - 【請求項３】前記第１、第２絶縁膜は、シリコン酸化膜
であることを特徴とする請求項２記載の半導体メモリ素
子の製造方法。 - 【請求項４】前記第１ビットライン部のパターンは、前
記第２ビットライン部及び前記コンタクトホールに連結
するように下方向に垂直に形成されることを特徴とする
請求項２記載の半導体メモリ素子のメモリセル製造方
法。 - 【請求項５】前記電導層は、ポリシリコンと該ポリシリ
コン上に蒸着されたタングステンシリサイドとにより形
成されることを特徴とする請求項２記載の半導体メモリ
素子のメモリセル製造方法。 - 【請求項６】半導体基板上に第１任意層及び第２任意層
を順次形成し、前記第２任意層上に所定幅を有する第１
フォトレジスト層をパターニングし、該第１フォトレジ
スト層をマスクとして前記第２任意層をパターニング
し、前記第１フォトレジスト層を除去した後、前記第２
任意層間に所定幅を有する第２フォトレジスト層をパタ
ーニングし、該第２フォトレジスト層をマスクとして前
記第１任意層をパターニングし、前記第２任意層及び第
２フォトレジスト層を除去して製造することを特徴とす
る半導体メモリ素子のメモリセルのラインパターニング
方法。
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