KR100302614B1 - 디램의 제조방법 - Google Patents

Abstract

본 발명은 디램의 제조방법에 관한 것으로, 종래 디램의 제조방법은 커패시터를 비트라인의 상부측에 형성하여 주변회로와의 단차가 심화되어 공정이 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판에 복수의 트랜치를 형성하고, 각각의 트랜치 내에 커패시터를 형성하는 단계와; 상기 커패시터가 트랜치에 형성된 기판의 상부에 단결정실리콘을 성장시키고, 일부를 제거하여 상기 커패시터가 형성된 기판의 일부를 노출시키고, 그 노출된 기판영역의 상부에 산화막을 형성하여, 상기 복수의 커패시터 사이의 기판영역상에 교번하여 소자형성영역과 분리영역이 위치하도록 하는 단계와; 상기 각각의 소자형성영역의 상부에 상호 소정거리 이격되는 두개의 셀트랜지스터의 게이트를 형성함과 아울러 상기 소자형성영역과 인접한 위치의 분리영역상에 단차제거용 게이트를 형성하는 단계와; 상기 구조에 불순물 이온을 이온주입하여 상기 셀트랜지스터의 게이트 사이의 소자형성영역에 드레인을 형성하고, 상기 셀트랜지스터와 분리영역의 사이에 위치하는 소자형성영역에 형성되며, 그 저면이 상기 커패시터의 하부전극에 접속되는 소스를 형성하는 단계를 포함하여 커패시터 형성에 의한 단차의 발생을 억제하여, 이후의 사진식각공정을 용이하게 하는 효과와 아울러 절연막 증착의 열공정을 최소화하여 디램의 특성 열화를 방지하는 효과가 있다.

Description

디램의 제조방법{MANUFACTURING METHOD FOR DYNAMIC RANDOM ACCESS MEMORY}

본 발명은 디램의 제조방법에 관한 것으로, 특히 디램의 집적도를 향상시키며 커패시터간의 쇼트발생을 방지하는데 적당하도록 한 디램의 제조방법에 관한 것이다.

도1a 내지 도1d는 종래 디램의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의상부에 필드산화막(2)을 형성하여 소자형성영역을 정의한 후, 그 소자형성영역에 셀트랜지스터를 제조함과 아울러 단차제거를 위한 게이트패턴(G3,G4)를 상기 필드산화막(2)의 상부에 형성하는 단계(도1a)와; 상기 구조의 상부전면에 절연막(3)을 증착하고, 상기 절연막(3)에 콘택홀을 형성한 후, 그 콘택홀을 통해 상기 셀트랜지스터의 소스에 접속되는 플러그(4)를 형성하는 단계(도1b)와; 상기 플러그(4)와 절연막(3)의 상부전면에 절연막(5)을 증착하고, 사진식각공정을 통해 상기 절연막(5)의 일부와 그 하부의 절연막(3)을 식각하여 상기 셀트랜지스터의 소스를 노출시키는 콘택홀을 형성한 후, 금속을 증착 및 패터닝하여 상기 셀트랜지스터의 소스에 접속되는 비트라인(6)을 형성하는 단계(도1c)와; 상기 구조의 상부전면에 절연막(7)을 증착하고, 사진식각공정을 통해 상기 절연막(7),(5)에 콘택홀을 형성하여 상기 플러그(4)의 상부를 노출시킨 후, 다결정실리콘의 증착 및 패터닝을 통해 커패시터 하부전극(8)을 형성하고, 그 커패시터 하부전극(8)의 상부에 유전막(9)과 커패시터 상부전극(10)을 형성하는 단계(도1d)를 포함하여 구성된다.

이하, 상기와 같이 구성된 종래 디램의 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)에 트랜치를 형성하고, 그 트랜치가 형성된 기판(1)에 산화막을 증착하고, 평탄화하여 상기 트랜치 내에 산화막을 잔존시켜 필드산화막(2)을 형성한다. 그 다음, 게이트산화막, 다결정실리콘, 실리사이드, 절연막을 순차적으로 증착하고 이를 패터닝하여 셀트랜지스터의 게이트(G1,G2)를 형성함과 아울러 이후의 공정에서 상기 게이트(G1,G2)에 의한 단차의 영향을 줄이기 위한 게이트(G3,G4)를 상기 필드산화막(2)의 상부에 형성한다.

그 다음, 불순물 이온주입공정을 통해 상기 게이트(G1,G2)의 측면에 노출된 기판에 불순물 이온을 주입하여 셀트랜지스터의 소스와 드레인을 형성하고, 상기 게이트(G1~G4)의 측면에 측벽을 형성한다.

그 다음, 도1b에 도시한 바와 같이 상기 구조의 상부전면에 절연막(3)을 증착한다. 이때의 절연막(3) 증착은 하나 또는 복수의 막을 증착하여 형성할 수 있으며, 여기서는 공정의 방향을 설명하기 위해 단순화하여 하나의 박막을 증착하는 것으로 설명한다.

그 다음, 사진식각공정을 통해 상기 절연막(3)에 콘택홀을 형성하여 상기 게이트(G1,G3),(G2,G4)의 사이기판영역인 셀트랜지스터의 소스를 노출시키고, 그 구조의 상부전면에 다결정실리콘을 증착하고 패터닝하여 플러그(4)를 형성한다.

그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부에 절연막(5)을 증착하고, 그 절연막(5)에 콘택홀을 형성하여 상기 절연막(3)의 일부를 노출시키고, 그 노출된 절연막(3)을 식각하여 상기 게이트(G1,G2) 사이의 기판영역인 셀트랜지스터의드레인영역을 노출시킨다.

그 다음, 상기 구조의 상부전면에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 상기 절연막(5),(3)에 형성한 콘택홀을 통해 상기 셀트랜지스터의 드레인에 접속되며, 상기 절연막(5)의 상부측에서 특정방향으로 연장되는 비트라인(6)을 형성한다.

그 다음, 도1d에 도시한 바와 같이 상기 구조 상부전면에 다시 절연막(7)을 증착하고, 콘택홀을 형성하여 상기 형성된 플러그(4)의 상부면을 노출시킨다.

그 다음, 상기 구조의 상부에 다결정실리콘을 증착하고 평탄화하여 커패시터 노드를 형성하고, 그 노드의 상부에 다시 다결정실리콘의 증착 및 패터닝공정을 통해 커패시터의 하부전극을 형성한다. 여기서는 공정진행을 알기쉽게 하기 위하여 1회의 공정을 통해 커패시터 노드와 커패시터 하부전극을 동시에 형성하는 것으로 설명한다.

또한, 상기 커패시터 하부전극(8)의 구조는 그 정전용량의 증가를 위해 여러가지 표면적을 증가시키는 형태로 형성할 수 있으나, 역시 여기서는 기본적인 커패시터를 형성하는 구조로 설명한다.

그 다음, 상기 커패시터 하부전극(8)의 상부전면에 유전막(9)을 증착하고, 그 유전막(9)의 상부전면에 커패시터의 상부전극(10)을 형성한다.

이와 같은 구조는 커패시터가 비트라인의 상부측에 위치하기 때문에 COB(CAPACITOR ON BITLINE)구조라하며, 상기 구조는 실리콘 기판상에 상기 구조를 형성하기 때문에 주변회로와의 단차가 심화된다.

상기한 바와 같이 종래 디램의 제조방법은 커패시터를 비트라인의 상부측에 형성하여 주변회로와의 단차가 심화되어 공정이 용이하지 않고, 사진식각공정을 마진이 확보되지 않아 소자의 특성이 열화되는 문제점이 발생할 수 있으며, 다수의 층간절연막을 사용하여 열공정에 의한 소자특성열화가 발생하며 집적도에서도 불리한 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 커패시터의 형성에 의한 주변회로와의 단차를 발생시키지 않으며 층간절연막의 사용을 줄여 소자의 특성열화를 방지할 수 있는 디램의 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1d는 종래 디램의 제조공정 수순단면도.

도2a 내지 도2f는 본 발명 디램의 제조공정 수순단면도.

도3은 본 발명의 다른 실시예에 의해 제조된 디램의 단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2,5:다결정실리콘

3:반구형 그레인 4:유전막

6:단결정실리콘층 7,11:절연막

8:드레인 9:소스

10:플러그 12:전극

13:비트라인

상기와 같은 목적은 기판에 복수의 트랜치를 형성하고, 각각의 트랜치 내에 커패시터를 형성하는 커패시터형성단계와; 상기 커패시터가 트랜치에 형성된 기판의 상부에 단결정실리콘을 성장시키고, 일부를 제거하여 상기 커패시터가 형성된 기판의 일부를 노출시키고, 그 노출된 기판영역의 상부에 산화막을 형성하여, 상기 복수의 커패시터 사이의 기판영역상에 교번하여 소자형성영역과 분리영역이 위치하도록 하는 소자형성영역정의단계와; 상기 각각의 소자형성영역의 상부에 상호 소정거리 이격되는 두개의 셀트랜지스터의 게이트를 형성함과 아울러 상기 소자형성영역과 인접한 위치의 분리영역상에 단차제거용 게이트를 형성하는 게이트형성단계와; 상기 구조에 불순물 이온을 이온주입하여 상기 셀트랜지스터의 게이트 사이의 소자형성영역에 드레인을 형성하고, 상기 셀트랜지스터와 분리영역의 사이에 위치하는 소자형성영역에 형성되며, 그 저면이 상기 커패시터의 하부전극에 접속되는 소스를 형성하는 셀트랜지스터 및 커패시터노드형성단계와; 상기 구조의 상부에 절연막을 증착하고, 그 절연막에 형성한 콘택홀을 통해 상기 드레인에 접속되는 비트라인을 형성하는 비트라인형성단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2f는 본 발명 디램의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 트랜치를 형성하고, 그 트랜치가 형성된 기판(1)의 상부전면에 다결정실리콘(2)을 증착하고, 그 다결정실리콘(2)의 상부에 반구형 그레인(3)을 형성한 후, 유전막(4)을 증착하고, 다시 다결정실리콘(5)을 증착하는 단계(도2a)와; 상기 다결정실리콘(5)의 표면으로 부터 평탄화공정을 실시하여 상기 트랜치가 형성되지 않은 기판(1)을 노출시켜 상기 트랜치 내에 위치하는 커패시터를 형성한 후, 그 구조의 상부에 비도전성 단결정실리콘층(6)을 성장시키는 단계(도2b)와; 사진식각공정을 통해 상기 단결정실리콘층(6)을 패터닝하여 상기 커패시터의 중앙부와 그 커패시터 사이의 기판(1)상에 단결정실리콘층(6)이 잔존하도록 한 후, 상기 단결정실리콘층(6)이 식각된 영역에 절연막(7)을 형성하는 단계(도2c)와; 상기 잔존하는 단결정실리콘층(6)에 셀트랜지스터의 게이트(G1,G2)를 형성함과 아울러 상기 단결정실리콘층(6)과 인접한 절연막(7) 상에 게이트(G3,G4)를 형성하는 단계(도2d)와; 불순물 이온주입공정을 통해 상기 게이트(G1,G2)의 사이에 셀트랜지스터의 드레인(8)을 형성함과 아울러 상기 게이트(G1,G3),(G2,G4)의 사이에 형성되며, 그 저면부가 상기 커패시터의 하부전극인 다결정실리콘(5)에 접속되는 셀트랜지스터의 소스(9)를형성하는 단계(도2e)와; 상기 구조의 상부전면에 다결정실리콘을 증착하고 패터닝하여 상기 게이트(G1~G4)사이에 위치하는 플러그(10)를 형성하고, 그 구조의 상부전면에 절연막(11)을 증착한 후, 그 절연막(11)에 콘택홀을 형성하여 상기 플러그(11)를 노출시킨 다음, 셀트랜지스터의 소스에 접속되는 전극(12)과 상기 셀트랜지스터의 드레인에 접속되는 비트라인(13)을 형성하는 단계(도2f)로 구성된다.

이하, 상기와 같은 본 발명을 좀더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 패드산화막과 질화막을 순차적으로 증착하고, 사진식각공정을 통해 상기 질화막과 패드산화막의 일부를 식각하여 기판의 일부영역을 노출시킨 후, 상기 질화막 패턴을 식각마스크로 사용하는 식각공정으로 상기 기판(1)에 상호 소정거리 이격된 두 트랜치를 형성한다.

그 다음, 상기 트랜치가 형성된 기판(1)의 상부전면에 다결정실리콘(2)을 증착한다. 이때의 다결정실리콘(2)은 상기 트랜치의 저면과 측면부를 따라 증착되며, 트랜치가 메워지지 않은 두께로 중착한다.

그 다음, 상기 다결정실리콘(2)의 상부에 반구형 그레인(3)을 형성하고, 그 반구형 그레인(3)이 형성된 다결정실리콘(2)의 상부전면에 유전막(4)을 도포하고, 그 유전막(4)의 상부에 다결정실리콘(5)을 증착한다.

이때의 다결정실리콘(5)은 상기 기판(1)에 형성한 트랜치가 채워지도록 두껍게 증착한다.

그 다음, 도2b에 도시한 바와 같이 상기 다결정실리콘(5)의 표면으로 부터 평탄화공정을 실시하여 상기 트랜치구조가 형성되지 않은 기판(1)의 상부에 증착된 다결정실리콘(5), 유전막(4), 반구형 그레인(3), 다결정실리콘을 차례로 평탄화하여 상기 트랜치구조가 형성되지 않은 기판(1)을 노출시킴으로써, 상기 트랜치 내에 위치하는 커패시터를 형성한다.

그 다음, 상기 구조의 상부전면에 비도전성인 단결정실리콘을 성장시켜 단결정실리콘층(6)을 성장시킨다.

그 다음, 도2c에 도시한 바와 같이 사진식각공정을 통해 상기 단결정실리콘층(6)을 패터닝하여 상기 커패시터의 중앙부와 그 커패시터 사이의 기판(1)상에 단결정실리콘층(6)이 잔존하도록 한다.

그 다음, 상기 단결정실리콘층(6)과 기판(1)의 상부전면에 산화막을 증착하고, 평탄화하여 상기 단결정실리콘층(6)이 식각된 영역에 절연막(7)을 형성한다.

이때, 단결정실리콘층(6)은 반도체 소자가 형성될 액티브영역이 되며, 상기 절연막(7)은 필드산화막과 같이 소자를 전기적으로 분리하는 역할을 하게 된다.

그 다음, 도2d에 도시한 바와 같이 상기 구조의 상부전면에 게이트산화막, 다결정실리콘, 실리사이드, 절연막을 순차적으로 증착하고, 이를 사진식각을 통해 패터닝하여, 상기 잔존하는 단결정실리콘층(6)에 셀트랜지스터의 게이트(G1,G2)를 형성함과 아울러 상기 단결정실리콘층(6)과 인접한 절연막(7) 상에 게이트(G3,G4)를 형성한다.

그리고, 상기 구조의 상부전면에 절연막을 증착하고, 이를 건식식각하여 상기 게이트(G1~G4)의 측면에 측벽을 형성한다.

그 다음, 도2e에 도시한 바와 같이 상기구조의 전면에 불순물 이온을 이온주입하여, 상기 게이트(G1,G2)의 사이에 셀트랜지스터의 드레인(8)을 형성함과 아울러 상기 게이트(G1,G3),(G2,G4)의 사이에 형성되며, 그 저면부가 상기 커패시터의 하부전극인 다결정실리콘(5)에 접속되는 셀트랜지스터의 소스(9)를 형성한다.

상기 셀트랜지스터의 소스(9)를 상기 다결정실리콘(5)에 접하도록 형성하는 것은 셀트랜지스터와 커패시터를 연결하는 커패시터노드를 형성하지 않도록 하는 것으로, 공정의 단축 및 절연막의 증착에 의한 열공정으로 소자가 열화되는 것을 방지할 수 있는 효과를 갖는다.

또한, 도3은 본 발명의 다른 실시예의 최종 단면도로서, 이에 도시한 바와 같이 상기 소스(9)를 커패시터의 하부전극인 다결정실리콘(5)에 직접 접속되도록 형성하지 않고, 실제 디램의 동작에서 불필요한 게이트(G3,G4)를 통하는 콘택홀을 형성하고, 그 콘택홀을 통해 상기 다결정실리콘(5)에 접속되는 제 1연결부(14)와, 상기 연결부(14)와 상기 셀트랜지스터의 소스(9)를 연결하는 제 2연결부(15)를 형성하여 소스와 다결정실리콘(5)과 소스(9)를 연결할 수 있다.

그 다음, 도2f에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘을 증착하고 패터닝하여 상기 게이트(G1~G4)사이에 위치하는 플러그(10)를 형성하고, 그 구조의 상부전면에 절연막(11)을 증착한 후, 그 절연막(11)에 콘택홀을 형성하여 상기 플러그(11)를 노출시킨 다음, 셀트랜지스터의 소스에 접속되는 전극(12)과 상기 셀트랜지스터의 드레인에 접속되는 비트라인(13)을 형성하여 디램을 제조하게 된다.

상기한 바와 같이 본 발명 디램의 제조방법은 커패시터를 기판에 형성한 트랜치구조 내부에 형성하고, 그 상부에 소자형성영역과 분리영역을 정의한 다음, 그 소자형성영역에 소스가 상기 커패시터의 하부전극에 접속되는 셀트랜지스터를 제조함으로써, 커패시터 형성에 의한 단차의 발생을 억제하여, 이후의 사진식각공정을 용이하게 하는 효과와 아울러 절연막 증착의 열공정을 최소화하여 디램의 특성 열화를 방지하는 효과가 있다.

Claims (3)

1. 기판에 복수의 트랜치를 형성하고, 각각의 트랜치 내에 커패시터를 형성하는 커패시터형성단계와; 상기 커패시터가 트랜치에 형성된 기판의 상부에 단결정실리콘을 성장시키고, 일부를 제거하여 상기 커패시터가 형성된 기판의 일부를 노출시키고, 그 노출된 기판영역의 상부에 산화막을 형성하여, 상기 복수의 커패시터 사이의 기판영역상에 교번하여 소자형성영역과 분리영역이 위치하도록 하는 소자형성영역정의단계와; 상기 각각의 소자형성영역의 상부에 상호 소정거리 이격되는 두개의 셀트랜지스터의 게이트를 형성함과 아울러 상기 소자형성영역과 인접한 위치의 분리영역상에 단차제거용 게이트를 형성하는 게이트형성단계와; 상기 구조에 불순물 이온을 이온주입하여 상기 셀트랜지스터의 게이트 사이의 소자형성영역에 드레인을 형성하고, 상기 셀트랜지스터와 분리영역의 사이에 위치하는 소자형성영역에 형성되며, 그 저면이 상기 커패시터의 하부전극에 접속되는 소스를 형성하는 셀트랜지스터 및 커패시터노드형성단계와; 상기 구조의 상부에 절연막을 증착하고, 그 절연막에 형성한 콘택홀을 통해 상기 드레인에 접속되는 비트라인을 형성하는 비트라인형성단계를 포함하여 된 것을 특징으로 하는 디램의 제조방법.
2. 제 1항에 있어서, 커패시터형성단계는 트랜치가 형성된 기판의 단차에 따라 제 1다결정실리콘을 증착하고, 그 제 1다결정실리콘의 상부에 반구형 그레인을 형성하는 단계와; 상기 반구형 그레인이 형성된 제 1다결정실리콘의 상부에 유전막을 도포하는 단계와; 상기 트랜치가 채워질정도로 두껍게 제 2다결정실리콘을 증착하는 단계와; 상기 제 2다결정실리콘, 유전막, 반구형 그레인, 제 1다결정실리콘을 평탄화하여, 상기 트랜치가 형성되지 않은 영역의 기판을 노출시키는 단계로 이루어진 것을 특징으로 하는 디램의 제조방법.
3. 제 1항에 있어서, 상기 셀트랜지스터 및 커패시터 노드형성단계는 셀트랜지스터의 소스가 커패시터의 하부전극에 직접연결되지 않도록 깊이를 낮게 형성하고, 상기 단차제거용 게이트를 지나 상기 커패시터의 하부전극에 접속되는 커패시터 노드를 형성하는 단계와; 상기 커패시터노드의 노출부와 셀트랜지스터의 소스를 연결하는 연결부를 형성하는 단계로 이루어진 것을 특징으로 하는 디램의 제조방법.